Nothing Special   »   [go: up one dir, main page]

KR100703982B1 - 반도체 집적 회로 장치의 레이아웃 분석 방법, 레이아웃 분석 시스템, 스탠다드 셀 라이브러리, 마스크 및 반도체 집적 회로 장치 - Google Patents

반도체 집적 회로 장치의 레이아웃 분석 방법, 레이아웃 분석 시스템, 스탠다드 셀 라이브러리, 마스크 및 반도체 집적 회로 장치 Download PDF

Info

Publication number
KR100703982B1
KR100703982B1 KR1020060006959A KR20060006959A KR100703982B1 KR 100703982 B1 KR100703982 B1 KR 100703982B1 KR 1020060006959 A KR1020060006959 A KR 1020060006959A KR 20060006959 A KR20060006959 A KR 20060006959A KR 100703982 B1 KR100703982 B1 KR 100703982B1
Authority
KR
South Korea
Prior art keywords
defect rate
interest
layout
defect
calculating
Prior art date
Application number
KR1020060006959A
Other languages
English (en)
Inventor
배철휘
백광현
조민근
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060006959A priority Critical patent/KR100703982B1/ko
Priority to US11/654,340 priority patent/US7802210B2/en
Priority to JP2007011725A priority patent/JP2007200322A/ja
Application granted granted Critical
Publication of KR100703982B1 publication Critical patent/KR100703982B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

반도체 집적 회로 장치의 레이아웃 분석 방법, 레이아웃 분석 시스템, 스탠다드 셀 라이브러리, 마스크 및 반도체 집적 회로 장치가 제공된다. 반도체 집적 회로 장치의 레이아웃 분석 방법은 복수의 관심 레이아웃 각각의 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율 및 면적을 산출하고, 복수의 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율 및 면적을 이용하여, 복수의 관심 레이아웃의 면적별 결함율을 산출하고, 복수의 관심 레이아웃의 면적별 결함율을 이용하여, 복수의 관심 레이아웃 중 수정할 관심 레이아웃을 선정하는 것을 포함한다.
랜덤 결함율, 시스템적 결함율, 파라미터적 결함율

Description

반도체 집적 회로 장치의 레이아웃 분석 방법, 레이아웃 분석 시스템, 스탠다드 셀 라이브러리, 마스크 및 반도체 집적 회로 장치{Method for analyzing layout of semiconductor integrate circuit device, system for analyzing layout of semiconductor integrate circuit device, standard cell library, mask and semiconductor integrate circuit device}
도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 방법을 설명하기 위한 순서도이다.
도 2는 도 1의 S200을 자세히 설명하기 위한 순서도이다.
도 3a 내지 도 3c는 도 2의 각 단계를 설명하기 위한 도면이다.
도 4는 위험 영역을 설명하기 위한 개념도이다.
도 5는 도 1의 S300을 자세히 설명하기 위한 순서도이다.
도 6a 내지 도 6c는 도 5의 각 단계를 설명하기 위한 도면이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 방법을 설명하기 위한 순서도이다.
도 8은 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 방법을 설명하기 위한 순서도이다.
도 9는 반도체 집적 회로 장치를 복수의 회로 블록으로 나눈 개념도이다.
도 10은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 시스템을 설명하기 위한 블록도이다.
도 11은 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 시스템을 설명하기 위한 블록도이다.
도 12은 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 시스템을 설명하기 위한 블록도이다.
(도면의 주요부분에 대한 부호의 설명)
700, 702, 704 : 반도체 집적 회로 장치의 레이아웃 분석 시스템
710 : 랜덤 결함율 산출부 720 : 시스템적 결함율 산출부
730 : 파라미터적 결함율 산출부 740 : 면적별 결함율 산출부
742 : 총 결함율 산출부 744 : 카운터
750 : 제어부 752 : 결함율 산출부
본 발명은 반도체 집적 회로 장치의 레이아웃 분석 방법, 레이아웃 분석 시스템, 스탠다드 셀 라이브러리, 마스크 및 반도체 집적 회로 장치에 관한 것이다.
최근 기술 수준이 급격하게 발전하고, 디자인이 복잡해짐에 따라 DFM(Design For Manufacturability)에 대한 관심이 증가되고 있다. 특히, 수율 향상(yield enhancement)을 위해서 DFM 방법들 중에서 리커멘디드 룰(recommended rule)에 대한 개발이 진행되고 있다. 리커멘디드 룰은 최소 디자인 룰(minimum design rule)보다 소정 레벨 뒤떨어진(backed-off) 값을 가진다.
구체적으로 설명하면, 반도체 집적 회로 장치의 레이아웃의 디자인은 최소 디자인 룰 값(minimum design rule value)(또는 그라운드 룰 값(ground rule value))에 의해서 결정된다. 최소 디자인 룰 값은 현재의 포토 공정의 분해능(resolution)의 한계를 나타내며, 구체적으로 반도체 집적 회로 장치에서 사용된 다양한 마스크간 또는 하나의 마스크 내에서의 최소 스페이스 간격, 최소 오버랩 영역 등을 의미한다. 그런데, 현재의 공정 기술이 이러한 최소 디자인 룰 값을 만족시키지 못할 경우, 반도체 집적 회로 장치의 레이아웃 디자인에 최소 디자인 룰 값보다 약간 증가된 리커멘디드 룰 값을 사용함으로써 빠른 시간 안에 수율을 향상시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 관심 레이아웃의 랜덤 결함율, 시스템적 결함율 및 파라미터적 결함율을 산출하고 이를 이용하여 관심 레이아웃을 수정함으로써 수율을 극대화하는 반도체 집적 회로 장치의 레이아웃 분석 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 관심 레이아웃의 랜덤 결함율, 시스템적 결함율 및 파라미터적 결함율을 산출하고 이를 이용하여 관심 레이아웃을 수정함으로써 수율을 극대화하는 반도체 집적 회로 장치의 레이아웃 분석 시스템을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기 레이아웃 분석 방법 또는 레이아웃 분석 시스템을 이용하여 제조된 스탠다드 셀 라이브러리를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기 레이아웃 분석 방법 또는 레이아웃 분석 시스템을 이용하여 제조된 마스크를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기 마스크를 이용하여 제조된 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
삭제
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 방법은 복수의 관심 레이아웃 각각의 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율 및 면적을 산출하고, 복수의 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율 및 면적을 이용하여, 복수의 관심 레이아웃의 면적별 결함율을 산출하고, 복수의 관심 레이아웃의 면적별 결함율을 이용하여, 복수의 관심 레이아웃 중 수정할 관심 레이아웃을 선정하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 방법은 복수의 관심 레이아웃 각각의 랜덤 결함율, 시스템적 결함율 및 파라미터적 결함율을 산출하고, 복수의 랜덤 결함율, 시스템적 결함율 및 파라미터적 결함율을 이용하여, 복수의 관심 레이아웃 각각의 총 결함율을 산출하고, 반도체 집적 회로 장치 내에서 복수의 관심 레이아웃 각각이 사용된 빈도를 카운팅하고, 복수의 총 결함율과 빈도를 이용하여, 반도체 집적 회로 장치 내에서 복수의 관심 레이아웃 각각에 의해 발생될 수 있는 결함율을 산출하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 방법은 반도체 집적 회로 장치를 복수의 회로 블록으로 구분하고, 각 회로 블록별로 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율 중 적어도 하나를 산출하고, 산출된 각 회로 블록별 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율을 이용하여, 반도체 집적 회로 장치의 수율에 결정적인 영향을 주는 회로 블록을 선정하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 시스템은 복수의 관심 레이아웃 각각의 랜덤 결함율을 산출하는 랜덤 결함율 산출부, 복수의 관심 레이아웃 각각의 시스템적 결함율을 산출하는 시스템적 결함율 산출부, 복수의 관심 레이아웃 각각의 파라미터적 결함율을 산출하는 파라미터적 결함율 산출부, 복수의 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율 및 면적을 이용하여, 복수의 관심 레이아웃의 면적별 결함율을 산출하는 면적별 결함율 산출부, 및 복수의 관심 레이아웃의 면적별 결함율을 이용하여, 복수의 관심 레이아웃 중 수정할 관심 레이아웃을 선정하는 제어부를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 시스템은 복수의 관심 레이아웃 각각의 랜덤 결함율을 산출하는 랜덤 결함율 산출부, 복수의 관심 레이아웃 각각의 시스템적 결함율을 산출하는 시스템적 결함율 산출부, 복수의 관심 레이아웃 각각의 파라미터적 결함율을 산출하는 파라미터적 결함율 산출부, 복수의 랜덤 결함율, 시스템적 결함율 및 파라미터적 결함율을 이용하여, 복수의 관심 레이아웃 각각의 총 결함율을 산출하는 총 결함율 산출부, 반도체 집적 회로 장치 내에서 복수의 관심 레이아웃 각각이 사용된 빈도를 카운팅하는 카운터, 및 복수의 총 결함율과 빈도를 이용하여, 반도체 집적 회로 장치 내에서 복수의 관심 레이아웃 각각에 의해 발생될 수 있는 결함율을 산출하는 결함율 산출부를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 시스템은 복수의 회로 블록으로 구분된 반도체 집적 회로 장치에 대해, 각 회로 블록별로 랜덤 결함율을 산출하는 랜덤 결함율 산출부, 각 회로 블록별로 시스템적 결함율을 산출하는 시스템적 결함율 산출부, 각 회로 블록별로 파라미터적 결함율을 산출하는 파라미터적 결함율 산출부, 및 산출된 각 회로 블록별 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율을 이용하여, 반도체 집적 회로 장치의 수율에 결정적인 영향을 주는 회로 블록을 선정하는 제어부를 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 스탠다드 셀 라이브러리는 상기 반도체 집적 회로 장치의 레이아웃 분석 방법 또는 시스템을 이용하여 제조된다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 마스크는 상기 반도체 집적 회로 장치의 레이아웃 분석 방법 또는 시스템을 이용하여 제조된다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 상기 마스크에 의해 제조된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 방법을 설명하기 위한 순서도이다.
도 1을 참조하면, 우선 복수의 관심 레이아웃을 선정한다(S100).
구체적으로, 관심 레이아웃은 스탠다드 셀 라이브러리(standard cell library) 중에서 선정된 셀의 레이아웃일 수 있다. 스탠다드 셀 라이브러리는 반도체 집적 회로 장치의 레이 아웃을 디자인할 때, 디자인의 용이성을 위해서 자주 사용되는 회로의 레이 아웃을 라이브러리화한 것을 의미한다. 스탠다드 셀 라이브러리에는 인버터(inverter), 낸드(NAND), 플립 플롭(flip-flop) 등의 레이 아웃이 포함될 수 있다.
이어서, 각 관심 레이아웃의 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율을 산출한다(S200, S300).
구체적으로, 랜덤 결함(random defect)은 제조 과정에서 발생된 파티클 등에 의해서 반도체 집적 회로 장치가 오동작하게 되는 것을 의미한다. 두 라인간에 도전성 파티클이 떨어져서, 두 라인이 쇼트되는 경우를 예로 들 수 있다.
시스템적 결함(systematic defect)은 두 라인간의 간격이나, 라인 또는 비아의 최소 인클로저 등에서 주로 발생되는 결함으로, 전술한 예에서는 두 라인간의 간격이 너무 좁아져서 두 라인이 쇼트되거나, 라인 또는 비아가 배선과 연결되지 않을 수 있다.
파라미터적 결함(parametric defect)은 제조된 반도체 집적 회로 장치에서 원하는 크기의 파라미터를 얻지 못하는 경우를 의미하며, 액티브 영역의 최소 폭을 예로 들 수 있다. 전술한 예의 경우, 액티브 영역의 폭이 증가함에 따라 트랜지스터의 포화 전류(saturation current)나 문턱 전압(threshold voltage)와 같은 파라미터의 분포(variation)가 변화하게 된다.
이러한 서로 다른 종류의 결함의 결함율을 산출하는 것은 다양한 방법이 있을 수 있으나, 본 발명에서는 랜덤 결함율의 측정은 CAA(Critical Area Analysis)를, 시스템적 결함율 및 파라미터적 결함율은 CFA(Critical Feature Analysis)를 사용할 수 있다. CAA에 대해서는 도 2 내지 도 4를 참조하여, CFA에 대해서는 도 5 내지 도 6c를 참조하여 구체적으로 후술한다.
이어서, 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율 및 면적을 이용하여, 관심 레이아웃의 면적별 결함율을 산출한다(S400).
구체적으로, k번째 관심 레이아웃을 cellk이고, k번째 관심 레이아웃의 면적별 결함율을 FaultRatePerSize(cellk), 랜덤 결함율을 rdFR(cellk), 시스템적 결함율을 sysFR(cellk), 파라미터적 결함율을 paraFR (cellk)이고, k번째 관심 레이아웃의 면적을 Size(cellk)라 하면, k번째 관심 레이아웃의 면적별 결함율은 수학식 1과 같이 산출될 수 있다.
Figure 112006005099519-pat00001
한편, 본 발명의 일 실시예에서 관심 레이아웃의 면적별 결함율을 산출하는 방식은 수학식 1에 제한되는 것은 아니다. 예를 들어, 관심의 정도에 따라 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율에 서로 다른 가중치를 주는 방식을 사용할 수 있다. 랜덤 결함율에 가중치 Wk1, 시스템적 결함율에 가중치 Wk2, 파라미터적 결함율에 가중치 Wk3이 부여될 경우 수학식 2와 같이 산출될 수 있다.
Figure 112006005099519-pat00002
이어서, 마지막 관심 레이아웃인지 여부를 검토하여, 실시하지 않은 다른 관심 레이아웃에 대해서 랜덤 결함율 산출(S200), 시스템적 결함율 및 파라미터적 결함율 산출(S300), 면적별 결함율 산출(S400)의 단계를 반복 실시한다(S500). 그 결과를 정리하면, 표 1과 같은 셀 리스트(list)로 정리된다.
Figure 112006005099519-pat00003
이어서, 복수의 관심 레이아웃의 면적별 결함율을 이용하여, 복수의 관심 레이아웃 중 수정할 관심 레이아웃을 선정한다(S600).
구체적으로, 수정할 관심 레이아웃을 선정하는 것은, 복수의 면적별 결함율을 내림차순으로 정렬하고, 면적별 결함율이 가장 큰 관심 레이아웃부터 수정할 수 있다. 상기 표 1의 면적별 결함율을 내림차순으로 정리하면 표 2와 같은 셀 리스트로 정리할 수 있다. 표 1을 참조하면, 예를 들어 첫번째 관심 레이아웃(cell1)의 면적별 결함율이 0.990ppb/㎛2으로 가장 크기 때문에, 첫번째 관심 레이아웃(cell1)부터 수정하고, 그 다음으로 0.855ppb/㎛2의 면적별 결함율을 갖는 여섯번째 레이아웃(cell6)이 수정될 수 있다.
Figure 112006005099519-pat00004
본 발명의 일 실시예에서는 8개의 관심 레이아웃에 대해서 면적별 결함율을 내림차순으로 정렬된 셀 리스트를 예로 들었으나, 스탠다드 셀 라이브러리에 포함된 모든 셀 레이아웃 각각에 대해서 면적별 결함율을 내림차순으로 정렬된 스탠다드 셀 리스트도 본 발명의 기술 사상에 포함된다.
한편, 도면에서는 표시하지 않았으나, 도 1을 참조하여 설명한 반도체 집적 회로 장치의 레이아웃 분석 방법을 이용하여 제조된 마스크 역시 본 발명의 기술 사상에 포함된다.
또한, 상기 마스크를 이용하여 제조된 반도체 집적 회로 장치 역시 본 발명의 기술 사상에 포함된다.
이하에서, 도 2, 도 3a 내지 도 3c, 도 4를 이용하여 관심 레이아웃의 랜덤 결함율을 산출하는 방법을 설명한다. 도 2는 도 1의 S200을 자세히 설명하기 위한 순서도이고, 도 3a 내지 도 3c는 도 2의 각 단계를 설명하기 위한 도면이고, 도 4는 위험 영역을 설명하기 위한 개념도이다.
도 2를 참조하면, 우선 관심 레이아웃의 각 레이어(layer)별로, 결함 크기에 따른 결함 크기 분포(defect size distribution)을 산출하면(S210), 예를 들어 도 4a와 같이 도시될 수 있다. 도 4a에서 x축은 결함 크기(r)이고, y축은 결함 크기 분포(f(r))이다. 여기서, 결함 크기(r)를 파티클의 반지름으로 정의할 수 있는데, 이는 반도체 집적 회로 장치의 제조 과정 중 발생될 수 있는 파티클을 구형으로 가정할 수 있기 때문이다.
여기서, 레이어는 반도체 집적 회로 장치 상에 형성된 각 층을 의미하고, 예를 들어, 액티브 레이어, 게이트 폴리 레이어, 컨택 레이어, 메탈 레이어, 비아 레이어 등을 포함할 수 있다.
이어서, 관심 레이아웃의 각 레이어별로, 결함 크기에 따른 위험 영역(critical area)의 크기를 산출한다(S220).
구체적으로, 도 4에서와 같이 위험 영역(CA)은 반도체 제조 과정에서 발생한 도전성 파티클(P)이 두 메탈 라인(Metal) 사이에 떨어져서, 두 메탈 라인(Metal)이 쇼트될 수 있는 영역으로 정의될 수 있다. 따라서, 도전성 파티클(P)의 크기가 클수록 위험 영역(CA)의 크기는 커지게 된다. 이와 같은 관계를 도시하면, 예를 들어 도 3b와 같이 도시될 수 있다. 여기서, x축은 결함 크기(r)이고, y축은 위험 영역의 크기(CA(r))이다.
이어서, 관심 레이아웃의 레이어별 랜덤 결함율을 산출한다(S230).
구체적으로, D0는 레이어의 결함 농도(defect density for a layer)일 때, k번째 관심 레이아웃의 h번째 레이어의 레이어별 랜덤 결함율을 LayerFR(cellk)h는 수학식 3과 같이 산출될 수 있다. 도 3c는 도 3a의 CA(r)와 도 3b의 f(r)를 서로 곱하여 얻은 도면이고, 레이어별 랜덤 결함율은 도 3c에서 도시한 CA(r)f(r)와 x축 사이의 면적이 된다.
Figure 112006005099519-pat00005
이어서, 관심 레이아웃의 마지막 레이어인지 여부를 검토하여, 실시하지 않은 다른 레이어에 대해서 레이어별 결함 크기에 따른 결함 분포 산출(S210), 레이어별 결함 크기에 따른 위험 영역의 크기 산출(S220), 레이어별 랜덤 결함율 산출 (S230)의 단계를 반복 실시한다(S240).
이어서, 복수의 레이어별 랜덤 결함율을 이용하여, 관심 레이아웃의 랜덤 결함율을 산출한다(S250).
구체적으로, 관심 레이아웃이 l개의 레이어로 이루어질 때, 랜덤 결함율은 수학식 4와 같이 산출될 수 있다.
Figure 112006005099519-pat00006
수학식 4에서는 레이어별 랜덤 결함율을 단순 합산(summation)하였으나, 이에 제한되지 않는다. 예를 들어, 관심의 정도에 따라 각 레이어별 랜덤 결함율에 서로 다른 가중치를 주는 방식을 사용할 수 있다.
이하에서, 도 5, 도 6a 내지 도 6c를 이용하여 관심 레이아웃의 시스템적 결함율 및 파라미터적 결함율을 산출하는 방법을 설명한다.
도 5를 참조하면, 디자인 룰 세트(design rule set)에 포함되는 복수의 디자인 룰(design rule) 중에서 수율에 결정적인 영향을 주는 디자인 룰(yield critical design rule)(예를 들어, m개, 단, m≥1)을 선별한다(S310).
구체적으로, 반도체 집적 회로 장치의 레이아웃을 디자인하는 데에는 디자인 룰 세트가 사용되고, 디자인 룰 세트는 복수의 디자인 룰, 예를 들어 두 라인(line)간의 간격, 라인의 폭, 액티브 영역의 최소 폭, 컨택이나 비아의 최소 인클로저 등을 포함한다. 이러한 복수의 디자인 룰 중에서 수율에 결정적인 영향을 주 는 디자인 룰, 즉, 복수의 디자인 룰 중에서 엄격하게 따라가려면 웨이퍼에서의 수율이 떨어질 수 있는 디자인 룰을 선별한다.
다만, 수율에 결정적인 영향을 주는 룰을 선별하는 것은 선택적으로 행할 수 있고, S310 이후의 단계를 디자인 룰 세트에 포함되는 모든 디자인 룰에 대해서 적용할 수도 있다.
이어서, 선별된 디자인 룰에 대한 복수의 실험 디자인 룰 값(DOE; Design rule value Of Experiment)(예를 들어, n개, 단, n≥1)을 결정한다(S320).
구체적으로, 복수의 실험 디자인 룰 값은 최소 디자인 룰 값(MDR; Minimum Design Rule value)부터 소정 간격씩 증가된 값일 수 있다. 여기서, 소정 간격은 디자인 그리드(design grid) 또는 디자인 그리드의 배수일 수 있다.
예를 들어, 선별된 디자인 룰이 두 라인간의 간격이고 최소 디자인 룰 값이 0.04㎛이며 디자인 그리드가 0.01㎛인 경우, 결정된 실험 디자인 룰 값은 0.04㎛부터 0.11㎛까지 0.01㎛ 단위로 증가된 값일 수 있다. 한편, 복수의 실험 디자인 룰 값 중 가장 큰 값(즉, 0.11㎛)은 두 라인간의 간격이 충분히 멀어서 결함이 거의 발생하지 않는 값일 수 있으며, 이러한 값은 과거의 경험(past experience)으로부터 예측될 수 있다.
이어서, 복수의 실험 디자인 룰 값별 결함율을 측정한다(S330).
구체적으로 설명하면, 선별된 디자인 룰을 대표하는(represent) 테스트 패턴(test pattern)을 복수의 실험 디자인 룰 값별로 웨이퍼 상에 형성하여, 테스트 패턴 중 결함이 발생된 테스트 패턴을 복수의 실험 디자인 룰 값별로 카운팅한다.
예를 들어, 선별된 디자인 룰인 라인간의 간격을 대표하는 테스트 패턴을 웨이퍼 상에 형성하되, 각 실험 디자인 룰 값별로(즉, 0.04㎛부터 0.11㎛까지 0.01㎛ 단위로) 소정 개수씩 형성한다. 그 후, 테스트 패턴 중 결함이 발생된 테스트 패턴을 각 실험 디자인 룰 값별로 카운팅하여 실험 디자인 룰 값별 결함율을 산출한다.
이와 같이 산출된 실험 디자인 룰 값별 결함율을 도시하면 도 6a와 같다. x축은 실험 디자인 룰 값(DOE)이고, y축은 실험 디자인 룰 값별 결함율이다. 최소 디자인 룰 값이 0.04㎛에서는 실험 디자인 룰 값별 결함율이 약 1 ppb(parts per billion)이고, 0.05㎛에서는 실험 디자인 룰 값별 결함율이 약 0.3ppb이고, 실험 디자인 룰 값이 커질수록 실험 디자인 룰 값별 결함율이 작아짐을 알 수 있다.
한편, 선별된 디자인 룰은 그 특성에 따라서 시스템적 결함만이 발생되거나, 파라미터적 결함만 발생되거나, 시스템적 결함과 파라미터적 결함 모두가 발생될 수 있다.
시스템적 결함(systematic defect)은 두 라인간의 간격이나, 라인 또는 비아의 최소 인클로저 등에서 주로 발생되는 결함으로, 전술한 예에서는 두 라인간의 간격이 너무 좁아져서 두 라인이 쇼트되거나, 라인 또는 비아가 배선과 연결되지 않을 수 있다. 파라미터적(parametric) 결함은 제조된 반도체 집적 회로 장치에서 원하는 크기의 파라미터를 얻지 못하는 경우를 의미하며, 액티브 영역의 최소 폭을 예로 들 수 있다. 전술한 예의 경우, 액티브 영역의 폭이 증가함에 따라 트랜지스터의 포화 전류(saturation current)나 문턱 전압(threshold voltage)와 같은 파라미터의 분포(variation)가 변화하게 된다.
따라서, 파라미터적 결함의 경우에 복수의 실험 디자인 룰 값별 결함율을 측정하는 방법은 시스템적 결함과 다소 차이가 날 수 있다. 즉, 파라미터적 결함은 일정한 타겟 파라미터 값(target parameter value)을 선택한 후, 상기 타겟 파라미터에 미치지 못하는 것을 결함이 발생된 것으로 정할 수 있다. 예를 들어, 트랜지스터의 포화 전류의 타겟 파라미터 값을 1mA로 결정하고, 1mA 이상이 될 경우 선별된 디자인 룰(즉, 액티브 영역의 폭)에 결함이 발생된 것으로 정할 수 있다. 다만, 파라미터적 결함에 대한 결함율을 측정하는 방법이 전술한 방법에 한정되는 것을 아니다.
이어서, 관심 레이아웃 내에서 각 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 카운팅한다(S340).
여기서, 관심 레이아웃 내에서 각 실험 디자인 룰 값(즉, 0.04㎛부터 0.11㎛까지 0.01㎛ 단위로 결정된 값)에 해당하는 피쳐를 카운팅하는데, 그 결과를 도시하면 도 6b와 같다. x축은 실험 디자인 룰 값(DOE)이고, y축은 피쳐(feature)의 수이다. 예를 들어, 관심 레이아웃 내에서 최소 디자인 룰 값인 0.04㎛에서는 3개이고, 0.05㎛에서는 7개임을 알 수 있다.
이어서, 실험 디자인 룰 값별 결함율과 피쳐의 수를 이용하여 선별된 디자인 룰의 시스템적 결함율 및 파라미터적 결함을 제공한다(S350).
i번째 디자인 룰이 시스템적 결함율이 발생되는 경우 수학식 5와 같이 계산될 수 있고, i번째 디자인 룰이 파라미터적 결함율이 발생되는 경우 수학식 6와 같이 계산될 수 있다. 여기서, i번째 디자인 룰을 rulei, i번째 디자인 룰의 시스템 적 결함율을 sysFR(rulei), i번째 디자인 룰의 파라미터적 결함율을 paraFR(rulei), 복수의 실험 디자인 룰 값의 개수를 n, i번째 디자인 룰에 대한 j번째 실험 디자인 룰 값의 결함율을 DOEFR(rulei)j, i번째 디자인 룰에 대한 j번째 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 COUNT(rulei)j 이다.
Figure 112006005099519-pat00007
Figure 112006005099519-pat00008
예를 들어 설명하면, 선택된 디자인 룰이 라인간의 간격인 경우에는 도 6a의 실험 디자인 룰 값별 결함율과 도 6b의 피쳐(feature)의 수를 곱하여 도 6c에서와 같이 DOEFR(rulei)j×COUNT(rulei)j를 산출할 수 있다. 그 후, 산출된 DOEFR(rulei)j×COUNT(rulei)j를 합산함으로써 i번째 디자인 룰의 시스템적 결함율(sysFR(rulei))을 계산할 수 있다.
한편, 본 발명의 일 실시예에서 디자인 룰의 시스템적 결함율과 파라미터적 결함율을 구하는 방식은 수학식 5, 수학식 6로 제한되는 것은 아니다. 예를 들어, 특별히 관심의 대상이 되는 실험 디자인 룰 값별 결함율과 그렇지 않은 실험 디자인 룰 값별 결함율에 서로 다른 가중치를 두는 방식을 사용할 수 있다. 예를 들어, 최소 디자인 룰 값에서 발생될 수 있는 실험 디자인 룰 값(0.04㎛)의 결함율은 수 율에 많은 영향을 미칠 수 있으므로, 다른 실험 디자인 룰 값의 결함율보다 큰 가중치를 줄 수 있다. 즉, j번째 실험 디자인 룰 값의 결함율인 DOEFR(rulei)j에 가중치 Wj 가 부여할 수 있다.
이어서, 마지막 수율에 결정적인 영향을 주는 디자인 룰(yield critical rule)인지 여부를 검토하여, 실시하지 않은 디자인 룰에 대해서는 S320 내지 S350의 단계(실험 디자인 룰 값 결정 단계, 실험 디자인 룰 값별 결함율 측정 단계, 관심 레이아웃 내에서 각 실험 디자인 룰 값에 해당하는 피쳐의 수 카운팅 단계, 선별된 디자인 룰의 시스템적 결함율 및 파라미터적 결함율 제공 단계)를 반복 실시한다(S360).
이어서, 산출된 복수의 디자인 룰의 시스템적 결함율 및 파라미터적 결함율을 각각 이용하여, 관심 레이아웃의 시스템적 결함율 및 파라미터적 결함율을 산출한다(S370).
Figure 112006005099519-pat00009
Figure 112006005099519-pat00010
수학식 7, 수학식 8에서는 산출된 복수의 디자인 룰의 시스템적 결함율 및 파라미터적 결함율을 단순 합산(summation)하였으나, 이에 제한되지 않는다. 예를 들어, 관심의 정도에 따라 각 디자인 룰의 시스템적 결함율 및 파라미터적 결함율에 서로 다른 가중치를 주는 방식을 사용할 수 있다.
도 7은 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 방법을 설명하기 위한 순서도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
본 발명의 제2 실시예는 반도체 집적 회로 장치 내에서 관심 레이아웃에 의해 발생될 수 있는 결함율을 산출하여, 반도체 집적 회로 장치 내에서 특정 관심 레이아웃의 결함율이 높은지 경향을 검토하거나, 반도체 집적 회로 장치 내에서 수정할 관심 레이아웃을 선정할 수 있다.
도 7을 참조하면, 우선 복수의 관심 레이아웃을 선정한다(S100). 반도체 집적 회로 장치 내에서 사용된 스탠다드 셀 중 일부를 선정할 수 있고, 모든 스탠다드 셀을 선정할 수 있다.
이어서, 각 관심 레이아웃의 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율을 산출한다(S200, S300).
이어서, 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율을 이용하여, 관심 레이아웃의 총 결함율을 산출한다(S410). 구체적으로, 관심 레이아웃의 총 결함율은 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율을 단순 합산하거나, 가중치를 주어 합산할 수도 있다.
이어서, 반도체 장치 내에서 관심 레이아웃이 사용된 빈도를 카운팅한다 (S420).
이어서, 관심 레이아웃의 총 결함율과 관심 레이아웃에 대응하는 빈도를 곱하여, 반도체 집적 회로 장치 내에서 관심 레이아웃에 의해 발생될 수 있는 결함율을 산출한다(S430).
이어서, 마지막 관심 레이아웃인지 여부를 검토하여 실시하지 않은 다른 관심 레이아웃에 대해서 S200 내지 S430의 단계를 반복 실시한다(S500). 그 결과를 정리하면 표 3과 같은 셀 리스트로 정리된다.
Figure 112006005099519-pat00011
이어서, 반도체 집적 회로 장치 내에서 관심 레이아웃에 의해 발생될 수 있는 결함율을 내림차순으로 정렬하고, 정렬 순서를 고려하여 수정할 관심 레이아웃을 선정할 수 있다. 표 4는 표 3에서 반도체 집적 회로 장치 내에서 관심 레이아웃에 의해 발생될 수 있는 결함율을 내림차순으로 정리한 결과이다. 표 4를 참조하면, 두번째 관심 레이아웃(cell2)이 6243.93ppb로 가장 크기 때문에 두번째 관심 레이아웃(cell2)부터 수정하고, 그 다음으로 다섯번째 관심 레이아웃(cell5)를 수정할 수 있다.
Figure 112006005099519-pat00012
한편, 도면에서는 표시하지 않았으나, 도 7을 참조하여 설명한 반도체 집적 회로 장치의 레이아웃 분석 방법을 이용하여 제조된 마스크 역시 본 발명의 기술 사상에 포함된다.
또한, 상기 마스크를 이용하여 제조된 반도체 집적 회로 장치 역시 본 발명의 기술 사상에 포함된다.
도 8은 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 방법을 설명하기 위한 순서도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
본 발명의 제3 실시예는 반도체 집적 회로 장치를 복수의 회로 블록으로 구분하고, 각 회로 블록별로 결함율 또는 수율을 산출하여 특정 회로 블록의 결함율이 높은지 경향을 검토할 수 있다.
도 8을 참조하면, 반도체 집적 회로 장치를 복수의 회로 블록으로 구분할 수 있다(S110).
예를 들어, 반도체 집적 회로 장치는 도 9에서와 같이 SRAM, DRAM과 같이 데이터를 저장하는 메모리 블록(a), USB, MPEC과 같이 특정 기능을 수행하도록 형성된 기능성 블록(b), 기타 스탠다드 셀로 형성된 블록(c), 복수의 소자들을 서로 연결하는 라우팅 블록(d) 등 복수의 회로 블록으로 구분할 수 있다.
이어서, 각 회로 블록별로 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율 중 적어도 하나를 산출한다(S200, S300). 이어서, 마지막 회로 블록인지 여부를 검토하여, 실시하지 않은 다른 회로 블록에 대해서 S200, S300단계를 반복 실시한다(S510).
각 회로 블록의 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율은 본 발명의 제2 실시예에서 설명한 방법과 동일 또는 유사한 방법으로 산출될 수 있다. 메모리 블록(a), 기능성 블록(b)은 특정한 기능을 하는 거대 블록일 뿐 스탠다드 셀로 형성된 것은 동일하고, 라우팅 블록(d)은 특정 디자인 룰(두 라인간의 간격, 라인 폭 등)이 주로 사용되는 블록이기 때문이다.
이어서, 산출된 각 회로 블록별 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율을 이용하여, 반도체 집적 회로 장치의 수율에 결정적인 영향을 주는 회로 블록을 선정한다(S610).
구체적으로, 본 발명의 제3 실시예에서는 회로 블록별 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율 각각을 이용하여 수율을 산출하고, 이를 고려하여 수율에 결정적인 영향을 주는 회로 블록을 선정한다. 물론, 수율을 산출하지 않고, 회로 블록별 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율 각각의 값을 고려하여 선정할 수도 있다.
예를 들어, 뽀아송(poission) 모델에 의한, 메모리 블록의 시스템적 결함율에 따른 수율은 수학식 9와 같이 계산될 수 있다. 여기서, CYield(단, 0 ≤ CYield ≤1)는 상술한 디자인 룰에 의한 수율 변화가 아닌 기타 요인에 의해 발생하는 수율 변화를 나타내는 수율 상수이고, sysFR(memoryBLK)은 메모리 블록의 시스템적 결함율을 나타낸다.
Figure 112006005099519-pat00013
본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 방법에서는 뽀아송 모델을 이용한 수율 산출 방법만을 예로 들었으나, 이에 제한되는 것은 아니다. 네가티브 바이노미얼 모델(negative binomial model) 등과 같이 기타 다른 모델을 이용하여 수율을 산출할 수 있음은 본 발명의 기술 분야의 당업자에게 자명하다.
이와 같은 방식으로 각 회로 블록별 수율을 산출한 결과를 정리하면 표 5와 같다. 표 5를 참조하면, 메모리 블록에 대해서는 랜덤 결함율에 따른 수율만을 산출하고, 시스템적 결함율에 따른 수율 및 파라미터적 결함율에 따른 수율은 산출하지 않았다. 또한, 라우팅 블록의 파라미터적 결함율의 수율이 93%로 가장 낮기 때문에, 반도체 집적 회로 장치의 수율에 결정적인 영향을 주는 회로 블록은 라우팅 블록에 해당한다. 따라서, 라우팅 블록에서 파라미터적 결함과 관련된 부분을 가장 먼저 수정하게 된다.
Figure 112006005099519-pat00014
도 10은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 시스템을 설명하기 위한 블록도이다.
도 10을 참조하면, 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 시스템(700)은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 방법을 실시하기 위한 시스템으로, 랜덤 결함율 산출부(710), 시스템적 결함율 산출부(720), 파라미터적 결함율 산출부(730), 면적별 결함율 산출부(740), 제어부(750)를 포함하고, 각 부분은 데이터 인터페이스(760) 또는 다른 통신 링크를 통해서 커뮤니케이션할 수 있다.
랜덤 결함율 산출부(710)는 복수의 관심 레이아웃 각각의 랜덤 결함율을 산출하고, 시스템적 결함율 산출부(720)는 복수의 관심 레이아웃 각각의 시스템적 결함율을 산출하고, 파라미터적 결함율 산출부(730)는 복수의 관심 레이아웃 각각의 파라미터적 결함율을 산출한다. 면적별 결함율 산출부(740)는 랜덤 결함율 산출부(710), 시스템적 결함율 산출부(720), 파라미터적 결함율 산출부(730)로부터 복수의 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율을 제공받아 복수의 관심 레이아웃의 면적별 결함율을 산출한다. 제어부(750)는 면적별 결함율 산출부(740)로부터 복수의 관심 레이아웃의 면적별 결함율을 제공받아 내림차순으로 정렬하고, 정렬 순서를 고려하여 복수의 관심 레이아웃 중 수정할 관심 레이아웃을 선정한다.
도 11은 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 시스템을 설명하기 위한 블록도이다. 도 10과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 11을 참조하면, 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 시스템(702)은 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 방법을 실시하기 위한 시스템으로, 랜덤 결함율 산출부(710), 시스템적 결함율 산출부(720), 파라미터적 결함율 산출부(730), 총 결함율 산출부(742), 카운터(744), 결함율 산출부(752)를 포함하고, 각 부분은 데이터 인터페이스(760) 또는 다른 통신 링크를 통해서 커뮤니케이션할 수 있다.
총 결함율 산출부(742)는 랜덤 결함율 산출부(710), 시스템적 결함율 산출부(720), 파라미터적 결함율 산출부(730)로부터 각각 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율을 제공받고, 이를 합산하여 총 결함율을 산출한다.
카운터(744)는 반도체 집적 회로 장치 내에서 복수의 관심 레이아웃 각각이 사용된 빈도를 카운팅한다.
결함율 산출부(752)는 관심 레이아웃의 총 결함율과 상기 관심 레이아웃에 대응하는 빈도를 곱하여, 반도체 집적 회로 장치 내에서 복수의 관심 레이아웃 각각에 의해 발생될 수 있는 결함율을 산출한다.
도 12은 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 시스템을 설명하기 위한 블록도이다. 도 10과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 12를 참조하면, 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 시스템(704)은 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 레이아웃 분석 방법을 실시하기 위한 시스템으로, 랜덤 결함율 산출부(710), 시스템적 결함율 산출부(720), 파라미터적 결함율 산출부(730), 제어부(754)를 포함하고, 각 부분은 데이터 인터페이스(760) 또는 다른 통신 링크를 통해서 커뮤니케이션할 수 있다.
랜덤 결함율 산출부(710), 시스템적 결함율 산출부(720), 파라미터적 결함율 산출부(730)는 각각 반도체 집적 회로 장치의 복수의 회로 블록에 대해서 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율을 산출한다.
제어부(754)는 랜덤 결함율 산출부(710), 시스템적 결함율 산출부(720), 파라미터적 결함율 산출부(730)로부터 각각 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율을 제공받고, 각 회로 블록별 랜덤 결함율에 따른 수율, 시스템적 결함율에 따른 수율, 파라미터적 결함율에 따른 수율을 산출한다. 이렇게 산출된 수율을 고려하여, 반도체 집적 회로 장치의 수율에 결정적인 영향을 주는 회로 블록을 선정하게 된다.
한편, 도면에서는 표시하지 않았으나, 도 10 내지 도 12를 참조하여 설명한 반도체 집적 회로 장치의 레이아웃 분석 시스템을 이용하여 제조된 마스크 역시 본 발명의 기술 사상에 포함된다.
또한, 상기 마스크를 이용하여 제조된 반도체 집적 회로 장치 역시 본 발명의 기술 사상에 포함된다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 집적 회로 장치의 레이아웃 분석 방법, 레이아웃 분석 시스템, 스탠다드 셀 라이브러리, 마스크 및 반도체 집적 회로 장치에 따르면, 관심 레이아웃의 랜덤 결함율, 시스템적 결함율 및 파라미터적 결함율을 산출하고 이를 이용하여 관심 레이아웃을 수정함으로써 수율을 극대화할 수 있다.

Claims (31)

  1. 복수의 관심 레이아웃 각각의 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율 및 면적을 산출하고,
    상기 복수의 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율 및 면적을 이용하여, 상기 복수의 관심 레이아웃의 면적별 결함율을 산출하고,
    상기 복수의 관심 레이아웃의 면적별 결함율을 이용하여, 상기 복수의 관심 레이아웃 중 수정할 관심 레이아웃을 선정하는 것을 포함하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  2. 제 1항에 있어서, 상기 관심 레이아웃의 랜덤 결함율을 산출하는 것은,
    상기 관심 레이아웃의 각 레이어별로, 결함 크기(defect size)에 따른 결함 크기 분포(defect size distribution)와, 상기 결함 크기에 따른 위험 영역(critical area)의 크기를 산출하고,
    상기 복수의 결함 크기 분포와 상기 복수의 위험 영역의 크기를 이용하여 상기 레이어별 랜덤 결함율을 각각 산출하고,
    상기 복수의 레이어별 랜덤 결함율을 이용하여 상기 관심 레이아웃의 랜덤 결함율을 산출하는 것을 포함하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  3. 제 1항에 있어서, 상기 관심 레이아웃의 시스템적 결함율을 산출하는 것은,
    디자인 룰에 대한 복수의 실험 디자인 룰 값을 결정하고,
    상기 복수의 실험 디자인 룰 값별 결함율을 측정하고,
    상기 관심 레이아웃 내에서 상기 각 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 카운팅하고,
    상기 실험 디자인 룰 값별 결함율과 피쳐의 수를 이용하여 상기 디자인 룰의 시스템적 결함율을 산출하고,
    상기 결정을 하고, 상기 측정을 하고, 상기 카운팅을 하고, 상기 산출하는 것을 상기 관심 레이아웃에 사용된 복수의 디자인 룰에 대해서 반복하고,
    상기 산출된 복수의 디자인 룰의 시스템적 결함율을 이용하여 상기 관심 레이아웃의 시스템적 결함율을 산출하는 것을 포함하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  4. 제 1항에 있어서, 상기 관심 레이아웃의 파라미터적 결함율을 산출하는 것은,
    디자인 룰에 대한 복수의 실험 디자인 룰 값을 결정하고,
    상기 복수의 실험 디자인 룰 값별 결함율을 측정하고,
    상기 관심 레이아웃 내에서 상기 각 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 카운팅하고,
    상기 실험 디자인 룰 값별 결함율과 피쳐의 수를 이용하여 상기 디자인 룰의 파라미터적 결함율을 산출하고,
    상기 결정을 하고, 상기 측정을 하고, 상기 카운팅을 하고, 상기 산출하는 것을 상기 관심 레이아웃에 사용된 복수의 디자인 룰에 대해서 반복하고,
    상기 산출된 복수의 디자인 룰의 파라미터적 결함율을 이용하여 상기 관심 레이아웃의 파라미터적 결함율을 산출하는 것을 포함하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  5. 제 1항에 있어서,
    상기 관심 레이아웃의 면적별 결함율을 산출하는 것은, 상기 관심 레이아웃의 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율의 합을 상기 관심 레이아웃의 면적으로 나누어 산출하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  6. 제 1항에 있어서,
    상기 복수의 관심 레이아웃 중 수정할 레이아웃을 선정하는 것은, 상기 복수의 면적별 결함율을 내림차순으로 정렬하고, 상기 면적별 결함율의 정렬 순서를 고려하여 수정할 관심 레이아웃을 선정하는 것을 포함하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  7. 제 1항에 있어서,
    상기 관심 레이아웃은 스탠다드 셀 라이브러리에 포함된 셀의 레이아웃인 반도체 집적 회로 장치의 레이아웃 분석 방법.
  8. 제 1항 내지 제 7항 중 어느 한 항의 레이아웃 분석 방법을 통해서 생성된 스탠다드 셀 라이브러리.
  9. 제 1항 내지 제 7항 중 어느 한 항의 반도체 집적 회로 장치의 레이아웃 분석 방법을 이용하여 제조된 마스크.
  10. 제 9항에 의해 제조된 마스크를 이용하여 제조된 반도체 집적 회로 장치.
  11. 스탠다드 셀 라이브러리에 포함된 복수의 셀 레이아웃 각각의 면적별 결함율이 내림차순으로 정렬된 스탠다드 셀 리스트로,
    상기 셀 레이아웃의 면적별 결함율은, 상기 셀 레이아웃의 랜덤 결함율, 시스템적 결함율 및 파라미터적 결함율의 합을 상기 셀 레이아웃의 면적으로 나누어 산출되는 스탠다드 셀 리스트.
  12. 복수의 관심 레이아웃 각각의 랜덤 결함율, 시스템적 결함율 및 파라미터적 결함율을 산출하고,
    상기 복수의 랜덤 결함율, 시스템적 결함율 및 파라미터적 결함율을 이용하여, 복수의 관심 레이아웃 각각의 총 결함율을 산출하고,
    반도체 집적 회로 장치 내에서 상기 복수의 관심 레이아웃 각각이 사용된 빈 도를 카운팅하고,
    상기 복수의 총 결함율과 상기 빈도를 이용하여, 상기 반도체 집적 회로 장치 내에서 상기 복수의 관심 레이아웃 각각에 의해 발생될 수 있는 결함율을 산출하는 것을 포함하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  13. 제 12항에 있어서, 상기 관심 레이아웃의 랜덤 결함율을 산출하는 것은,
    상기 관심 레이아웃의 각 레이어별로, 결함 크기(defect size)에 따른 결함 크기 분포(defect size distribution)와, 상기 결함 크기에 따른 위험 영역(critical area)의 크기를 산출하고,
    상기 복수의 결함 크기 분포와 상기 복수의 위험 영역의 크기를 이용하여 상기 레이어별 랜덤 결함율을 각각 산출하고,
    상기 복수의 레이어별 랜덤 결함율을 이용하여 상기 관심 레이아웃의 랜덤 결함율을 산출하는 것을 포함하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  14. 제 12항에 있어서, 상기 관심 레이아웃의 시스템적 결함율을 산출하는 것은,
    디자인 룰에 대한 복수의 실험 디자인 룰 값을 결정하고,
    상기 복수의 실험 디자인 룰 값별 결함율을 측정하고,
    상기 관심 레이아웃 내에서 상기 각 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 카운팅하고,
    상기 실험 디자인 룰 값별 결함율과 피쳐의 수를 이용하여 상기 디자인 룰의 시스템적 결함율을 산출하고,
    상기 결정을 하고, 상기 측정을 하고, 상기 카운팅을 하고, 상기 산출하는 것을 상기 관심 레이아웃에 사용된 복수의 디자인 룰에 대해서 반복하고,
    상기 산출된 복수의 디자인 룰의 시스템적 결함율을 이용하여 상기 관심 레이아웃의 시스템적 결함율을 산출하는 것을 포함하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  15. 제 12항에 있어서, 상기 관심 레이아웃의 파라미터적 결함율을 산출하는 것은,
    디자인 룰에 대한 복수의 실험 디자인 룰 값을 결정하고,
    상기 복수의 실험 디자인 룰 값별 결함율을 측정하고,
    상기 관심 레이아웃 내에서 상기 각 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 카운팅하고,
    상기 실험 디자인 룰 값별 결함율과 피쳐의 수를 이용하여 상기 디자인 룰의 파라미터적 결함율을 산출하고,
    상기 결정을 하고, 상기 측정을 하고, 상기 카운팅을 하고, 상기 산출하는 것을 상기 관심 레이아웃에 사용된 복수의 디자인 룰에 대해서 반복하고,
    상기 산출된 복수의 디자인 룰의 파라미터적 결함율을 이용하여 상기 관심 레이아웃의 파라미터적 결함율을 산출하는 것을 포함하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  16. 제 12항에 있어서,
    상기 관심 레이아웃의 총 결함율을 산출하는 것은, 상기 관심 레이아웃의 랜덤 결함율, 시스템적 결함율 및 파라미터적 결함율을 합산하는 것을 포함하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  17. 제 12항에 있어서,
    상기 반도체 집적 회로 장치 내에서 상기 관심 레이아웃에 의해 발생될 수 있는 결함율은 상기 관심 레이아웃의 총 결함율과 상기 관심 레이아웃에 대응하는 빈도를 곱하여 산출되는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  18. 제 12항에 있어서,
    상기 관심 레이아웃은 스탠다드 셀 라이브러리에 포함된 셀의 레이아웃인 반도체 집적 회로 장치의 레이아웃 분석 방법.
  19. 제 12항에 있어서,
    상기 복수의 반도체 집적 회로 장치 내에서 상기 관심 레이아웃에 의해 발생될 수 있는 결함율을 내림차순으로 정렬하고, 상기 정렬된 결함율의 정렬 순서를 고려하여 수정할 관심 레이아웃을 선정하는 것을 더 포함하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  20. 제 12항 내지 제 19항 중 어느 한 항의 반도체 집적 회로 장치의 레이아웃 분석 방법을 이용하여 제조된 마스크.
  21. 제 20항에 의해 제조된 마스크를 이용하여 제조된 반도체 집적 회로 장치.
  22. 반도체 집적 회로 장치를 복수의 회로 블록으로 구분하고,
    상기 각 회로 블록별로 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율 중 적어도 하나를 산출하고,
    상기 산출된 각 회로 블록별 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율을 이용하여, 상기 반도체 집적 회로 장치의 수율에 결정적인 영향을 주는 회로 블록을 선정하는 것을 포함하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  23. 제 22항에 있어서,
    상기 복수의 회로 블록은 메모리 블록, 기능성 블록, 스탠다드 셀로 형성된 블록 또는 라우팅(routing) 블록을 포함하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  24. 제 22항에 있어서, 상기 회로 블록의 랜덤 결함율을 산출하는 것은,
    상기 회로 블록의 각 레이어별로, 결함 크기(defect size)에 따른 결함 크기 분포(defect size distribution)와, 상기 결함 크기에 따른 위험 영역(critical area)의 크기를 산출하고,
    상기 복수의 결함 크기 분포와 상기 복수의 위험 영역의 크기를 이용하여 상기 레이어별 랜덤 결함율을 각각 산출하고,
    상기 복수의 레이어별 랜덤 결함율을 이용하여 상기 회로 블록의 랜덤 결함율을 산출하는 것을 포함하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  25. 제 22항에 있어서, 상기 회로 블록의 시스템적 결함율을 산출하는 것은,
    디자인 룰에 대한 복수의 실험 디자인 룰 값을 결정하고,
    상기 복수의 실험 디자인 룰 값별 결함율을 측정하고,
    상기 회로 블록 내에서 상기 각 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 카운팅하고,
    상기 실험 디자인 룰 값별 결함율과 피쳐의 수를 이용하여 상기 디자인 룰의 시스템적 결함율을 산출하고,
    상기 결정을 하고, 상기 측정을 하고, 상기 카운팅을 하고, 상기 산출하는 것을 상기 회로 블록에 사용된 복수의 디자인 룰에 대해서 반복하고,
    상기 산출된 복수의 디자인 룰의 시스템적 결함율을 이용하여 상기 회로 블록의 시스템적 결함율을 산출하는 것을 포함하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  26. 제 22항에 있어서, 상기 회로 블록의 파라미터적 결함율을 산출하는 것은,
    디자인 룰에 대한 복수의 실험 디자인 룰 값을 결정하고,
    상기 복수의 실험 디자인 룰 값별 결함율을 측정하고,
    상기 회로 블록 내에서 상기 각 실험 디자인 룰 값에 해당하는 피쳐(feature)의 수를 카운팅하고,
    상기 실험 디자인 룰 값별 결함율과 피쳐의 수를 이용하여 상기 디자인 룰의 파라미터적 결함율을 산출하고,
    상기 결정을 하고, 상기 측정을 하고, 상기 카운팅을 하고, 상기 산출하는 것을 상기 회로 블록에 사용된 복수의 디자인 룰에 대해서 반복하고,
    상기 산출된 복수의 디자인 룰의 파라미터적 결함율을 이용하여 상기 회로 블록의 파라미터적 결함율을 산출하는 것을 포함하는 반도체 집적 회로 장치의 레이아웃 분석 방법.
  27. 복수의 관심 레이아웃 각각의 랜덤 결함율을 산출하는 랜덤 결함율 산출부;
    상기 복수의 관심 레이아웃 각각의 시스템적 결함율을 산출하는 시스템적 결함율 산출부;
    상기 복수의 관심 레이아웃 각각의 파라미터적 결함율을 산출하는 파라미터적 결함율 산출부;
    상기 복수의 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율 및 면적을 이용하여, 상기 복수의 관심 레이아웃의 면적별 결함율을 산출하는 면적별 결함율 산출부; 및
    상기 복수의 관심 레이아웃의 면적별 결함율을 이용하여, 상기 복수의 관심 레이아웃 중 수정할 관심 레이아웃을 선정하는 제어부를 포함하는 반도체 집적 회로 장치의 레이아웃 분석 시스템.
  28. 복수의 관심 레이아웃 각각의 랜덤 결함율을 산출하는 랜덤 결함율 산출부;
    상기 복수의 관심 레이아웃 각각의 시스템적 결함율을 산출하는 시스템적 결함율 산출부;
    상기 복수의 관심 레이아웃 각각의 파라미터적 결함율을 산출하는 파라미터적 결함율 산출부;
    상기 복수의 랜덤 결함율, 시스템적 결함율 및 파라미터적 결함율을 이용하여, 복수의 관심 레이아웃 각각의 총 결함율을 산출하는 총 결함율 산출부;
    반도체 집적 회로 장치 내에서 상기 복수의 관심 레이아웃 각각이 사용된 빈도를 카운팅하는 카운터; 및
    상기 복수의 총 결함율과 상기 빈도를 이용하여, 상기 반도체 집적 회로 장치 내에서 상기 복수의 관심 레이아웃 각각에 의해 발생될 수 있는 결함율을 산출하는 결함율 산출부를 포함하는 반도체 집적 회로 장치의 레이아웃 분석 시스템.
  29. 복수의 회로 블록으로 구분된 반도체 집적 회로 장치에 대해, 상기 각 회로 블록별로 랜덤 결함율을 산출하는 랜덤 결함율 산출부;
    상기 각 회로 블록별로 시스템적 결함율을 산출하는 시스템적 결함율 산출부;
    상기 각 회로 블록별로 파라미터적 결함율을 산출하는 파라미터적 결함율 산출부; 및
    상기 산출된 각 회로 블록별 랜덤 결함율, 시스템적 결함율, 파라미터적 결함율을 이용하여, 상기 반도체 집적 회로 장치의 수율에 결정적인 영향을 주는 회로 블록을 선정하는 제어부를 포함하는 반도체 집적 회로 장치의 레이아웃 분석 시스템.
  30. 제 27항 내지 제 29항 중 어느 한 항의 반도체 집적 회로 장치의 레이아웃 분석 시스템을 이용하여 제조된 마스크.
  31. 제 30항에 의해 제조된 마스크를 이용하여 제조된 반도체 집적 회로 장치.
KR1020060006959A 2006-01-23 2006-01-23 반도체 집적 회로 장치의 레이아웃 분석 방법, 레이아웃 분석 시스템, 스탠다드 셀 라이브러리, 마스크 및 반도체 집적 회로 장치 KR100703982B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060006959A KR100703982B1 (ko) 2006-01-23 2006-01-23 반도체 집적 회로 장치의 레이아웃 분석 방법, 레이아웃 분석 시스템, 스탠다드 셀 라이브러리, 마스크 및 반도체 집적 회로 장치
US11/654,340 US7802210B2 (en) 2006-01-23 2007-01-17 Methods and systems for analyzing layouts of semiconductor integrated circuit devices
JP2007011725A JP2007200322A (ja) 2006-01-23 2007-01-22 半導体集積回路装置のレイアウト分析方法及びレイアウト分析システム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060006959A KR100703982B1 (ko) 2006-01-23 2006-01-23 반도체 집적 회로 장치의 레이아웃 분석 방법, 레이아웃 분석 시스템, 스탠다드 셀 라이브러리, 마스크 및 반도체 집적 회로 장치

Publications (1)

Publication Number Publication Date
KR100703982B1 true KR100703982B1 (ko) 2007-04-09

Family

ID=38160929

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060006959A KR100703982B1 (ko) 2006-01-23 2006-01-23 반도체 집적 회로 장치의 레이아웃 분석 방법, 레이아웃 분석 시스템, 스탠다드 셀 라이브러리, 마스크 및 반도체 집적 회로 장치

Country Status (3)

Country Link
US (1) US7802210B2 (ko)
JP (1) JP2007200322A (ko)
KR (1) KR100703982B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180127141A (ko) * 2017-05-19 2018-11-28 삼성전자주식회사 집적 회로를 설계하기 위한 컴퓨터 구현 방법, 컴퓨팅 시스템, 및 집적 회로의 제조 방법
KR102260150B1 (ko) 2021-01-20 2021-06-03 위더맥스(주) Eco 작업의 효율성 제고를 위한 예비 셀 로직 회로 구현 및 레이아웃 생성 시스템 및 그 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US10628544B2 (en) 2017-09-25 2020-04-21 International Business Machines Corporation Optimizing integrated circuit designs based on interactions between multiple integration design rules

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970063709A (ko) * 1996-02-21 1997-09-12 모리시따 요오이찌 레이아웃 입력장치 및 방법과 레이아웃 검증장치 및 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6449749B1 (en) 1999-11-18 2002-09-10 Pdf Solutions, Inc. System and method for product yield prediction
JP3958205B2 (ja) 2001-12-26 2007-08-15 株式会社東芝 半導体設計／製造システム、半導体設計／製造方法、及び半導体設計／製造プログラム
JP2003242189A (ja) 2002-02-21 2003-08-29 Matsushita Electric Ind Co Ltd 半導体集積回路の設計装置および設計方法
US7676077B2 (en) * 2005-11-18 2010-03-09 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970063709A (ko) * 1996-02-21 1997-09-12 모리시따 요오이찌 레이아웃 입력장치 및 방법과 레이아웃 검증장치 및 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1019970063709

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180127141A (ko) * 2017-05-19 2018-11-28 삼성전자주식회사 집적 회로를 설계하기 위한 컴퓨터 구현 방법, 컴퓨팅 시스템, 및 집적 회로의 제조 방법
KR102419645B1 (ko) 2017-05-19 2022-07-12 삼성전자주식회사 집적 회로를 설계하기 위한 컴퓨터 구현 방법, 컴퓨팅 시스템, 및 집적 회로의 제조 방법
KR102260150B1 (ko) 2021-01-20 2021-06-03 위더맥스(주) Eco 작업의 효율성 제고를 위한 예비 셀 로직 회로 구현 및 레이아웃 생성 시스템 및 그 방법

Also Published As

Publication number Publication date
JP2007200322A (ja) 2007-08-09
US7802210B2 (en) 2010-09-21
US20070174800A1 (en) 2007-07-26

Similar Documents

Publication Publication Date Title
US6738954B1 (en) Method for prediction random defect yields of integrated circuits with accuracy and computation time controls
US8245180B2 (en) Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same
US6449749B1 (en) System and method for product yield prediction
US7962864B2 (en) Stage yield prediction
US7760929B2 (en) Grouping systematic defects with feedback from electrical inspection
KR100703982B1 (ko) 반도체 집적 회로 장치의 레이아웃 분석 방법, 레이아웃 분석 시스템, 스탠다드 셀 라이브러리, 마스크 및 반도체 집적 회로 장치
CN103150430A (zh) 一种测试芯片版图的生成方法
EP3992837A1 (en) Identifying test coverage gaps for integrated circuit designs based on node testability and physical design data
KR100755665B1 (ko) 반도체 집적 회로 장치의 수율 향상 방법 및 수율 향상시스템
CN108073674B (zh) 集成电路芯片中的系统缺陷的故障标识数据库的早期开发
JP2004128436A (ja) 半導体集積回路及び半導体集積回路の設計方法
CN117369218B (zh) 设计图形坏点检测方法、光刻布线方法、系统及存储介质
CN107703720B (zh) 一种完善光刻模型数据对测试图形覆盖范围的方法
Maynard et al. Measurement and reduction of critical area using Voronoi diagrams
US9898573B2 (en) Rule and process assumption co-optimization using feature-specific layout-based statistical analyses
US10810339B1 (en) Determination of dimensional changes of features across mask pattern simulation fields
US8178368B2 (en) Test chiplets for devices
CN117252148A (zh) 版图的可制造性分析方法、装置、计算机设备及程序产品
Maynard et al. Wafer line productivity optimization in a multi-technology multi-part-number fabricator
CN114820498A (zh) 版图的局部图形密度分析方法
CN114254682A (zh) 新增生产工具的合格检验方法和检验系统
CN118195989A (zh) 图形密度分析以及建立图形密度分析模型的方法
Honda et al. Design rule optimization for 65-nm-node (CMOS5) BEOL using process and layout decomposition methodology
Seidl et al. Accurate extraction of maximum current densities from the layout
Adamov et al. Yield optimization through statistical analysis of recipe changes

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 14