JP3174523B2

JP3174523B2 - レイアウト入力装置および方法、ならびにレイアウト検証装置および方法

Info

Publication number: JP3174523B2
Application number: JP03537897A
Authority: JP
Inventors: 礼二瀬川
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1996-02-21
Filing date: 1997-02-19
Publication date: 2001-06-11
Anticipated expiration: 2017-02-19
Also published as: JPH09289253A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、レイアウト入力装
置および方法、ならびにレイアウト検証装置および方法
に関する。

【０００２】

【従来の技術】近年、半導体集積回路の集積度は益々向
上し、動作速度も速くなってきた。これに伴い、種々の
大規模なシステムが、ワンチップ上に形成した半導体集
積回路によって実現されつつあり、そのようなシステム
の小型化・低価格化に大きく貢献している。

【０００３】しかしながら、最小寸法がクオーターミク
ロン以下に縮小された半導体集積回路を製造するために
は、特に多額の設備投資が必要となってきている。ま
た、半導体集積回路のチップ面積の増加や高集積化に伴
って、製造歩留まりを高くすることも困難となってきて
いる。このため、大規模なシステムをワンチップの大規
模半導体集積回路で実現するよりも、旧世代のプロセス
で作られた寸法の比較的に大きな複数の半導体集積回路
を組み合わせて実現するほうが低価格化に適している場
合もある。

【０００４】そこで、半導体集積回路の製造コストを削
減し、実装面積を小さくすることを目的として、図３４
（ａ）から（ｄ）に示すような実装技術が提案された。
この実装技術によれば、図３４（ａ）に示すような第１
のＬＳＩが形成された半導体チップ（第１のＬＳＩチッ
プ）と第２のＬＳＩが形成された半導体チップ（第２の
ＬＳＩチップ）とが重なり合うようにして一つのパッケ
ージ内に実装される。例えば、第１のＬＳＩチップとし
ては、ＣＰＵ（中央演算処理ユニット）が形成された半
導体集積回路チップが用いられ、第２のＬＳＩチップと
しては、ＳＲＡＭ（スタティックラム）が形成された半
導体集積回路チップが用いられる。

【０００５】通常の半導体集積回路は、半導体基板（半
導体チップ）の一つの主面に形成された多数の半導体素
子やこれらの素子を相互接続する配線によって形成され
る。フリップ・スタック実装によれば、図３４（ｂ）か
ら（ｄ）に示すように、半導体集積回路が形成されてい
る面が対向するようにして２つの半導体チップが配置さ
れる。パッケージの端子ピン（不図示）は、第１のＬＳ
Ｉチップの周辺に設けられたボンディングパッドに対し
てボンデイングワイヤを介して電気的に接続されてい
る。他方、第２のＬＳＩチップの入出力端子Ｉ／Ｏは、
第１のＬＳＩチップ上に特別に設けられたフリップ・ス
タック実装用入出力端子に接続されている。このような
接続を行うため、第１のＬＳＩチップ及び第２のＬＳＩ
チップは、図３４（ａ）に示すように、「ミラー反転」
の関係にある電気的接続部を備えている必要がある。

【０００６】前述したように、従来のフリップ・スタッ
ク実装技術によれば、第１及び第２のＬＳＩとして、Ｃ
ＰＵやＳＲＡＭのように、機能および用途の異なる２つ
の半導体集積回路が用いられていた。これら２つの半導
体集積回路に関するレイアウト設計は、ミラー反転の関
係にある接続部の座標のみが規定された後、従来のレイ
アウト入力方法に従って、各々半導体集積回路について
全く独立に行われてきた。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
レイアウト入力方法によれば、２つのＬＳＩについて、
同時にレイアウト設計を行うことができなかった。この
ため、最適なレイアウトを決定することが困難であり、
レイアウト設計に要する期間が増加していた。また、レ
イアウト検証も２つのＬＳＩについて全く独立に行う必
要があったため、個々のＬＳＩの為のネットリスト作成
工程数が増加するという問題かあった。更に、２つのＬ
ＳＩの接続確認は人手に頼っていたため、検証時間が増
加し、信頼性が低下する問題もあった。

【０００８】本発明は上記観点に鑑みてなされたもので
あり、その目的とするところは、複数のＬＳＩを同時に
レイアウトすることのできるレイアウト入力装置および
方法、ならびに複数のＬＳＩのレイアウトを同時に検証
することのできるレイアウト検証装置および方法を提供
することにある。

【０００９】

【課題を解決するための手段】本発明のレイアウト入力
装置は、第１の半導体集積回路が形成された半導体チッ
プと、第２の半導体集積回路が形成された半導体チップ
とを、第１および第２の半導体集積回路同士が接続され
るように相互に重なり合わせて実装する際に、第１およ
び第２の半導体集積回路のレイアウト設計するために使
用されるレイアウト入力装置であって、第１の半導体集
積回路に含まれる第１の回路部分の位置を示す第１の座
標情報と第２の半導体集積回路に含まれる第２の回路部
分の位置を示す第２の座標情報とを入力する入力部と、
該第２の座標情報に対して所定の座標変換を行う制御部
と、該第１の座標情報を該第１の半導体集積回路のレイ
アウトを表す第１のレイアウトデータの少なくとも一部
として格納し、該座標変換された第２の座標情報を該第
２の半導体集積回路のレイアウトを表す第２のレイアウ
トデータの少なくとも一部として格納する格納部とを備
えており、これにより上記目的が達成される。

【００１０】前記制御部は、前記第２の座標情報を前記
格納部に格納する際に前記所定の座標変換を行ってもよ
い。

【００１１】前記制御部は、前記第２の座標情報の入力
に応答して前記所定の座標変換を行ってもよい。

【００１２】前記所定の座標変換は、所定の軸に対する
対称変換を含んでいてもよい。

【００１３】前記所定の座標変換は、所定の方向に沿っ
た平行移動をさらに含んでいてもよい。

【００１４】前記第１のレイアウトデータのための第１
の座標系は、前記第２のレイアウトデータのための第２
の座標系とは異なっていてもよい。

【００１５】前記第１の座標系および第２の座標系のそ
れぞれは、Ｘ軸とＹ軸とを有しており、該第１の座標系
における原点は、該第２の座標系における原点に対して
該Ｘ軸の方向に所定のＸオフセットだけシフトしてお
り、該Ｙ軸の方向に所定のＹオフセットだけシフトして
いてもよい。

【００１６】前記所定のＹオフセット＝０であってもよ
い。

【００１７】前記所定のＸオフセット＝０、かつ、前記
所定のＹオフセット＝０であってもよい。

【００１８】本発明のレイアウト入力方法は、第１の半
導体集積回路が形成された半導体チップと、第２の半導
体集積回路が形成された半導体チップとを、第１および
第２の半導体集積回路同士が接続されるように相互に重
なり合わせて実装する際に、第１および第２の半導体集
積回路のレイアウト設計するために実施されるレイアウ
ト入力方法であって、第１の半導体集積回路に含まれる
第１の回路部分の位置を示す第１の座標情報と第２の半
導体集積回路に含まれる第２の回路部分の位置を示す第
２の座標情報とを入力するステップと、該第２の座標情
報に対して所定の座標変換を行うステップと、該第１の
座標情報を該第１の半導体集積回路のレイアウトを表す
第１のレイアウトデータの少なくとも一部として格納
し、該座標変換された第２の座標情報を該第２の半導体
集積回路のレイアウトを表す第２のレイアウトデータの
少なくとも一部として格納するステップとを包含してお
り、これにより上記目的が達成される。

【００１９】本発明のレイアウト検証装置は、第１の半
導体集積回路が形成された半導体チップと、第２の半導
体集積回路が形成された半導体チップとを、第１および
第２の半導体集積回路同士が接続されるように相互に重
なり合わせて実装する際に、第１および第２の半導体集
積回路のレイアウトを検証するレイアウト検証装置であ
って、第１の半導体集積回路のレイアウトを表す第１の
レイアウトデータと第２の半導体集積回路のレイアウト
を表す第２のレイアウトデータと第１の半導体集積回路
と第２の半導体集積回路とを接続する接続部の位置を規
定する接続情報とを格納する格納部と、該接続情報に基
づいて、該接続部の位置に対応する第１のレイアウトデ
ータにおける第１の位置と該接続部の位置に対応する第
２のレイアウトデータにおける第２の位置とを特定し、
該第１の位置と該第２の位置とが接続されているとみな
して、該第１および第２の半導体集積回路のレイアウト
を検証する制御部とを備えており、これにより上記目的
が達成される。

【００２０】前記接続部の位置と前記第１の位置と前記
第２の位置とは、同一の座標によって表されてもよい。

【００２１】前記第１のレイアウトデータは複数の第１
の層を含んでおり、前記第２のレイアウトデータは複数
の第２の層を含んでおり、前記第１の位置は、該複数の
第１の層のうち前記接続部が形成されている第１の層に
設けられており、前記第２の位置は、該複数の第２の層
のうち該接続部が形成されている第２の層に設けられて
いてもよい。

【００２２】前記接続部が形成されている前記第１の層
は、前記複数の第１の層のうち最上位層であり、該接続
部が形成されている前記第２の層は、前記複数の第２の
層のうち最上位層であってもよい。

【００２３】前記制御部は、前記第１のレイアウトデー
タと前記第２のレイアウトデータとが同一の座標系上で
互いに重なり合わないように、該第１のレイアウトデー
タと該第２のレイアウトデータとを配置し、該第１のレ
イアウトデータに含まれる第１の層と該第２のレイアウ
トデータに含まれる第２の層とを１つの処理単位とし
て、検証処理を実行してもよい。

【００２４】前記制御部は、前記第１および第２のレイ
アウトデータとネットリストとを照合してもよい。

【００２５】前記制御部は、前記第１および第２のレイ
アウトデータによって表される論理素子の入出力間のオ
ープン／ショートを検証してもよい。

【００２６】本発明のレイアウト検証方法は、第１の半
導体集積回路が形成された半導体チップと、第２の半導
体集積回路が形成された半導体チップとを、第１および
第２の半導体集積回路同士が接続されるように相互に重
なり合わせて実装する際に、第１の半導体集積回路のレ
イアウトを表す第１のレイアウトデータと第２の半導体
集積回路のレイアウトを表す第２のレイアウトデータと
第１の半導体集積回路と第２の半導体集積回路とを接続
する接続部の位置を規定する接続情報とに基づいて、第
１および第２の半導体集積回路のレイアウトを検証する
レイアウト検証方法であって、ａ）該接続情報に基づい
て、該接続部の位置に対応する第１のレイアウトデータ
における第１の位置と該接続部の位置に対応する第２の
レイアウトデータにおける第２の位置とを特定するステ
ップと、ｂ）該第１の位置と該第２の位置とが接続され
ているとみなして、該第１および第２の半導体集積回路
のレイアウトを検証するステップとを包含しており、こ
れにより上記目的が達成される。

【００２７】本発明では、上記構成により、２つのＬＳ
Ｉのレイアウトを同一画面上で重ね合わせて表示しなが
らレイアウトを行えるため、双方の変更情報が即座に反
映できるため、レイアウトの最適化が容易となり設計時
間も短縮可能である。

【００２８】また、本発明は上記した方法によって、２
つのＬＳＩのレイアウトを同時に読み込みその接続を予
め認識するため、２つのＬＳＩを合わせたネットリスト
のみでレイアウトの論理検証が可能であり、ネットリス
トの作成工数の削減と接続部の人手によるチェックによ
り生じるミスを削減できる。

【００２９】

【発明の実施の形態】本発明のレイアウト入力装置およ
び方法は、複数のＬＳＩを同時にレイアウトする能力を
提供する。このようなレイアウト入力装置および方法
は、フリップ・スタック実装に用いられる半導体チップ
のレイアウト設計に特に適している。

【００３０】図１（ａ）は、フリップ・スタック実装さ
れた２つのＬＳＩチップを模式的に示し、図１（ｂ）は
フリップ・スタック実装前の２つのＬＳＩチップのレイ
アウトを模式的に示している。図１（ａ）に示されるよ
うに、２つのチップを電気的に接続するために接続部
は、実装状態において、対向する位置に配置される。こ
れに対して、各チップ上に形成される半導体集積回路の
レイアウト図中の接続部は、図１（ｂ）に示されるよう
に、対向する位置から相互にシフトしている。

【００３１】本発明によるレイアウト入力装置は、フリ
ップ・スタック実装された２つのＬＳＩチップについ
て、図１（ａ）のように重なり合う２つの半導体集積回
路部分を、第２のＬＳＩチップを透視した状態で表示す
る。このため、重なり合う２つのレイアウト図面の中で
２つのＬＳＩチップの接続部の位置がわかりやすく表示
される。その結果、レイアウト設計に要する時間が大幅
に短縮されることとなる。一方のレイアウトの変更情報
が即座に他方のレイアウトに反映できるため、重なり合
った２つのＬＳＩのレイアウトの最適化が容易となり、
設計時間も短縮される。

【００３２】フリップ・スタック実装に用いられる複数
の半導体集積回路は、例えば、レイアウト設計段階で、
複数の論理ブロックを含む単一の半導体集積回路を複数
の半導体集積回路部分に分割することによって得られ
る。このような半導体集積回路の分割は、例えば、単一
の半導体集積回路が複数の論理ブロックを含む場合にお
いて、その複数の論理ブロックのそれぞれについてその
論理ブロックの特徴を表すパラメータを抽出し、そのパ
ラメータに応じて複数の論理ブロックを複数のグループ
に分類することによって達成される。同一のグループに
属する論理ブロックが同一の半導体集積回路部分に割り
当てられる。

【００３３】図２（ａ）は、複数の論理ブロック（ＢＬ
ＣＡ、ＢＬＣＢ、ＢＬＣＣ、及びＢＬＣＤ）を含む
一つの半導体集積回路（ＬＳＩ０）を模式的に示して
いる。ここで、論理ブロック（ＢＬＣＡ及びＢＬＣ
Ｂ）の動作速度は２５ＭＨｚであり、論理ブロック（Ｂ
ＬＣＣ及びＢＬＣＤ）の動作速度は５０ＭＨｚであ
る。複数の論理ブロック（ＢＬＣＡ、ＢＬＣＢ、ＢＬ
ＣＣ、及びＢＬＣＤ）は、それぞれ、異なる特徴や共
通する特徴を有している。例えば、ある論理ブロック
（ＢＬＣＢ及びＢＬＣＤ）がデジタル回路から形成さ
れ、他の論理ブロック（ＢＬＣＡ及びＢＬＣＣ）がア
ナログ回路から形成されている場合がある。この場合、
デジタル回路かアナログ回路かという論理ブロックの特
徴を示すパラメータによって、これらの論理ブロック
を、第１のグループ（論理ブロックＢＬＣＡ及びＢＬＣ
Ｃ）と、第２のグループ（論理ブロックＢＬＣＢ及び
ＢＬＣＤ）とに分割することもできる。このように、
グループの分け方は、着目する特徴パラメータに応じて
異なる。

【００３４】図２（ｂ）は、動作速度に基づいて、４つ
の論理ブロック（ＢＬＣＡ、ＢＬＣＢ、ＢＬＣＣ、
及びＢＬＣＤ）を２つのグループに分割し、２つのグ
ループを各々２つの半導体チップに割り当てた場合を模
式的に示している。より詳細には、論理ブロック（ＢＬ
ＣＡ及びＢＬＣＢ）は、第１の半導体集積回路部分Ｌ
ＳＩ１に割り当てられ、論理ブロック（ＢＬＣＣ及び
ＢＬＣＤ）は、第２の半導体集積回路部分ＬＳＩ２に
割り当てられている。これらの２つの半導体集積回路部
分は、各々、公知の半導体製造プロセスによって異なる
半導体チップ上に形成される。その後、マルチチップ実
装技術によって、複数の半導体チップが一つのパッケー
ジ内に実装され、電気的に相互接続される。このように
して、複数の半導体チップが、一つの半導体装置として
一体化される。

【００３５】このように、レイアウト設計の段階で一つ
の半導体集積回路を複数の半導体集積回路部分に分割す
ることによって、マルチチップ実装に適した複数の半導
体集積回路チップを効率的に製造することが可能とな
る。また、こうして得られた複数の半導体集積回路部分
の各々は、特徴パラメータに基づいてグループ分けされ
た論理ブロックを構成要素として持つため、全体とし
て、無駄なスペースを省き、しかも、動作速度の向上に
適したレイアウトを得ることが可能となる。例えば、マ
ルチチップ実装される一対の半導体チップの一方には、
０．５μｍルールで設計された半導体集積回路部分が形
成され、他方には１．０μｍルールで設計された半導体
集積回路部分が形成される場合、設計ルールの緩い半導
体チップが相対的に高い歩留まりで安価に製造されるこ
とになるため、全体として半導体集積回路のパッケージ
価格が低減されることになる。また、モルチチップ実装
される複数の半導体チップ上に異なるクロック周波数で
動作する半導体集積回路部分を形成した場合は、それぞ
れの半導体集積回路部分が電力を無駄に消費することな
く、必要なクロック周波数で動作するため、全体して消
費電力が低減される。

【００３６】次に、図３を参照しながら、このような半
導体集積回路の分割工程を含む半導体集積回路の設計フ
ロー全体について、その概略を説明する。

【００３７】まず、図３に示されるように、構成ブロッ
クのパラメータによって各グループを定義した後、各グ
ループに応じた階層をネットリスト上に生成することに
よって、一つの半導体集積回路を少なくとも２つの半導
体集積回路部分に分割する。

【００３８】次に、分割された半導体集積回路部分のレ
イアウト入力を行った後、各半導体集積回路部分のレイ
アウトルール検証を行う。その後、レイアウトされた半
導体集積回路とネットリストの間のレイアウト論理検証
を行う。

【００３９】このようにしてレイアウト設計が完了した
後、公知の方法でマスクデータを作成し、そのマスクデ
ータに基づいて複数のマスク（フォトマスク）が作製さ
れる。こうして作製された複数のマスクを用いて半導体
製造プロセスを実行することにより、分割された半導体
集積回路部分をそれぞれ別々の半導体チップ上に作製す
ることができる。

【００４０】このように、半導体集積回路の分割は、一
つの半導体集積回路を、一つの半導体チップ上に配置す
るべき複数の機能ブロックに分割するものではなく、少
なくとも２つの半導体チップ上に割り当てられる複数の
半導体集積回路部分に分割するものである。

【００４１】次に、図４を参照しながら、半導体集積回
路の分割方法の一例をより詳細に説明する。

【００４２】まず、ＳＴＥＰ１で、ネットリスト及び半
導体集積回路を構成する各ブロックのパラメータを読み
込み、各ブロックのパラメータをチェックする。この
時、ネットリストの階層は、ＬＳＩ０の下に、ブロック
Ａ、Ｂ、Ｃ及びＤが並列的に位置する構造を有している
（図４の下中央部を参照）。

【００４３】各ブロックに関するパラメータは、論理特
徴、動作周波数特徴、プロセス特徴等を示すパラメータ
に分けられる。論理特徴としては、ロジック、ＲＯＭ、
ＲＡＭ、演算器、アナログ等があり、動作周波数特徴と
しては、２５ＭＨｚ、５０ＭＨｚ等の周波数の高低があ
る。また、プロセス特徴としては、ＣＭＯＳ、ＤＲＡ
Ｍ、バイポーラ、バイＣＭＯＳ等があり、それ以外の特
徴としては、メモリコアか周辺回路かの相違、デザイン
ルール、トランジスタの閾値等がある。

【００４４】ＳＴＥＰ２では、上記パラメータの中から
指定された特徴を基に論理ブロックのグループ分けを行
う。この例では、動作周波数特徴によってグループ分け
を行うこととする。論理ブロック（ＢＬＣＡ及びＢ）
の動作周波数は２５ＭＨｚであり、論理ブロック（ＢＬ
ＣＣ及びＤ）の動作周波数は５０ＭＨｚであるとす
る。この場合、グループ１（ＬＳＩ１：動作周波数２
５ＭＨｚ）＝論理ブロックＡ及びＢと、グループ２（Ｌ
ＳＩ２：動作周波数５０ＭＨｚ）＝論理ブロックＣ及
びＤの２つのグループに分類される。これらのグループ
に応じた階層をネットリストに追加する。この例の場
合、ネットリストの階層は、図４の下右部に記載するよ
うに、ＬＳＩ０の下に、ＬＳＩ１及びＬＳＩ２が位
置する構造を持つことになる。

【００４５】こうして、一つの半導体集積回路ＬＳＩ
０を、２つの半導体集積回路部分（ＬＳＩ１及びＬＳ
Ｉ２）に分割することができる。その後、それぞれの
半導体集積回路部分について、レイアウト設計のための
レイアウト入力を行う。そのようなレイアウト入力にお
いては、２つの半導体集積回路部分を相互に接続する接
続部を適切な位置に配置する必要がある。従って、本発
明の場合、グループ分けされた複数の機能ブロックを同
一半導体チップ上に配置する場合のレイアウトとは異な
るレイアウトを、分割された各半導体集積回路部分につ
いて設計する必要がある。

【００４６】以下、半導体集積回路部分（ＬＳＩ１）
を「第１のＬＳＩ」といい、半導体集積回路部分（ＬＳ
Ｉ２）を「第２のＬＳＩ」という。ただし、「第１の
ＬＳＩ」および「第２のＬＳＩ」は、単一の半導体集積
回路を複数の半導体集積回路部分に分割することによっ
て得られるものには限定されない。本発明のレイアウト
入力装置および方法は、相互に関連するレイアウトデー
タを有する任意の複数の半導体集積回路部分に適用され
得る。

【００４７】以下、本発明の実施の形態を説明する。

【００４８】（実施の形態１）図５から図１４を参照し
ながら、本発明の実施の形態１のレイアウト入力装置お
よびレイアウト入力方法を説明する。

【００４９】まず、図５を参照する。図５のレイアウト
入力装置は、レイアウト設計者等がレイアウト入力を行
うための入力装置４と、レイアウトデータの２次元入力
層等をレイアウト設計者のために表示することのできる
表示装置３とを備えている。入力装置４は、例えばキー
ボードやマウスなどを含むものであり、表示装置３はＣ
ＲＴやフラットパネルディスプレイを含むものである。
これらの表示装置３及び入力装置４は、入出力インター
フェース２を介してＣＰＵ１に接続されている。ＣＰＵ
１は、ＲＡＭ５、及び図形入力プログラム５０１及び座
標変換プログラム５０２等を格納したＲＯＭ６に接続さ
れている。

【００５０】データ格納部７は、第１のＬＳＩのレイア
ウトデータ５０３、第２のＬＳＩのレイアウトデータ５
０４、及び第１のＬＳＩと第２のＬＳＩとの接続部を示
すレイアウトデータ（接続情報）５０５を格納する。第
１のＬＳＩのレイアウトデータ５０３及び第２のＬＳＩ
のレイアウトデータ５０４の各々は、複数の二次元入力
層から構成される。二次元入力層は、半導体集積回路の
製造プロセスで用いられる各マスクのパターンに対応し
たデータを有している。

【００５１】図６を参照しながら、レイアウトデータを
説明する。半導体集積回路のレイアウトデータは、製造
プロセスで用いるマスク（リソグラフィ工程で使用され
るマスク）の基になる複数のマスク要素から構成され
る。これらのマスク要素を重ね合わせることによって、
半導体集積回路を構成するトランジスタ、配線、及び配
線コンタクト等の形状および配置が規定される。

【００５２】次に、図７を参照しながら、レイアウトデ
ータ５０３〜５０５を作成する手順を説明する。

【００５３】まず、ＳＴＥＰ１では、ＣＰＵ１は、デー
タベースを作成するために、データ格納部７内にレイア
ウトデータ５０３〜５０５を格納するために必要な空き
領域を確保する。このような空き領域の確保は、例え
ば、レイアウト設計者によって入力装置４から入力され
る「レイアウト開始」命令に応答して実行される。

【００５４】次に、ＳＴＥＰ２では、レイアウト設計者
によって第１のＬＳＩおよび第２のＬＳＩのレイアウト
が入力される。第１のＬＳＩを入力する場合に使用され
る座標系は、第２のＬＳＩのレイアウトを入力する場合
に使用される座標系と同一である。入力装置４から入力
される座標は、座標変換されることなく、表示装置３に
表示される。これにより、第１のＬＳＩおよび第２のＬ
ＳＩのレイアウトを同一画面上で重ね合わせて表示しな
がら、第１のＬＳＩおよび第２のＬＳＩのレイアウトを
行うことが可能になる。

【００５５】また、ＳＴＥＰ２では、第１のＬＳＩおよ
び第２のＬＳＩを互いに接続する接続部のレイアウトが
入力される。

【００５６】図８（ａ）および（ｂ）は、第１のＬＳＩ
に含まれる回路部分６０３１−１〜６０３１−２、６０
３２−１、６０３３−１〜６０３３−３の位置を示す各
座標と第２のＬＳＩに含まれる回路部分６０４１−１〜
６０４１−２、６０４２−１、６０４３−１〜６０４３
−３の位置を示す各座標と接続部６０５１−１の位置を
示す座標とを入力した後の表示装置３の画面の例を示
す。回路部分が四角形である場合には、入力すべき座標
は、例えば、その四角形の左上端の座標とその四角形の
右下端の座標とである。

【００５７】図８（ａ）および（ｂ）において、実線は
第１のＬＳＩに関連する回路部分を示し、破線は第２の
ＬＳＩに関連する回路部分を示し、太線は接続部を示
す。通常、表示装置３の画面には座標軸（Ｘ軸およびＹ
軸）は表示されないが、図８（ａ）および（ｂ）では、
第１のＬＳＩと第２のＬＳＩについて共通の入力座標系
を使用することを強調するためにＸ軸とＹ軸とを表示し
ている。入力装置４から入力された座標情報は座標変換
されることなくＲＡＭ５に格納される。このような座標
情報の入力は、例えば、ＲＯＭ６に格納される図形入力
プログラム５０１を用いて達成され得る。

【００５８】図９は、第１のＬＳＩおよび第２のＬＳＩ
のレイアウトが入力された結果、ＲＡＭ５に格納された
座標情報６０３〜６０５の例を示す。この例では、第１
のＬＳＩの座標情報６０３と第２のＬＳＩの座標情報６
０４とはそれぞれ３層構造を有しており、座標情報６０
５の接続層６０５１によって相互に関連づけられてい
る。

【００５９】座標情報６０３は、層６０３１にレイアウ
トされた回路部分６０３１−１〜６０３１−２の座標情
報と、層６０３２にレイアウトされた回路部分６０３２
−１の座標情報と、層６０３３にレイアウトされた回路
部分６０３３−１〜６０３３−３の座標情報とを含む。

【００６０】座標情報６０４は、層６０４１にレイアウ
トされた回路部分６０４１−１〜６０４１−２の座標情
報と、層６０４２にレイアウトされた回路部分６０４２
−１の座標情報と、層６０４３にレイアウトされた回路
部分６０４３−１〜６０４３−３の座標情報とを含む。

【００６１】第１のＬＳＩまたは第２のＬＳＩに含まれ
る特定の層上に特定の回路部分をレイアウトするために
は、その特定の回路部分の位置を特定する座標情報に加
えて、第１のＬＳＩと第２のＬＳＩとを識別する情報
と、その特定の層を指示する情報とを入力すればよい。
このような入力は、通常、表示装置３に表示されるメニ
ューを選択することによって実行され得る。

【００６２】実施の形態１では、ＲＡＭ５に格納される
座標情報６０３の座標系と座標情報６０４の座標系とは
同一である。また、これらの座標系は、上述した入力座
標系とも同一である。このことは、入力装置４から入力
された座標情報が座標変換されることなくＲＡＭ５に格
納されることを意味する。

【００６３】次に、ＳＴＥＰ２の詳細を図１０を参照し
ながら説明する。

【００６４】まず、レイアウト設計者は、ＳＵＢ＿ＳＴ
ＥＰ１で、インバータ・ＮＡＮＤ・ＮＯＲ等の単純な論
理を実現するセルと呼ばれる部品のレイアウトを行う。

【００６５】次に、ＳＵＢ＿ＳＴＥＰ２で、レイアウト
設計者は、ブロックレベルネットリストの論理に応じて
セルの配置及び配線を行う。

【００６６】その後、ＳＵＢ＿ＳＴＥＰ３で、レイアウ
ト設計者は、トップレベルネットリストに応じてブロッ
クレイアウトの配置及び配線を行う。

【００６７】上記各ステップにおいて、レイアウト設計
者は仮配置と配線見積等を行いながら、レイアウトの最
適化を進める。本実施の形態では、レイアウト設計者
は、第１及び第２のＬＳＩの接続部の概略配置を予め行
った後、ＳＵＢ＿ＳＴＥＰ３を行って不都合があれば、
ＳＵＢ＿ＳＴＥＰ２を再度行う。図１０の各ステップで
作成したレイアウトの関係を図１１に示す。

【００６８】ＳＴＥＰ２を終了したら、ＳＴＥＰ３に進
む。ＳＴＥＰ３では、レイアウト設計者は、接続により
生じた不具合等を確認した後、修正の必要があればＳＴ
ＥＰ２へ戻り、最適化を進める。問題がない場合はＳＴ
ＥＰ４へ進む。

【００６９】ＳＴＥＰ４では、ＣＰＵ１は、ＲＡＭ５に
格納されている座標情報に対して座標変換を行うか否か
を判定する。このような判定は、例えば、レイアウト設
計者によって入力装置４から入力される「レイアウト終
了／レイアウトデータセーブ」命令に応答して実行され
る。

【００７０】ＳＴＥＰ４において座標変換を行うと判定
された場合には、処理はＳＴＥＰ５に進む。一方、それ
以外の場合には、処理はＳＴＥＰ７に進む。

【００７１】ＳＴＥＰ５では、座標情報に対してＹ軸対
称変換を行う。その後、ＳＴＥＰ６では、その座標情報
をＹ軸対称変換することによって得られる結果に対して
さらに原点移動変換を行う。

【００７２】ＳＴＥＰ７では、ＣＰＵ１は、上記手順に
従って作成されたレイアウトデータ５０３〜５０５をデ
ータ格納部７に出力する。

【００７３】例えば、フリップ・スタック実装に用いる
第１のＬＳＩおよび第２のＬＳＩのレイアウトデータ５
０３〜５０５を作成する場合には、ＣＰＵ１は、第１の
ＬＳＩの座標情報６０３に対して座標変換を行うことな
く、座標情報６０３をレイアウトデータ５０３の少なく
とも一部としてデータ格納部７に格納し、第２のＬＳＩ
の座標情報６０４に対して座標変換を行い、座標情報６
０４を座標変換することによって得られる結果をレイア
ウトデータ５０４の少なくとも一部としてデータ格納部
７に格納する。このように、座標情報６０４に対する座
標変換は、ＲＡＭ５から座標情報６０４を読み出した
後、座標情報６０４をデータ格納部７に格納する前に実
行される。

【００７４】なお、フリップ・スタック実装以外のマル
チチップ実装の場合は、上述した座標変換を行う必要は
ない。

【００７５】図１２は、データ格納部７に格納されたレ
イアウトデータ５０３〜５０５の例を示す。図１２のレ
イアウトデータ５０３および５０５は、図９の座標情報
６０３および６０５と同一である。図１２のレイアウト
データ５０４は、図９の座標情報６０４に対してＹ軸対
称変換を行い、さらに原点移動変換を行うことによって
得られる結果に等しい。

【００７６】次に、上記Ｙ軸対称変換及び原点移動変換
をより詳細に説明する。

【００７７】トランジスタ、配線及び配線コンタクト等
を規定するマスク要素のパターンは、通常、図６に示さ
れるように、座標平面上に設けた四角形の組み合わせで
表現される。座標平面上の四角形は、対角線の両端２頂
点の座標で表現される。この２頂点の座標が、例えば、
（１０、１０）（２０、２０）の場合、Ｙ軸対称変換後
の座標は、（−１０，１０）（−２０，２０）で与えら
れる。

【００７８】第２のＬＳＩの外形のＸ成分が１０００の
場合、原点移動変換は、四角形の２頂点の座標に（１０
００、０）を加えることによって行われる。

【００７９】これらの座標変換の結果、四角形の２頂点
は、（９９０、１０）（９８０、２０）で表現される。
座標情報６０４に含まれる各層の各回路部分について、
上記座標変換を行うことにより、レイアウトデータ５０
４が得られる。

【００８０】図１３は、このような座標変換を行うこと
によって、第２のＬＳＩのレイアウト図形（元図形）が
どのように変化するかを模式的に示している。図１３に
示される元図形は、図１（ａ）に示す状態で、第２のＬ
ＳＩチップをその上方から透視し、第２のＬＳＩチップ
の下面に形成された半導体集積回路部分を見た場合のレ
イアウト図形に対応している。これに対して、座標変換
後の図形は、図１（ｂ）に示す配置の第２のＬＳＩチッ
プの上面に形成された半導体集積回路部分を、上方から
直接に見た場合のレイアウト図形に対応している。座標
変換後の図形を用いて、マスクデータが作製されること
になる。

【００８１】図１４は、第１及び第２のＬＳＩについて
作製する各レイアウト図と、それらのレイアウト図を重
ね合わせたもの（透視図）を示す。図１４の左には、２
つの半導体チップの主面に形成された半導体集積回路部
分の上面図が示されており、図１４の右には、互いの主
面が対向するように、第１の半導体チップ（ＬＳＩ１）
の上に第２の半導体チップ（ＬＳＩ２）を重ね合わせ
た状態を示す上面図が示されている。これは、フリップ
・スタック実装に対応した重ね合わせ方であり、第２の
半導体チップについては、基板を透視して見えるレイア
ウト図が第１の半導体チップのレイアウト図に重ねられ
て描かれている。

【００８２】図５の装置によれば、図形入力層の指定が
行われた後、入力される図形の形状及び位置を示す座標
情報が入力装置４から入力される。入力される図形の大
半は四角形である。入力される図形が四角形の場合は、
その座標情報は、その四角形の対角２頂点の座標であり
得る。入力された座標情報は、図形入力プログラム５０
１に従ってＲＡＭ５に格納される。また、ＣＰＵ１は、
ＲＡＭ５に格納された座標情報を座標変換することな
く、表示装置３に表示する。従って、第１及び第２のＬ
ＳＩのレイアウトは、図１４の右に示されるように表示
される。座標情報の入力が終了した後、ＣＰＵ１は、座
標変換プログラム５０２を用いてＲＡＭ５に格納されて
いる座標情報を選択的に座標変換する。その変換結果が
レイアウトデータとしてデータ格納部７に格納される。

【００８３】本実施の形態によれば、図１４の右に示さ
れるようなレイアウト図形を表示装置３に表示させなが
ら、レイアウト入力を行うことが可能になる。その結
果、フリップ・スタック実装を行う２つのＬＳＩのレイ
アウトを同時に設計できるため、２つのＬＳＩの接続部
の配置変更等による双方のレイアウトへの影響を一目で
把握でき、即座に対応できる。このため、設計期間の短
縮とレイアウトの最適化（高集積化）が可能である。

【００８４】（実施の形態２）次に、図１５から図１９
を参照しながら、本発明の実施の形態２のレイアウト入
力装置およびレイアウト入力方法を説明する。

【００８５】まず、図１５を参照する。図１５のレイア
ウト入力装置は、レイアウト設計者等がレイアウト入力
を行うための入力装置４と、レイアウトデータの２次元
入力層等をレイアウト設計者のために表示することので
きる表示装置３とを備えている。入力装置４は、例えば
キーボードやマウスなどを含むものであり、表示装置３
はＣＲＴやフラットパネルディスプレイを含むものであ
る。これらの表示装置３及び入力装置４は、入出力イン
ターフェース２を介してＣＰＵ１に接続されている。Ｃ
ＰＵ１は、ＲＡＭ５、及び図形入力プログラム８０１等
を格納したＲＯＭ６に接続されている。

【００８６】データ格納部７は、第１のＬＳＩのレイア
ウトデータ８０２、第２のＬＳＩのレイアウトデータ８
０３、第１のＬＳＩおよび第２のＬＳＩを互いに接続す
る接続部を示すレイアウトデータ８０４を格納する。第
１のＬＳＩのレイアウトデータ８０２及び第２のＬＳＩ
のレイアウトデータ８０３の各々は、複数の二次元入力
層から構成される。二次元入力層は、半導体集積回路の
製造プロセスで用いられる各マスクのパターンに対応し
たデータを有している。

【００８７】次に、図１６を参照しながら、レイアウト
データ８０２〜８０４を作成する手順を説明する。

【００８８】まず、ＳＴＥＰ１では、ＣＰＵ１は、デー
タベースを作成するために、データ格納部７内にレイア
ウトデータ８０２〜８０４を格納するために必要な空き
領域を確保する。このような空き領域の確保は、例え
ば、レイアウト設計者によって入力装置４から入力され
る「レイアウト開始」命令に応答して実行される。

【００８９】次に、ＳＴＥＰ２では、レイアウト設計者
によって第１のＬＳＩおよび第２のＬＳＩのレイアウト
が入力される。実施の形態１と同様にして、第１のＬＳ
Ｉを入力する場合に使用される座標系は、第２のＬＳＩ
のレイアウトを入力する場合に使用される座標系と同一
である。入力装置４から入力される座標は、座標変換さ
れることなく、表示装置３に表示される。これにより、
第１のＬＳＩおよび第２のＬＳＩのレイアウトを同一画
面上で重ね合わせて表示しながら、第１のＬＳＩおよび
第２のＬＳＩのレイアウトを行うことが可能になる。

【００９０】また、ＳＴＥＰ２では、第１のＬＳＩおよ
び第２のＬＳＩを互いに接続する接続部のレイアウトが
入力される。

【００９１】入力装置４から入力される座標情報は、Ｒ
ＯＭ６に格納されている図形入力プログラム８０１に従
ってＲＡＭ５に格納される。入力装置４から入力される
座標情報が第２のＬＳＩの座標情報である場合には、図
形入力プログラム８０１は、その第２のＬＳＩの座標情
報の入力に応答してその第２のＬＳＩの座標情報に対し
て座標変換を行い、その第２のＬＳＩの座標情報を座標
変換することによって得られる結果をＲＡＭ５に格納す
る。入力装置４から入力される座標情報が第１のＬＳＩ
の座標情報である場合には、図形入力プログラム８０１
は、その第１のＬＳＩの座標情報に対して座標変換を行
うことなく、その第１のＬＳＩの座標情報をＲＡＭ５に
格納する。

【００９２】このようにしてＲＡＭ５に格納された第１
のＬＳＩおよび第２のＬＳＩの座標情報は、図１２に示
されるレイアウトデータ５０３〜５０５と同様の構造を
有することとなる。従って、実施の形態１と異なり、Ｒ
ＡＭ５に格納されている第２のＬＳＩの座標情報をデー
タ格納部７に出力する時点で第２のＬＳＩの座標情報に
対して座標変換を行う必要はない。

【００９３】また、ＣＰＵ１は、ＲＡＭ５に格納された
第２のＬＳＩの座標情報に対して座標変換を行った後、
その変換後の座標情報に基づいてレイアウト図形を表示
装置３に表示する。このため、表示装置３には、図１４
の右に示すように、第２のＬＳＩのレイアウトは、チッ
プ裏面から透視したように表示される。

【００９４】図１６に示すＳＴＥＰ３およびＳＴＥＰ４
における処理は、図７に示すＳＴＥＰ３およびＳＴＥＰ
７における処理と同一である。従って、ここではその説
明を省略する。

【００９５】実施の形態２において、データ格納部７に
格納されるレイアウトデータ８０２〜８０４は、図１２
に示されるレイアウトデータ５０３〜５０５と同一の構
造を有する。より詳しく言うと、図１７に示すように、
第２のＬＳＩのためのレイアウトデータ８０３の座標平
面のＸ軸の正負が、第１のＬＳＩのためのレイアウトデ
ータ８０２の座標平面のＸ軸の正負とは反対になってい
る。さらに、第２のＬＳＩのためのレイアウトデータ８
０３の座標平面の原点は、第１のＬＳＩのためのレイア
ウトデータ８０２の座標平面の原点に対して、第１のＬ
ＳＩのためのレイアウトデータ８０２のＸ軸方向に沿っ
て所定のオフセット（Ｘｏｆｆ）だけシフトしている。
このため、レイアウト設計を進めるにあたって、第１の
ＬＳＩと第２のＬＳＩとの接続部を入力する際は、表示
装置３上に表示されるレイアウト図の接続部が重なり合
うように入力すればよい。

【００９６】なお、図１８に示すように、第２のＬＳＩ
チップのためのレイアウトデータ８０３の座標平面の原
点を、第１のＬＳＩのためのレイアウトデータ８０２の
座標平面の原点に対して、第１のＬＳＩのレイアウトデ
ータ８０２のＸ軸方向に沿って所定のオフセット（Ｘｏ
ｆｆ）だけシフトし、かつ、Ｙ軸方向に沿って所定のオ
フセット（Ｙｏｆｆ）だけシフトしてもよい。また、図
１９に示すように、第２のＬＳＩチップのためのレイア
ウトデータ８０３の座標平面の原点を、第１のＬＳＩの
レイアウトデータ８０２の原点に一致させても良い。

【００９７】（実施の形態３）以下、図２０から図３３
を参照しながら、本発明の実施の形態３のレイアウト検
証装置およびレイアウト検証方法を説明する。

【００９８】まず、図２０を参照する。図２０のレイア
ウト検証装置は、入力装置４と、レイアウトデータの２
次元入力層等をレイアウト設計者のために表示すること
のできる表示装置３とを備えている。入力装置４は、例
えばキーボードやマウスなどを含むものであり、表示装
置３はＣＲＴやフラットパネルディスプレイを含むもの
である。これらの表示装置３及び入力装置４は、入出力
インターフェース２を介してＣＰＵ１に接続されてい
る。ＣＰＵ１は、ＲＡＭ５およびＲＯＭ６に接続されて
いる。ＲＯＭ６は、レイアウト接続部検出プログラム２
００３、座標変換プログラム２００４、マスク要素の格
納プログラム２００１、論理検証プログラム２００２お
よびＥＲＣ検証プログラム２００９を格納している。Ｒ
ＯＭ６は、選択プログラム２０１０、複製プログラム２
０１２およびデザインルール検証プログラム２０１１を
さらに格納している。

【００９９】データ格納部７は、第１のＬＳＩのレイア
ウトデータ２００５、第２のＬＳＩのレイアウトデータ
２００６、第１のＬＳＩおよび第２のＬＳＩを互いに接
続する接続部を示すレイアウトデータ（接続情報）２０
０７、およびネットリスト２００８を格納する。ネット
リスト２００８は、第１のＬＳＩと第２のＬＳＩの全体
のネットリストである。第１のＬＳＩのレイアウトデー
タ２００５及び第２のＬＳＩのレイアウトデータ２００
６の各々は、複数の二次元入力層から構成される。二次
元入力層は、半導体集積回路の製造プロセスで用いられ
る各マスクのパターンに対応したデータを有している。

【０１００】半導体集積回路のレイアウト検証は、ＤＲ
Ｃ(Design Rule Check)とＥＲＣ(Electric Rule Check)
とＬＶＳ(Layout Vs Schematic)とに分類される。

【０１０１】ＤＲＣは、レイアウト図形の形状および配
置に関する設計ルールを検証するためのものである。Ｄ
ＲＣでは、例えば、線幅、線間隔等が検証される。

【０１０２】ＥＲＣは、レイアウトに実現された回路の
電気的ルールを検証するためのものである。ＥＲＣで
は、例えば、ゲート／ノードのオープン／ショート等が
検証される。

【０１０３】ＬＶＳは、ネットリストにより表現される
回路とレイアウトに実現された回路の同一性を検証する
ためのものである。

【０１０４】本発明のレイアウト検証装置は、ＤＲＣ、
ＥＲＣおよびＬＶＳのいずれにも適用可能である。

【０１０５】はじめに、本発明のレイアウト検証装置を
ＬＶＳに適用する場合について説明する。

【０１０６】図２１は、第２のＬＳＩのレイアウトデー
タ２００６に対して座標変換を行ってＬＶＳを行う場合
におけるレイアウト検証装置の動作手順を示す。

【０１０７】ＳＴＥＰ１では、ＣＰＵ１は、データ格納
部７に格納されたレイアウトデータ２００５〜２００７
及びネットリスト２００８を読み出す。レイアウトデー
タ２００５〜２００７は、例えば、ＧＤＳ２フォーマッ
トに従って形成されている。ＣＰＵ１は、レイアウトデ
ータ２００５〜２００７をＲＡＭ５にロード（Ｌｏａ
ｄ）する。同様に、ＣＰＵ１は、ネットリスト２００８
をＲＡＭ５にロード（Ｌｏａｄ）する。

【０１０８】ＳＴＥＰ２およびＳＴＥＰ３では、ＣＰＵ
１は、ＲＯＭ６に格納されているレイアウト接続部検出
プログラム２００３を用いて、第１のＬＳＩのレイアウ
トと第２のＬＳＩのレイアウトとの間の接続部を検出す
る。

【０１０９】図２２は、第１のＬＳＩのレイアウトデー
タ２００５の構造と、第２のＬＳＩのレイアウトデータ
２００６の構造と、第１のＬＳＩと第２のＬＳＩとの間
の接続部を規定するレイアウトデータ２００７の構造と
を示す。図２２に示す例では、レイアウトデータ２００
５は、配線層Ｍ１２とコンタクト層Ｃ１３と配線層Ｍ１
３とを含む。レイアウトデータ２００６は、配線層Ｍ２
２とコンタクト層Ｃ２３と配線層Ｍ２３とを含む。レイ
アウトデータ２００７は、接続層Ｚを含む。

【０１１０】ＣＰＵ１は、レイアウト接続部検出プログ
ラム２００３に従って、以下の１）〜５）に示すステッ
プを実行する。

【０１１１】１）レイアウトデータ２００７の接続層Ｚ
のパターンと重なり合う第１のＬＳＩの最上位層Ｍ１３
を検索する。

【０１１２】２）レイアウトデータ２００７の接続層Ｚ
のパターンと重なり合ったレイアウトデータ２００５の
最上位層Ｍ１３のパターンにプロパティ「Ａ＄１」を付
加する。例えば、最上位層Ｍ１３のパターンが矩形であ
る場合には、プロパティ「Ａ＄１」はその矩形の中央に
付加される。

【０１１３】３）レイアウトデータ２００７の接続層Ｚ
のパターンと重なり合う第２のＬＳＩの最上位層Ｍ２３
を検索する。

【０１１４】４）レイアウトデータ２００７の接続層Ｚ
のパターンと重なり合ったレイアウトデータ２００６の
最上位層Ｍ２３のパターンにプロパティ「Ａ＄２」を付
加する。例えば、最上位層Ｍ２３のパターンが矩形であ
る場合には、プロパティ「Ａ＄２」はその矩形の中央に
付加される。

【０１１５】５）プロパティが付加された層を特定する
情報およびその層においてプロパティが付加された位置
を示す座標情報をプロパティ情報としてＲＡＭ５に格納
する。

【０１１６】なお、プロパティが付加される層は、最上
位層には限定されない。プロパティは、レイアウトデー
タの複数の層に含まれる任意の層に付加することができ
る。

【０１１７】図２３は、ＲＡＭ５に格納されるプロパテ
ィ情報の例を示す。例えば、図２３は、「Ａ」というプ
ロパティ名を有するプロパティが第１のＬＳＩの配線層
Ｍ１３の座標（１００，１００）と第２のＬＳＩの配線
層Ｍ２３の座標（１００，１００）に共通に付加されて
いることを示す。後述するＳＴＥＰ９および１０のレイ
アウト検証処理においては、共通のプロパティが付加さ
れている第１のＬＳＩの点と第２のＬＳＩの点とは、電
気的に等価である（すなわち、電気的に接続されてい
る）とみなされる。例えば、図２２において、プロパテ
ィ「Ａ＄１」が付加された点とプロパティ「Ａ＄２」が
付加された点とは、電気的に等価であるとみなされる。
好ましくは、接続部の位置とプロパティ「Ａ＄１」が付
加された点の位置とプロパティ「Ａ＄２」が付加された
点の位置とは、同一の座標によって表される。

【０１１８】ＳＴＥＰ４では、ＣＰＵ１は、第２のＬＳ
Ｉのレイアウトデータ２００６を選択する。

【０１１９】ＳＴＥＰ５では、ＣＰＵ１は、ＲＯＭ６に
格納されている座標変換プログラム２００４を用いて図
２４に示すＹ軸対称変換を行う。

【０１２０】平面上の四角形をその２頂点の座標で以下
のように表す場合、（１０、１０）（２０、２０）その四角形のＹ軸対称変換後の２頂点の座標は、（−１０，１０）（−２０，２０）で与えられる。また、ＳＴＥＰ３において検出されたプ
ロパティ情報における座標もＹ軸対称変換される。ただ
し、このような座標変換は、Ｙ軸対称変換には限定され
ない。第１のＬＳＩのレイアウトデータ２００５と第２
のＬＳＩのレイアウトデータ２００６とが同一の座標系
上で重なり合わないようにレイアウトデータ２００５と
レイアウトデータ２００６とが配置される限り、Ｙ軸対
称変換の代わりに任意の座標変換が採用され得る。図２
４および図２５にＳＴＥＰ２〜５の処理のイメージを示
す。

【０１２１】ＳＴＥＰ６では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、ＳＴ
ＥＰ５において座標変換された第２のＬＳＩのレイアウ
トデータ２００６の各マスク要素を標準マスク要素番号
１〜９によって指示される位置に格納する。マスク要素
と標準マスク要素番号との対応関係は、例えば、図２６
に示されるように予め決定される。

【０１２２】ＳＴＥＰ７では、ＣＰＵ１は、第１のＬＳ
Ｉのレイアウトデータ２００５を選択する。

【０１２３】ＳＴＥＰ８では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、第１
のＬＳＩのレイアウトデータ２００５の各マスク要素を
標準マスク要素番号１〜９によって指示される位置に格
納する。マスク要素と標準マスク要素番号との対応関係
は、例えば、図２６に示されるように予め決定される。

【０１２４】「標準マスク要素番号」とは、各マスク要
素（二次元入力層）を格納する位置を示す情報である。
図２６に示される番号１〜１０は、標準マスク要素番号
に相当する。例えば、標準マスク要素番号１は、ウェル
層のマスク要素の番号を示し、標準マスク要素番号５
は、第１配線層のマスク要素の番号を示している。

【０１２５】ＳＴＥＰ９およびＳＴＥＰ１０では、ＣＰ
Ｕ１は、ＳＴＥＰ６およびＳＴＥＰ８において同一の標
準マスク要素番号に格納されたレイアウトデータ２００
５のマスク要素とレイアウトデータ２００６のマスク要
素とを１つの処理単位としてレイアウト検証処理を実行
する。例えば、ＣＰＵ１は、そのような１つの処理単位
に対して、ＲＯＭ６に格納されている論理検証プログラ
ム２００２を用いてレイアウトより論理・接続の抽出を
行い、レイアウトデータ２００５および２００６とネッ
トリスト２００８とを比較する。

【０１２６】図２６において、記号「＋」は論理和演算
を示す。例えば、ＣＰＵ１は、第１のＬＳＩのマスク要
素ＮＷと第２のＬＳＩのマスク要素ＮＷを座標変換する
ことによって得られるマスク要素ＮＷ’との論理和をと
ることにより、マスク要素ＮＷとマスク要素ＮＷ’とを
１つの処理単位としてレイアウト検証処理を実行する。
他のマスク要素についても同様である。また、ＣＰＵ１
は、共通のプロパティが付加されている第１のＬＳＩの
点と第２のＬＳＩとが接続されているとみなして、レイ
アウト検証処理を実行する。

【０１２７】ＳＴＥＰ１１では、ＣＰＵ１は、レイアウ
ト論理検証結果を出力する。

【０１２８】図２７は、座標変換を行うことなくＬＶＳ
を行う場合におけるレイアウト検証装置の動作手順を示
す。

【０１２９】ＳＴＥＰ１〜ＳＴＥＰ３は、図２１と同様
であるので説明を省略する。

【０１３０】ＳＴＥＰ４では、ＣＰＵ１は、第２のＬＳ
Ｉのレイアウトデータ２００６を選択する。

【０１３１】ＳＴＥＰ５では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、第２
のＬＳＩのレイアウトデータ２００６の各マスク要素を
標準マスク要素番号１１〜１９によって指示される位置
に格納する。マスク要素と標準マスク要素番号との対応
関係は、例えば、図２８に示されるように予め決定され
る。

【０１３２】ＳＴＥＰ６では、ＣＰＵ１は、第１のＬＳ
Ｉのレイアウトデータ２００５を選択する。

【０１３３】ＳＴＥＰ７では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、第１
のＬＳＩのレイアウトデータ２００５の各マスク要素を
標準マスク要素番号１〜９によって指示される位置に格
納する。マスク要素と標準マスク要素番号との対応関係
は、例えば、図２８に示されるように予め決定される。

【０１３４】ＳＴＥＰ８およびＳＴＥＰ９では、ＲＯＭ
６に格納されている論理検証プログラム２００２は、第
１および第２のＬＳＩのレイアウトのそれぞれに対応す
る「トランジスタの認識・接続の抽出関数」を用いて、
それぞれのレイアウトより論理・接続の抽出を行い、レ
イアウトデータ２００５および２００６とネットリスト
２００８とを比較する。

【０１３５】ＳＴＥＰ１０では、ＣＰＵ１は、レイアウ
ト論理検証結果を出力する。

【０１３６】なお、本発明のレイアウト検証装置をＥＲ
Ｃに適用するためには、図２１のＳＴＥＰ９およびＳＴ
ＥＰ１０において、論理検証プログラム２００２の代わ
りにＥＲＣ検証プログラム２００９を用いてレイアウト
より論理・接続の抽出を行い、「トランジスタのゲート
の浮き」「トランジスタの出力のショート」「配線の浮
き」「配線のショート」「トランジスタと電源の関係」
等の電気的接続検証を行うようにすればよい。

【０１３７】あるいは、図２７のＳＴＥＰ８およびＳＴ
ＥＰ９において、論理検証プログラム２００２の代わり
にＥＲＣ検証プログラム２００９を用いてレイアウトよ
り論理・接続の抽出を行うようにしてもよい。

【０１３８】次に、本発明のレイアウト検証装置をＤＲ
Ｃに適用する場合について説明する。

【０１３９】図２９は、ＤＲＣを行う場合におけるレイ
アウト検証装置の動作手順を示す。

【０１４０】ＳＴＥＰ１では、ＣＰＵ１は、データ格納
部７に格納されたレイアウトデータ２００５〜２００７
を読み出す。レイアウトデータ２００５〜２００７は、
例えば、ＧＤＳ２フォーマットに従って形成されてい
る。ＣＰＵ１は、レイアウトデータ２００５〜２００７
をＲＡＭ５にロード（Ｌｏａｄ）する。

【０１４１】ＳＴＥＰ２では、ＣＰＵ１は、ＲＯＭ６に
格納されている選択プログラム２０１０を用いて、第１
のＬＳＩのレイアウトデータ２００５と第２のＬＳＩの
レイアウトデータ２００６のいずれか一方を選択する。

【０１４２】ＳＴＥＰ３では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、ＳＴ
ＥＰ２において選択されたＬＳＩのレイアウトデータと
接続部を示すレイアウトデータ２００７とに含まれるマ
スク要素を標準マスク要素番号によって指示される位置
に格納する。マスク要素と標準マスク要素番号との対応
関係は、例えば、図３０に示されるように予め決定され
る。

【０１４３】「標準マスク要素番号」とは、各マスク要
素（二次元入力層）を格納する位置を示す情報である。
図３０に示される番号（１、２、Ｍ、ＮおよびＺ）は、
標準マスク要素番号に相当する。例えば、標準マスク要
素番号１は、ウェル層のマスク要素の番号を示し、標準
マスク要素番号５は、第１配線層のマスク要素の番号を
示している。

【０１４４】ＳＴＥＰ４では、ＣＰＵ１は、ＲＯＭ６に
格納されるデザインルール検証プログラム２０１１を用
いて、各マスク要素に対し、配線幅、配線間隔および重
なり等の項目に関するデザインルールを検証する。

【０１４５】ＳＴＥＰ５では、ＣＰＵ１は、第１及び第
２のＬＳＩに対する処理が終了したか否かを判定し、未
終了の場合は、ＳＴＥＰ２へ戻り未だ処理されていない
ＬＳＩのデータを選択する。終了の場合は、ＳＴＥＰ６
へ進む。

【０１４６】ＳＴＥＰ６では、ＣＰＵ１は、デザインル
ール検証結果を出力する。

【０１４７】図３１は、第２のＬＳＩのレイアウトデー
タ２００６とレイアウトデータ２００７の複製データと
に対して座標変換を行ってＤＲＣを行う場合におけるレ
イアウト検証装置の動作手順を示す。

【０１４８】ＳＴＥＰ１では、ＣＰＵ１は、データ格納
部７に格納されたレイアウトデータ２００５〜２００７
を読み出す。

【０１４９】ＳＴＥＰ２およびＳＴＥＰ３では、ＣＰＵ
１は、ＲＯＭ６に格納されている複製プログラム２０１
２を用いて第１のＬＳＩのレイアウトと第２のＬＳＩの
レイアウトとの間の接続部を規定するレイアウトデータ
２００７を複製し、レイアウトデータ２００７の複製デ
ータをＲＡＭ５に格納する。

【０１５０】ＳＴＥＰ４では、ＣＰＵ１は、レイアウト
データ２００７の複製データおよび第２のＬＳＩのレイ
アウトデータ２００６を選択する。

【０１５１】ＳＴＥＰ５では、ＣＰＵ１は、ＲＯＭ６に
格納されている座標変換プログラム２００４を用いて、
ＳＴＥＰ４において選択されたデータに対してＹ軸対称
変換を行う。Ｙ軸対称変換については、図２４を参照さ
れたい。

【０１５２】平面上の四角形をその２頂点の座標で以下
のように表す場合、（１０、１０）（２０、２０）その四角形のＹ軸対称変換後の２頂点の座標は、（−１０，１０）（−２０，２０）で与えられる。図２５にＳＴＥＰ５の処理のイメージを
示す。

【０１５３】ＳＴＥＰ６では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、ＳＴ
ＥＰ５において座標変換されたレイアウトデータ２００
７の複製データおよび第２のＬＳＩのレイアウトデータ
２００６の各マスク要素を標準マスク要素番号によって
指示される位置に格納する。マスク要素と標準マスク要
素番号との対応関係は、例えば、図３２に示されるよう
に予め決定される。

【０１５４】ＳＴＥＰ７では、ＣＰＵ１は、レイアウト
データ２００７および第１のＬＳＩのレイアウトデータ
２００５を選択する。

【０１５５】ＳＴＥＰ８では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、レイ
アウトデータ２００７および第１のＬＳＩのレイアウト
データ２００５の各マスク要素を標準マスク要素番号に
よって指示される位置に格納する。マスク要素と標準マ
スク要素番号との対応関係は、例えば、図３２に示され
るように予め決定される。

【０１５６】「標準マスク要素番号」とは、各マスク要
素（二次元入力層）を格納する位置を示す情報である。
図３２に示される番号１〜１０は、標準マスク要素番号
に相当する。例えば、標準マスク要素番号１は、ウェル
層のマスク要素の番号を示し、標準マスク要素番号５
は、第１配線層のマスク要素の番号を示している。

【０１５７】ＳＴＥＰ９では、ＣＰＵ１は、ＳＴＥＰ６
およびＳＴＥＰ８において同一の標準マスク要素番号に
格納されたレイアウトデータ２００７とそれの複製デー
タとを１つの処理単位としてレイアウト検証を実行す
る。また、ＣＰＵ１は、ＳＴＥＰ６およびＳＴＥＰ８に
おいて同一の標準マスク要素番号に格納されたレイアウ
トデータ２００５のマスク要素とレイアウトデータ２０
０６のマスク要素とを１つの処理単位としてレイアウト
検証処理を実行する。より詳しく言うと、ＣＰＵ１は、
そのような１つの処理単位に対して、ＲＯＭ６に格納さ
れているデザインルール検証プログラム２０１１を用い
て各マスク要素に対して配線幅・配線間隔・重なり等の
項目に関するデザインルールを検証する。

【０１５８】ＳＴＥＰ１０では、ＣＰＵ１は、デザイン
ルール検証結果を出力する。

【０１５９】図３３は、座標変換を行うことなくＤＲＣ
を行う場合におけるレイアウト検証装置の動作手順を示
す。

【０１６０】ＳＴＥＰ１では、ＣＰＵ１は、データ格納
部７に格納されたレイアウトデータ２００５〜２００７
を読み出す。

【０１６１】ＳＴＥＰ２では、ＣＰＵ１は、レイアウト
データ２００７を選択する。

【０１６２】ＳＴＥＰ３では、ＲＯＭ６に格納されてい
る格納プログラム２００１を用いて、レイアウトデータ
２００７を標準マスク要素番号１０によって指示される
位置に格納する（図２８参照）。

【０１６３】ＳＴＥＰ４では、ＣＰＵ１は、第２のＬＳ
Ｉのレイアウトデータ２００６を選択する。

【０１６４】ＳＴＥＰ５では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、第２
のＬＳＩのレイアウトデータ２００６の各マスク要素を
標準マスク要素番号１１〜１９によって指示される位置
に格納する。マスク要素と標準マスク要素番号との対応
関係は、例えば、図２８に示されるように予め決定され
る。

【０１６５】ＳＴＥＰ６では、ＣＰＵ１は、第１のＬＳ
Ｉのレイアウトデータ２００５を選択する。

【０１６６】ＳＴＥＰ７では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、第１
のＬＳＩのレイアウトデータ２００５の各マスク要素を
標準マスク要素番号１〜９によって指示される位置に格
納する。マスク要素と標準マスク要素番号との対応関係
は、例えば、図２８に示されるように予め決定される。

【０１６７】ＳＴＥＰ８では、ＲＯＭ６に格納されてい
るデザインルール検証プログラム２０１１は、第１およ
び第２のＬＳＩのレイアウトのそれぞれに対応するデザ
インルールに従って、各マスク要素に対して配線幅、配
線間隔および重なり等の項目に関するデザインルールを
検証する。

【０１６８】ＳＴＥＰ９では、ＣＰＵ１は、レイアウト
論理検証結果を出力する。

【０１６９】

【発明の効果】本発明のレイアウト入力装置および方法
によれば、レイアウト設計の段階で、複数のＬＳＩのレ
イアウトを同時に入力できるため、２つのＬＳＩの接続
部による双方のレイアウトへの影響を一目で把握でき即
座に対応でき、設計期間の短縮とレイアウトの最適化
（高集積化）が可能である。

【０１７０】また、本発明のレイアウト検証装置および
方法によれば、複数のＬＳＩのレイアウトを同時に検証
することが可能となり、従来人手で行っていた接続部の
ルールチェックがプログラム的に処理でき、短時間で且
つ確実に行え設計期間の短縮が図られる。レイアウト論
理検証においては、複数のＬＳＩを統合したネットリス
トを用いて論理の検証が行えるため、ネットリスト作成
工数の削減とデータ数減少に伴いデータ管理工数も同時
に削減可能である。

【図面の簡単な説明】

【図１】（ａ）は、レイアウト入力時のレイアウトイメ
ージを示す図であり、（ｂ）は、ＬＳＩ出来上がり時の
レイアウトイメージを示す図である。

【図２】（ａ）は、複数の論理ブロックを含む単一の半
導体集積回路の構成を示す図であり、（ｂ）は、複数の
論理ブロックを２つの部分に分割した場合の２つの半導
体集積回路部分の構成を示す図である。

【図３】半導体集積回路の分割工程を含む半導体集積回
路の設計工程全体のフローチャートである。

【図４】半導体集積回路の分割方法の一例を示すフロー
チャートである。

【図５】本発明の実施の形態１のレイアウト入力装置の
構成を示すブロック図である。

【図６】レイアウトデータとマスク要素との関係を示す
斜視図である。

【図７】レイアウトデータ５０３〜５０５を作成する手
順を示すフローチャートである。

【図８】（ａ）は表示装置３の画面の斜視図、（ｂ）は
表示装置３の画面の上面図である。

【図９】ＲＡＭ５に格納された座標情報６０３〜６０５
の構造を示す図である。

【図１０】レイアウト入力の詳細なステップを示すフロ
ーチャートである。

【図１１】各レベルにおけるレイアウトを示す図であ
る。

【図１２】データ格納部７に格納されたレイアウトデー
タ５０３〜５０５の構造を示す図である。

【図１３】座標変換によるレイアウト図形の変化を示す
図である。

【図１４】実施の形態１のレイアウト入力装置の表示画
面（重ね合わせ表示画面）を示す図である。

【図１５】本発明の実施の形態２のレイアウト入力装置
の構成を示すブロック図である。

【図１６】レイアウトデータ８０２〜８０４を作成する
手順を示すフローチャートである。

【図１７】第２のレイアウトデータの座標平面と第１の
レイアウトデータの座標平面との関係の一例を示す図で
ある。

【図１８】第２のレイアウトデータの座標平面と第１の
レイアウトデータの座標平面との関係の他の例を示す図
である。

【図１９】第２のレイアウトデータの座標平面と第１の
レイアウトデータの座標平面との関係の更に他の例を示
す図である。

【図２０】本発明の実施の形態３のレイアウト検証装置
の構成を示すブロック図である。

【図２１】ＬＶＳを行う場合におけるレイアウト検証装
置の動作手順を示すフローチャートである。

【図２２】レイアウトデータ２００５〜２００７の構造
を示す図である。

【図２３】プロパティ情報の一例を示す図である。

【図２４】Ｙ軸対称変換によるレイアウト図形の変化を
示す図である。

【図２５】レイアウト等価処理のイメージを示す図であ
る。

【図２６】マスク要素と標準マスク要素番号との対応関
係を示す図である。

【図２７】ＬＶＳを行う場合におけるレイアウト検証装
置の動作手順を示すフローチャートである。

【図２８】マスク要素と標準マスク要素番号との対応関
係を示す図である。

【図２９】ＤＲＣを行う場合におけるレイアウト検証装
置の動作手順を示すフローチャートである。

【図３０】マスク要素と標準マスク要素番号との対応関
係を示す図である。

【図３１】ＤＲＣを行う場合におけるレイアウト検証装
置の動作手順を示すフローチャートである。

【図３２】マスク要素とマスク標準要素番号との対応関
係を示す図である。

【図３３】ＤＲＣを行う場合におけるレイアウト検証装
置の動作手順を示すフローチャートである。

【図３４】（ａ）はフリップ・スタック実装される２つ
のＬＳＩチップの接続部を示す平面図、（ｂ）は実装さ
れた状態の断面図、（ｃ）は実装された状態の平面図、
（ｄ）は実装された状態の斜視図である。

【符号の説明】

１ＣＰＵ２入出力インターフェース３表示装置４入力装置５ＲＡＭ６ＲＯＭ７データ格納部

Claims

(57)【特許請求の範囲】

【請求項１】第１の半導体集積回路が形成された半導
体チップと、第２の半導体集積回路が形成された半導体
チップとを、第１および第２の半導体集積回路同士が接
続されるように相互に重なり合わせて実装する際に、第
１および第２の半導体集積回路のレイアウト設計するた
めに使用されるレイアウト入力装置であって、第１の半導体集積回路に含まれる第１の回路部分の位置
を示す第１の座標情報と第２の半導体集積回路に含まれ
る第２の回路部分の位置を示す第２の座標情報とを入力
する入力部と、該第２の座標情報に対して所定の座標変換を行う制御部
と、該第１の座標情報を該第１の半導体集積回路のレイアウ
トを表す第１のレイアウトデータの少なくとも一部とし
て格納し、該座標変換された第２の座標情報を該第２の
半導体集積回路のレイアウトを表す第２のレイアウトデ
ータの少なくとも一部として格納する格納部とを備え
た、レイアウト入力装置。
【請求項２】前記制御部は、前記第２の座標情報を前
記格納部に格納する際に前記所定の座標変換を行う、請
求項１に記載のレイアウト入力装置。
【請求項３】前記制御部は、前記第２の座標情報の入
力に応答して前記所定の座標変換を行う、請求項１に記
載のレイアウト入力装置。
【請求項４】前記所定の座標変換は、所定の軸に対す
る対称変換を含む、請求項１に記載のレイアウト入力装
置。
【請求項５】前記所定の座標変換は、所定の方向に沿
った平行移動をさらに含む、請求項４に記載のレイアウ
ト入力装置。
【請求項６】前記第１のレイアウトデータのための第
１の座標系は、前記第２のレイアウトデータのための第
２の座標系とは異なる、請求項１に記載のレイアウト入
力装置。
【請求項７】前記第１の座標系および第２の座標系の
それぞれは、Ｘ軸とＹ軸とを有しており、該第１の座標
系における原点は、該第２の座標系における原点に対し
て該Ｘ軸の方向に所定のＸオフセットだけシフトしてお
り、該Ｙ軸の方向に所定のＹオフセットだけシフトして
いる、請求項６に記載のレイアウト入力装置。
【請求項８】前記所定のＹオフセット＝０である、請
求項７に記載のレイアウト入力装置。
【請求項９】前記所定のＸオフセット＝０、かつ、前
記所定のＹオフセット＝０である、請求項７に記載のレ
イアウト入力装置。
【請求項１０】第１の半導体集積回路が形成された半
導体チップと、第２の半導体集積回路が形成された半導
体チップとを、第１および第２の半導体集積回路同士が
接続されるように相互に重なり合わせて実装する際に、
第１および第２の半導体集積回路のレイアウト設計する
ために実施されるレイアウト入力方法であって、第１の半導体集積回路に含まれる第１の回路部分の位置
を示す第１の座標情報と第２の半導体集積回路に含まれ
る第２の回路部分の位置を示す第２の座標情報とを入力
するステップと、該第２の座標情報に対して所定の座標変換を行うステッ
プと、該第１の座標情報を該第１の半導体集積回路のレイアウ
トを表す第１のレイアウトデータの少なくとも一部とし
て格納し、該座標変換された第２の座標情報を該第２の
半導体集積回路のレイアウトを表す第２のレイアウトデ
ータの少なくとも一部として格納するステップとを包含
する、レイアウト入力方法。
【請求項１１】第１の半導体集積回路が形成された半
導体チップと、第２の半導体集積回路が形成された半導
体チップとを、第１および第２の半導体集積回路同士が
接続されるように相互に重なり合わせて実装する際に、
第１および第２の半導体集積回路のレイアウトを検証す
るレイアウト検証装置であって、第１の半導体集積回路のレイアウトを表す第１のレイア
ウトデータと第２の半導体集積回路のレイアウトを表す
第２のレイアウトデータと第１の半導体集積回路と第２
の半導体集積回路とを接続する接続部の位置を規定する
接続情報とを格納する格納部と、該接続情報に基づいて、該接続部の位置に対応する第１
のレイアウトデータにおける第１の位置と該接続部の位
置に対応する第２のレイアウトデータにおける第２の位
置とを特定し、該第１の位置と該第２の位置とが接続さ
れているとみなして、該第１および第２の半導体集積回
路のレイアウトを検証する制御部とを備えた、レイアウ
ト検証装置。
【請求項１２】前記接続部の位置と前記第１の位置と
前記第２の位置とは、同一の座標によって表される、請
求項１１に記載のレイアウト検証装置。
【請求項１３】前記第１のレイアウトデータは複数の
第１の層を含んでおり、前記第２のレイアウトデータは
複数の第２の層を含んでおり、前記第１の位置は、該複数の第１の層のうち前記接続部
が形成されている第１の層に設けられており、前記第２
の位置は、該複数の第２の層のうち該接続部が形成され
ている第２の層に設けられている、請求項１１に記載の
レイアウト検証装置。
【請求項１４】前記接続部が形成されている前記第１
の層は、前記複数の第１の層のうち最上位層であり、該
接続部が形成されている前記第２の層は、前記複数の第
２の層のうち最上位層である、請求項１１に記載のレイ
アウト検証装置。
【請求項１５】前記制御部は、前記第１のレイアウト
データと前記第２のレイアウトデータとが同一の座標系
上で互いに重なり合わないように、該第１のレイアウト
データと該第２のレイアウトデータとを配置し、該第１
のレイアウトデータに含まれる第１の層と該第２のレイ
アウトデータに含まれる第２の層とを１つの処理単位と
して、検証処理を実行する、請求項１１に記載のレイア
ウト検証装置。
【請求項１６】前記制御部は、前記第１および第２の
レイアウトデータとネットリストとを照合する、請求項
１１に記載のレイアウト検証装置。
【請求項１７】前記制御部は、前記第１および第２の
レイアウトデータによって表される論理素子の入出力間
のオープン／ショートを検証する、請求項１１に記載の
レイアウト検証装置。
【請求項１８】第１の半導体集積回路が形成された半
導体チップと、第２の半導体集積回路が形成された半導
体チップとを、第１および第２の半導体集積回路同士が
接続されるように相互に重なり合わせて実装する際に、
第１の半導体集積回路のレイアウトを表す第１のレイア
ウトデータと第２の半導体集積回路のレイアウトを表す
第２のレイアウトデータと第１の半導体集積回路と第２
の半導体集積回路とを接続する接続部の位置を規定する
接続情報とに基づいて、第１および第２の半導体集積回
路のレイアウトを検証するレイアウト検証方法であっ
て、ａ）該接続情報に基づいて、該接続部の位置に対応する
第１のレイアウトデータにおける第１の位置と該接続部
の位置に対応する第２のレイアウトデータにおける第２
の位置とを特定するステップと、ｂ）該第１の位置と該第２の位置とが接続されていると
みなして、該第１および第２の半導体集積回路のレイア
ウトを検証するステップとを包含する、レイアウト検証
方法。