KR0157892B1 - Chip size semiconductor package and method of making the same - Google Patents
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Abstract
본 발명은 칩 사이즈 반도체 패키지 및 그 제조방법에 관한 것으로, 종래에는 반도체 칩의 칩패드에 금범프를 부착하고 그 금범프가 외부 단자가 되어 피시비 기판의 패드 단자에 실장되는 것으로 금범프의 부착 및 피시비 기판에 실장하는 기술이 복잡하고 까다롭기 때문에 생산성이 저하되는 문제점이 있었다. 본 발명은 피시비 기판의 패드 단자에 단위 패키지의 상면에 노출된 아웃 리드를 솔더 페이스트를 이용하여 실장 시켜서, 종래와 같이 제조 방법이 복잡하고 까다로운 금범프를 형성하는 공정을 배제함으로써 공정의 단순화에 따른 생상성이 향상되는 효과가 있는 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip size semiconductor package and a method of manufacturing the same. In the related art, a gold bump is attached to a chip pad of a semiconductor chip, and the gold bump is an external terminal and is mounted on a pad terminal of a PCB. Since the technology to mount on the PCB substrate is complicated and difficult, there is a problem that the productivity is lowered. The present invention mounts the out lead exposed to the upper surface of the unit package to the pad terminal of the PCB substrate by using solder paste, thereby eliminating the process of forming a complicated and difficult gold bump as in the prior art, thereby simplifying the process. It has the effect of improving productivity.
Description
제1도는 종래 칩 사이즈 반도체 패키지가 피시비 기판에 실장된 상태를 보인 종단면도.1 is a longitudinal sectional view showing a state in which a conventional chip size semiconductor package is mounted on a PCB substrate.
제2도는 본 발명 칩 사이즈 반도체 패키지가 피시비 기판에 실장된 상태를 보인 종단면도.2 is a longitudinal sectional view showing a state in which the chip size semiconductor package of the present invention is mounted on a PCB substrate.
제3도는 본 발명 칩 사이즈 반도체 패키지의 리드 프레임을 보인 것으로,Figure 3 shows a lead frame of the chip size semiconductor package of the present invention,
(a)는 평면도.(a) is a plan view.
(b)는 종단면도.(b) is a longitudinal cross-sectional view.
제4도는 본 발명 칩 사이즈 반도체 패키지의 리드 프레임에 칩을 부착한 상태를 보인 사시도.4 is a perspective view showing a state in which a chip is attached to a lead frame of a chip size semiconductor package of the present invention.
제5도는 본 발명 칩 사이즈 반도체 패키지의 와이어 본딩 상태를 보인 사시도.5 is a perspective view showing a wire bonding state of the chip size semiconductor package of the present invention.
제6도는 본 발명 칩 사이즈 반도체 패키지의 코팅공정 및 절단공정을 설명하기 위한 도면으로,6 is a view for explaining the coating process and the cutting process of the chip size semiconductor package of the present invention,
(a)는 사시도.(a) is a perspective view.
(b)는 C - C'선상을 절취한 단면도.(b) is sectional drawing cut off C-C 'line | wire.
(c)는 부분 절결하여 보인 사시도.(c) is a perspective view which shows partially cut out.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 베이스 테이프 11 : 지지 테이프10 base tape 11 support tape
12 : 리드 12a : 인너 리드12: lead 12a: inner lead
12b : 아웃 리드 13 : 반도체 칩12b: out lead 13: semiconductor chip
13a : 칩패드 14 : 금속 와이어13a: chip pad 14: metal wire
15 : 내부 코팅부 16 : 피시비 기판15: internal coating portion 16: PCB substrate
16a : 패드 단자 17 : 솔더 페이스트16a: pad terminal 17: solder paste
18 : 외부 코팅부18: outer coating
본 발명은 칩 사이즈 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 피시비 기판에 실상시 리드 프레임의 아웃리드와 피시비 기판의 패드 단자를 솔더 페이스트로 리플로우 시켜 실장함으로써 공정을 단순화하여 생산성을 향상시킨 것을 특징으로 하는 칩 사이즈 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a chip size semiconductor package and a method of manufacturing the same. Particularly, in the PCB substrate, the lead frame outlead and the PCB terminal pad are reflowed and mounted with solder paste to simplify the process to improve productivity. The present invention relates to a chip size semiconductor package and a method of manufacturing the same.
최근들어 반도체 기술의 급격한 발전으로 메모리 칩(MEMORY CHIP)의 용량이 점차 커지는 추세에 있는 바, 이에 따라 패키지에 내장되는 베어 칩(BARE CHIP)의 크기도 상대적으로 커지게 되고, 전체적인 패키지 면적에서 차지하고 있는 베어 칩의 면적도 점차적으로 증가하고 있는 실정이다.Recently, due to the rapid development of semiconductor technology, the capacity of the memory chip is gradually increasing. As a result, the size of the bare chip embedded in the package becomes relatively large and occupies the entire package area. The area of the bare chip is also gradually increasing.
이와 같은 현상은 반도체 패키지의 박형화에 역행하여 부피를 증대시키는 결과를 초래하게 되는 문제점을 안고 있는 것이다.This phenomenon has a problem that results in the increase in volume inversely to the thinning of the semiconductor package.
이와 같은 문제점을 해소하기 위하여 인너리드와 아웃리드가 칩 사이즈 내에 존재하는 칩 사이크(CHIP SIZE) 반도체 패키지 기술이 알려지고 있으며, 칩 사이즈 반도체 패키지의 전형적인 일예를 첨부된 도면에 의하여 설명하면 다음과 같다.In order to solve such a problem, the chip size semiconductor package technology in which an inner lead and an outer lead exist within a chip size is known, and a typical example of a chip size semiconductor package will be described with reference to the accompanying drawings. .
제1도는 종래 칩 사이즈 반도체 패키지가 피시비 기판에 실장된 상태를 보인 종단면도로서, 도시된 바와 같이, 종래의 칩 사이즈 반도체 패키지는 반도체 칩(1)과, 그 반도체 칩(1)의 하부에 형성되어 있는 수개의 칩패드(도시되어 있지 않음)에 부착되어 외부로의 연결단자가 되는 각각의 금범프(Au BUMP)(2)와, 상기 금범프(2)와 피시비 기판(3)의 상면에 형성된 수개의 패드 단자(4)를 각각 연결하는 솔더 페이스트(5) 및 상기 금범프(2)와 솔더 페이스트(5)를 포함하는 반도체 칩(1)의 측부를 코팅액으로 코팅한 코팅부(6)로 구성되어 있는 것이다.1 is a longitudinal cross-sectional view showing a state in which a conventional chip size semiconductor package is mounted on a PCB substrate, and as shown, a conventional chip size semiconductor package is formed on a semiconductor chip 1 and a lower portion of the semiconductor chip 1. On each of the gold bumps (Au BUMP) 2 which are attached to several chip pads (not shown) which are connected to the outside, and the upper surface of the gold bumps 2 and the PCB substrate 3 A solder paste 5 connecting the formed pad terminals 4, respectively, and a coating part 6 coated on the side of the semiconductor chip 1 including the gold bumps 2 and the solder paste 5 with a coating liquid. It consists of.
상기와 같이 구성되어 있는 칩 사이즈 반도체 패키지의 제조방법을 설명하면 다음과 같다.The manufacturing method of the chip size semiconductor package configured as described above is as follows.
먼저, 반도체 칩(1)의 칩패드(도시되어 있지 않음)에 금범프(2)를 형성하는 단계와, 상기 피시비 기판(3)의 상면에 형성된 수개의 패드 단자(4)에 솔더 페이스트(5)를 바르는 단계와, 상기 피시비 기판(3)의 상면에 형성된 수개의 솔더 페이스트(5)에 상기 반도체 칩(1)의 칩패드(도시되어 있지 않음)에 형성된 금범프(2)를 각각 대응이 되도록 얼라인(ALIGN)하여 리플로우(REFLOW)하는 단계와, 상기 수개의 금범프(2)와 솔더페이스트(5)를 포함한 반도체 칩(1)의 측부를 코팅액으로 코팅하는 단계의 순서로 제조되는 것이다.First, a gold bump 2 is formed on a chip pad (not shown) of the semiconductor chip 1, and solder paste 5 is formed on several pad terminals 4 formed on an upper surface of the PCB substrate 3. ) And the gold bumps 2 formed on the chip pads (not shown) of the semiconductor chip 1 correspond to several solder pastes 5 formed on the upper surface of the PCB substrate 3. To align and reflow as possible, and to coat the side of the semiconductor chip 1 including the gold bumps 2 and the solder paste 5 with a coating liquid. will be.
그러나, 상기와 같은 종래의 칩 사이즈 반도체 패키지는 반도체 칩(1)의 칩패드(도시되어 있지 않음)에 금범프(2)를 형성하는 기술이 상당히 까다롭기 때문에 생산성이 저하되는 문제점이 있었고, 또한, 피시비 기판(3)의 패드 단자(4)에 도포된 솔더 페이스트(5)와 반도체 칩(1)의 칩패드(도시되어 있지 않음)에 부착된 금범프(2)를 얼라인(ALIGN)하는 기술이 상당히 까다롭기 때문에 생산성이 저하되는 문제점이 있었다.However, the conventional chip size semiconductor package as described above has a problem in that productivity is lowered because the technology for forming the gold bumps 2 on the chip pads (not shown) of the semiconductor chip 1 is quite difficult. Technique for aligning the solder paste 5 applied to the pad terminal 4 of the PCB substrate 3 and the gold bumps 2 attached to the chip pads (not shown) of the semiconductor chip 1. Since this is quite difficult, there was a problem that the productivity is lowered.
그리고, 각각이 금범프(2)와 금범프(2) 사이가 상당히 좁은 간격(0.1㎜)으로 배열되기 때문에 숏트(SHORT)가 발생할 가능성이 높으며, 또한, 금범프(2)와 패드 단자(4)의 연결상태를 검사하기가 상당히 어려운 문제점이 있는 것이었다.Further, since each of the gold bumps 2 and the gold bumps 2 is arranged at a fairly narrow interval (0.1 mm), there is a high possibility that a short is generated, and the gold bumps 2 and the pad terminals 4 are also generated. It is a problem that it is quite difficult to check the connection status.
본 발명의 주 목적은 상기와 같은 여러 문제점을 갖지 않는 칩 사이즈 반도체 패키지 및 그 제조방법을 제공함에 있다.It is a main object of the present invention to provide a chip size semiconductor package and a method of manufacturing the same, which do not have various problems as described above.
본 발명의 다른 목적은 금범프를 이용하여 외부단자로서의 역할을 하는 것을 배제하고, 리드 프레임의 아웃리드와 피시비 기판의 패드 단자를 솔더 페이스트로 직접 연결하여 공정을 단순화 시킨 것을 특징으로 하는 칩 사이즈 반도체 패키지 및 그 제조방법을 제공함에 있다.Another object of the present invention is to eliminate the role of the external terminal using the gold bump, chip size semiconductor, characterized in that the process is simplified by directly connecting the lead terminal out lead and the pad terminal of the PCB substrate with solder paste The present invention provides a package and a method of manufacturing the same.
상기와 같은 본 발명의 목적을 달성하기 위하여 양면 테이프인 베이스 테이프와, 그 베이스 테이프의 상면 양측에 부착되는 지지 테이프와, 그 지지 테이프의 상부 양측에 나열 부착되는 수개의 리드와, 상기 베이스 테이프의 하부에 부착되는 반도체 칩과, 상기 리드의 인너리드와 반도체 칩의 칩 패드를 연결하는 금속 와이어와, 상기 금속 와이어와 인너 리드를 포함하는 일정면적을 코팅한 내부 코팅부와, 상기 리드의 아웃 리드와 피시비 기판의 패드 단자를 연결하는 솔더 페이스트 및 상기 아웃 리드와 솔더 페이스트를 포함하는 반도체 칩의 측부를 코팅한 외부 코팅부로 구성된 것을 특징으로 하는 칩 사이즈 반도체 패키지가 제공된다.In order to achieve the object of the present invention as described above, a base tape which is a double-sided tape, a support tape attached to both sides of an upper surface of the base tape, several leads arranged on both sides of an upper portion of the support tape, and the base tape A semiconductor chip attached to a lower portion, a metal wire connecting the inner lead of the lead and the chip pad of the semiconductor chip, an inner coating part coated with a predetermined area including the metal wire and the inner lead, and an out lead of the lead. And a solder paste connecting the pad terminals of the PCB substrate and an outer coating portion coated on a side of the semiconductor chip including the out lead and the solder paste.
또한, 베이스 테이프의 상면 양측에 지지 테이프를 부착하고 그 지지 테이프의 상부 양측에 수개의 리드를 부착하여 리드 프레임을 형성하는 공정을 수행하는 단계와, 상기 베이스 테이프의 하부에 반도체 칩을 부착하는 공정을 수행하는 단계와, 상기 리드의 인너 리드와 반도체칩의 칩패드를 금속 와이어로 연결하는 와이어 본딩 공정을 수행하는 단계와, 상기 인너 리드와 금속 와이어를 포함하는 일정부분을 코팅하는 내부 코팅부 형성공정을 수행하는 단계와, 상기 베이스 테이프의 하부에 부착되는 반도체 칩의 양측 소정부위를 절단하여 개개의 단위 패키지로 구분하는 절단공정을 수행하는 단계와, 상기 리드의 아웃 리드와 피시비 기판의 패드 단자를 솔더 페이스트로 각각 부착하는 리플로우 공정을 수행하는 단계와, 상기 아웃 리드와 솔더 페이스트를 포함하는 반도체칩의 측부를 코팅액으로 코팅하는 외부 코팅부 형성 공정을 수행하는 단계의 순서로 제조되는 것을 특징으로 하는 칩 사이즈 반도체 패키지의 제조방법이 제공된다.In addition, the step of attaching the support tape to both sides of the upper surface of the base tape, and attaching several leads to the upper both sides of the support tape to form a lead frame, and a step of attaching a semiconductor chip to the lower portion of the base tape And performing a wire bonding process for connecting the inner lead of the lead and the chip pad of the semiconductor chip with a metal wire, and forming an inner coating part for coating a portion including the inner lead and the metal wire. Performing a process; cutting a predetermined portion of both sides of a semiconductor chip attached to a lower portion of the base tape, and dividing it into individual unit packages; and a pad terminal of an out lead of the lead and a PCB substrate. Performing a reflow process of attaching the solder paste to the solder paste; Provided is a method of manufacturing a chip size semiconductor package, characterized in that it is manufactured in the order of performing the step of forming the outer coating portion coating the side of the semiconductor chip containing yeast with a coating liquid.
이하, 상기와 같은 본 발명의 칩 사이즈 반도체 패키지를 첨부된 도면에 의거하여 보다 상세히 설명하면 다음과 같다.Hereinafter, the chip size semiconductor package of the present invention as described above will be described in more detail with reference to the accompanying drawings.
제2도는 본 발명 칩 사이즈 반도체 패키지가 피시비 기판에 실장된 상태를 보인 종단면도이다.2 is a longitudinal sectional view showing a state in which the chip size semiconductor package of the present invention is mounted on a PCB substrate.
도시된 바와 같이, 본 발명의 칩 사이즈 반도체 패키지는 양면 테이프인 베이스 테이프(10)와 그 베이스 테이프(10)의 상면 양측에 부착되어 있는 지지 테이프(11)와, 그 지지 테이프(11)의 상부 양측에 나열 부착되는 수개의 리드(12)와, 상기 베이스 테이프(10)의 하부에 부착되는 반도체 칩(13)과, 상기 리드(12)의 인너 리드(12a)와 반도체 칩(13)의 칩패드(13a)를 연결하는 금속 와이어(14)와, 상기 금속 와이어(14)와 인너 리드(12a)를 포함하는 일정면적을 코팅한 내부 코팅부(15)와, 상기 리드(12)의 아웃 리드(12b)와 피시비 기판(16)의 패드 단자(16a)를 연결하는 솔더 페이스트(17) 및 상기 아웃 리드(12b)와 솔더 페이스트(17)를 포함하는 반도체 칩(13)의 측부를 코팅한 외부 코팅부(18)로 구성된 것이다.As shown, the chip size semiconductor package of the present invention includes a base tape 10 which is a double-sided tape, a support tape 11 attached to both sides of an upper surface of the base tape 10, and an upper portion of the support tape 11. Several leads 12 attached to both sides, a semiconductor chip 13 attached to a lower portion of the base tape 10, an inner lead 12a of the lead 12, and a chip of the semiconductor chip 13. A metal wire 14 connecting the pad 13a, an inner coating portion 15 coated with a predetermined area including the metal wire 14 and the inner lead 12a, and an out lead of the lead 12. The outer side coated with the solder paste 17 connecting the pad terminal 16a of the PCB substrate 16 and the semiconductor chip 13 including the out lead 12b and the solder paste 17. It is composed of a coating (18).
또한, 상기와 같이 구성되어 있는 본 발명의 칩 사이즈 반도체 패키지의 제조방법을 제3도 내지 제6도를 참고하여 설명하면 다음과 같다.In addition, the manufacturing method of the chip size semiconductor package of the present invention configured as described above with reference to Figures 3 to 6 as follows.
제3도에 도시된 바와 같이, 양면 테이프인 베이스 테이프(10)의 상면 양측에 지지 테이프(11)를 부착하고, 그 지지 테이프(11)의 상부 양측에 수개의 리드(12)를 부착하여 리드 프레임을 형성하는 공정을 수행하는 것이다. 이때 리드(12)가 나열 부착되는 베이스 테이프(10)의 상면 전,후부에도 지지 테이프(11')를 부착하여 코팅시 코팅액이 흘러나오지 않도록 하는 것이 바람직하다.As shown in FIG. 3, the support tape 11 is attached to both sides of the upper surface of the base tape 10, which is a double-sided tape, and several leads 12 are attached to the upper both sides of the support tape 11, respectively. The process of forming the frame is performed. At this time, it is preferable to attach the support tape 11 'to the front and rear surfaces of the base tape 10 to which the leads 12 are attached to each other so that the coating liquid does not flow out during coating.
그리고, 제4도에 도시된 바와 같이 상기 베이스 테이프(10)의 하부에 반도체 칩(13)을 부착하는 공정을 수행하는 것이다.As shown in FIG. 4, the process of attaching the semiconductor chip 13 to the lower portion of the base tape 10 is performed.
그런 다음, 제5도에 도시된 바와 같이 상기 리드(12)의 인너 리드(12a)와 반도체 칩(13)의 칩 패드(13a)를 금속 와이어(14)로 연결하는 와이어 본딩 공정을 수행하고, 제6도에 도시된 바와 같이 상기 인너리드(12a)와 금속 와이어(14)를 포함하는 일정부분을 코팅하는 내부 코팅부(15) 형성공정을 수행하며, 상기 반도체 칩(13)이 부착되어 있는 베이스 테이프(10)의 양측 소정부위를 절단(a - a',b - b')하여 개개의 단위 패키지로 구분하는 절단공정을 수행하는 것이다.Then, as illustrated in FIG. 5, a wire bonding process is performed in which the inner lead 12a of the lead 12 and the chip pad 13a of the semiconductor chip 13 are connected with the metal wires 14. As shown in FIG. 6, a process of forming an inner coating part 15 for coating a portion including the inner lead 12a and the metal wire 14 is performed, and the semiconductor chip 13 is attached thereto. The predetermined process is performed by cutting both predetermined portions of both sides of the base tape 10 (a-a ', b-b') into individual unit packages.
또한, 상기와 같이 절단하여 구분된 단위 패키지를 뒤집어서 제2도와 같이 상기 리드(12)의 아웃 리드(12b)와 피시비 기판(16)의 패드 단자(16a)를 솔더 페이스트(17)로 각각 부착하는 리플로우 공정을 수행하고, 상기 아웃 리드(12b)와 솔더 페이스트(17)를 포함하는 반도체 칩(13)의 측부를 코팅액으로 코팅하는 외부 코팅부(18) 형성 공정을 수행하는 순서로 제조되는 것이다.In addition, the unit package divided by cutting as described above is inverted to attach the out lead 12b of the lead 12 and the pad terminal 16a of the PCB substrate 16 with solder paste 17 as shown in FIG. 2. In order to perform the reflow process, and to form the outer coating portion 18 to coat the side of the semiconductor chip 13 including the out lead 12b and the solder paste 17 with a coating liquid. .
상기와 같은 칩 사이즈 반도체 패키지를 제조하는데 있어서, 별도의 추가 장비를 사용할 필요는 없으며, 기존의 패키지 제조장비를 그대로 사용하면 되는 것이다.In manufacturing the chip size semiconductor package as described above, there is no need to use additional equipment, and the existing package manufacturing equipment may be used as it is.
이상에서 상세히 설명한 바와 같이 본 발명의 칩 사이즈 반도체 패키지는 피시비 기판의 패드 단자에 단위 패키지의 상면에 노출된 아웃 리드를 솔더 페이스트를 이용하여 실장 시킴으로써, 종래와 같이 제조 방법이 복잡하고 까다로운 금범프를 형성하는 공정을 배제함으로써 공정의 단순화에 따른 생산성이 향상되는 효과가 있는 것이다.As described in detail above, in the chip size semiconductor package of the present invention, an out lead exposed to an upper surface of a unit package is mounted on a pad terminal of a PCB by using solder paste, thereby making a complicated and difficult gold bump as in the conventional method. By excluding the process to form, there is an effect that the productivity is improved by simplification of the process.
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1995
- 1995-07-29 KR KR1019950023104A patent/KR0157892B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970008512A (en) | 1997-02-24 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20100726 Year of fee payment: 13 |
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