JPWO2003061009A1 - 半導体装置の製造方法 - Google Patents
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Abstract
同一の半導体基体に異なる特性を有する複数の半導体素子を形成する方法が開示されている。第１及び第２のＦＥＴの埋め込み層８，９を得るために、半導体基板４１のＰ形半導体領域６に第１及び第２のアンチモン導入領域２４ａ、２７ａが設けられる。パターンの異なる第１及び第２のリン導入用開口４７、４８を有するマスク４６が半導体基板４１上に設けられる。このマスク４６の開口４７、４８を介してリンが半導体基板４１に導入され、第１及び第２のアンチモン導入領域２４ａ、２７ａに重なるように第１及び第２のリン導入領域５１、５２が設けられる。第１の埋め込み層のための第１の選択部分４９のリンの平均不純物濃度は第２の埋め込み層のための第１の選択部分５０におけるリンの平均不純物濃度よりも高い。アンチモン導入領域２４ａ、２７ａ及びリン導入領域５１、５２を含むＰ形半導体領域６の上にＮ形エピタキシャル層が形成され、これにより、第１及び第２の埋め込み層が得られる。
Description
技術分野
本発明は、埋め込み層を有する半導体素子を複数個含んでいる半導体装置の製造方法に関する。
背景技術
埋め込み層を有する半導体装置は例えば米国特許第５，３３０，９２２号等で公知である。また、１つの半導体基体に絶縁ゲート型電界効果トランジスタとバイポーラ型トランジスタを形成し、且つ各トランジスタに厚さの異なる埋め込み層を設けた半導体装置が日本の特開平１０−２４２３１１号公報に開示されている。ここに開示されている半導体装置における電界効果トランジスタの埋め込み層は、アンチモンとリンの拡散によって形成され、バイポーラ型トランジスタの埋め込み層はアンチモンの拡散によって形成されている。
ところで、同一の半導体基体に形成する第１及び第２の半導体素子のための第１及び第２の埋め込み層を、同一の不純物を使用して異なる厚さに形成したい場合がある。例えば、第１及び第２の絶縁ゲート型電界効果トランジスタを同一の半導体基体に形成する場合において、第１の電界効果トランジスタのドレイン・ソース間の抵抗値が第２の電界効果トランジスタのドレイン・ソース間の抵抗値よりも小さく、且つ第２の電界効果トランジスタのドレイン・ソース間の耐圧が第１の電界効果トランジスタのドレイン・ソース間の耐圧よりも高くなるように、第１及び第２の電界効果トランジスタを形成することが要求される場合がある。この要求に応えるためには、第１の電界効果トランジスタの埋め込み層の厚さを第２の電界効果トランジスタの埋め込み層の厚さよりも厚く形成し、且つ第１の電界効果トランジスタの埋め込み層の不純物濃度を高くすればよい。上述のように第１の電界効果トランジスタの埋め込み層の厚さが大きくなり且つ不純物濃度が高くなると、半導体基体内のドレイン領域の厚みが小さくなり、電界効果トランジスタのオン状態におけるドレイン・ソース間の抵抗値が低下し、且つドレイン・ソース間の耐圧が小さくなる。
第１及び第２の埋め込み層の厚み及び不純物濃度を異なる値にする方法として、異なる拡散速度の不純物を使用して第１及び第２の埋め込み層を形成する方法、または不純物を拡散する時間の長さを変えて第１及び第２の埋め込み層を形成する方法等が考えられる。しかし、上記のいずれの方法を採用しても、第１及び第２の埋め込み層のための特別な製造工程が必要になり、半導体装置の製造コストの上昇を招く。
そこで、本発明の目的は、同一の製造工程で異なる厚さ及び不純物濃度を有する第１及び第２の埋め込み層を形成することができる方法を提供することにある。
発明の開示
次に、上記課題を解決し、上記目的を達成するための本発明を実施形態を示す図面の符号を参照して説明する。なお、本願各請求項及び以下の本願発明の説明において使用する参照符号は、本願発明の理解を助けるためのものであり、本願発明を限定するものではない。
本願発明に従う半導体装置の製造方法は、第１の半導体素子１又は１ａのための第１の埋め込み層８又は８ａを形成するための第１の選択部分４９と第２の半導体素子２又は２ａのための第２の埋め込み層９又は９ａを形成するための第２の選択部分５０とを有する第１の導電形の第１の半導体領域６を備えている半導体基板４１を用意するステップと、
前記第１の半導体領域６の表面に配置され、且つ前記第１の選択部分４９の一部に対応する第１の開口４７又は４７ａ又は４７ｂと前記第２の選択部分５０の一部に対応する第２の開口４８又は４８ａとを有し、且つ平面的に見て、前記第１の選択部分４９の面積Ｓ１に対する前記第１の開口４７の面積Ｓａの割合Ｓａ／Ｓ１が、前記第２の選択部分５０の面積Ｓ２に対する前記第２の開口４８の面積Ｓｂの割合Ｓｂ／Ｓ２よりも大きくなるように前記第１及び第２の開口が形成されているマスク４６又は４６ａ又は４６ｂを形成するステップと、
前記マスクの前記第１及び第２の開口４７又は４７ａ又は４７ｂ、４８又は４８ａを介して前記第１の半導体領域６に前記第１の導電形と反対の第２の導電形の不純物を導入し、これにより、前記第１及び第２の埋め込み層８又は８ａ、９又は９ａのそれぞれの一部としての第２及び第３の半導体領域５１又は５１ａ、５２を形成するステップと、
前記半導体基板４１の表面上に、前記第２及び第３の半導体領域よりも低い不純物濃度を有する第２の導電形のエピタキシャル層７を成長させ、これにより、前記第２及び第３の半導体領域５１又は５１ａ、５２の中の不純物の熱拡散に基づいて、第１の埋め込み層８又は８ａ、及び前記第１の埋め込み層８又は８ａよりも薄い厚みを有する第２の埋め込み層９又は９ａを形成するステップと
を有している。
なお、第１及び第２の埋め込み層８、９のそれぞれを、拡散係数の異なる第１及び第２の不純物の両方によって形成することができる。
また、前記第１及び第２の半導体素子を第１及び第２の絶縁ゲート型電界効果トランジスタとすることができる。
また、前記第１及び第２の半導体素子を第１及び第２のバイポーラ型トランジスタ１ａ、２ａとすることができる。
また、第２の導電形の不純物はリンであることが望ましい。
また、前記第１の不純物はアンチモンであり、前記第２の不純物はリンであることが望ましい。
また、前記マスクの前記第１及び第２の開口のそれぞれは、平面的に見て互いに並置された複数の帯状開口４７、４８から成ることが望ましい。
また、前記マスクの前記第１及び第２の開口のそれぞれを、平面的に見て複数の行と複数の列を作るように分散配置されている複数の開口４７ａ、４８ａとすることができる。
また、前記マスクの前記第１の開口を、平面的に見て前記第２の半導体領域の少なくとも一部を露出させるための１つの開口４７ｃとし、前記第２の開口を平面的に見て前記第３の半導体領域の複数箇所を露口させるための複数の開口４８又は４８ａとすることができる。
また、更に、第３の埋め込み層１０を有する第３の半導体素子３を設けることができる。
本願において、第１及び第２の埋め込み層８、９と第１の半導体領域６との境界は、第１及び第２の埋め込み層８，９を形成するための第２の導電形の不純物の濃度が第１の半導体領域６の本来の不純物の濃度と同一になる位置であり、また、第１及び第２の埋め込み層８、９とエピタキシャル層７との境界は、第１及び第２の埋め込み層８，９を形成するための第２の導電形の不純物の濃度がエピタキシャル層７の本来の不純物の濃度と同一になる位置である。
本発明によれば、第１及び第２の埋め込み層８又は８ａ、９又は９ａを形成するための予定領域としての第１及び第２の選択部分４９、５０の面積Ｓ１、Ｓ２に対する第１及び第２の開口４７又は４７ａ又は４７ｂ、４８又は４８ａの面積Ｓａ、Ｓｂの割合Ｓａ／Ｓ１、Ｓｂ／Ｓ２の相互間に差がある。このため、同一の不純物拡散ステップ及び同一のエピタキシャル層７の成長ステップによって、第１及び第２の埋め込み層８又は８ａ、９又は９ａの厚み及び不純物濃度に差をつけることができる。この結果、製造工程の増加を伴なわないで特性の異なる第１及び第２の半導体素子を得ることができ、半導体装置の製造コストの低減を図ることができる。
発明を実施するための最良の形態
第１の実施形態
先ず、図１〜図１０を参照して本発明の第１の実施形態を説明する。図１に示されている本発明に従って製造された複合半導体装置は、第１及び第２の半導体素子としての第１及び第２の絶縁ゲート型電界効果トランジスタ（以下単にＦＥＴと言う）１、２と、第３の半導体素子としてのバイポーラトランジスタ（以下単にトランジスタと言う）３とを含む。第１及び第２のＦＥＴ１、２及びトランジスタ３は共通のシリコン半導体基体４に形成されている。
シリコン半導体基体４は、
Ｐ＋形半導体領域５及びＰ形半導体領域６を備えている半導体基板（サブストレート）４１と、
Ｐ形半導体領域６の上にエピタキシャル成長法で形成されたＮ形半導体エピタキシャル層７と、
第１のＦＥＴ１のための第１の埋め込み層８と、
第２のＦＥＴ２のための第２の埋め込み層９と、
トランジスタ３のための第３の埋め込み層１０と、
第１のＦＥＴ１のためのドレイン領域１１、Ｐ形ボデイ領域１２、ソース領域１３及びドレイン引き出し領域１４と、
第２のＦＥＴ２のためのドレイン領域１５、Ｐ形ボデイ領域１６、ソース領域１７及びドレイン引き出し領域１８と、
トランジスタ３のためのコレクタ領域１９、ベース領域２０、エミッタ領域２１及びコレクタ引き出し領域２２と、
素子間分離領域２３とを備えている。
なお、Ｐ形半導体領域６は本願各請求項における第１の導電形の第１の半導体領域に対応している。
第１のＦＥＴ１の第１の埋め込み層８は、Ｎ＋形半導体から成る第１部分２４と、この第１の埋め込み領域２４よりも不純物濃度が相対的に低いＮ＋形半導体から成る第２の部分２５とから成る。第１の埋め込み層８における第１の部分２４には第１のＮ形不純物としてのアンチモンと第２のＮ形不純物としてのリンとの両方が含まれている。第２の部分２５には第２のＮ形不純物としてのリンが含まれている。この第２の部分２５は第１の部分２４の上側と下側との両方に配置されている。従って、第２の部分２５の第１の部分２４の上側はエピタキシャル層７に第２のＮ形不純物としてのリンが拡散した部分であり、第２の部分２５の第１の部分２４の下側はＰ形半導体領域６に第２のＮ形不純物としてのリンが拡散した部分である。第１の埋め込み層８の第２の部分２５の不純物濃度は第１の部分２４の不純物濃度とＮ形ドレイン領域１１の不純物濃度との間の値を有する。従って、第２の部分２５を設けることによってドレイン電流の通路の抵抗値を下げることができる。
第２のＦＥＴ２のための第２の埋め込み層９は、Ｎ＋形半導体から成る第３の部分２７と、この第３の部分２７よりも不純物濃度が相対的に低いＮ＋形半導体から成る第４の部分２８とから成る。第２の埋め込み層９における第３の部分２７には第１の埋め込み層８の第１の部分２４と同様にアンチモンとリンとの両方が含まれている。第４の部分２８には第２の部分２５と同様に第２のＮ形不純物としてのリンが含まれている。この第４の部分２８は第３の部分２７の上側と下側との両方に配置されている。従って、第４の部分２８の第３の部分２７の上側はエピタキシャル層７に第２のＮ形不純物としてのリンが拡散した部分であり、第４の部分２８の第３の部分２７の下側はＰ形半導体領域６に第２のＮ形不純物としてのリンが拡散した部分である。第４の部分２８の不純物濃度は第３の部分２７の不純物濃度とドレイン領域１５の不純物濃度との間の値を有する。従って、第４の部分２８は第２のＦＥＴ２のドレイン電流の通路の抵抗値を下げる機能を有する。第２の埋め込み層９の厚みは、第１の埋め込み層８の厚みよりも小さい。
トランジスタ３のための第３の埋め込み層１０はアンチモンの拡散層から成る。
第１及び第２の埋め込み層８、９のリン拡散領域から成る第２及び第４の部分２５、２８とＰ形半導体領域６との境界は半導体領域６の本来のＰ形不純物の濃度と第２及び第４の部分２５、２８を形成するためのリンの濃度とが同一になる位置である。第２及び第４の部分２５、２８とＮ形エピタキシャル層７との境界は、Ｎ形エピタキシャル層７の本来のＮ形不純物の濃度と第２及び第４の部分２５、２８を形成するためのリンの濃度とが同一になる位置である。第３の埋め込み層１０とＰ形半導体領域６との境界はこれ等の不純物濃度が同一になる位置である。第３の埋め込み層１０とＮ形エピタキシャル層７との境界は、これ等の不純物濃度が同一になる位置である。
第１及び第２のＦＥＴ１、２とトランジスタ３とはＮ形エピタキシャル層７の中にそれぞれ形成されている。
第１及び第２のＦＥＴ１、２のＮ形半導体から成るドレイン領域１１、１５、及びトランジスタ３のＮ形半導体から成るコレクタ領域１９のそれぞれは、Ｎ形半導体のエピタキシャル層７から成る。
第１のＦＥＴ１のドレイン領域１１はＮ形半導体から成り、第１の埋め込み層８の第２の部分２５に隣接している。なお、第１及び第２の部分２４、２５から成る第１の埋め込み層８を第１のＦＥＴ１のドレイン領域と呼び、またドレイン領域１１をドレイン・ドリフト（ｄｒｉｆｔ）領域と呼ぶこともできる。第１のＦＥＴ１の複数のＰ形ボデイ領域１２は第１のＦＥＴ１のチャネル即ち電流通路を形成するための半導体領域であって、Ｎ形ドレイン領域１１の中に島状に形成されている。従って、Ｐ形ボデイ領域１２をチャネル領域又は島状領域又はベース領域と呼ぶこともできる。第１のＦＥＴ１の複数のソース領域１３はＮ形半導体から成り、Ｐ形ボデイ領域１２の中に島状に形成されている。第１のＦＥＴ１のドレイン引き出し領域１４はＮ＋形半導体から成り、第１の埋め込み層８の第１の部分２４に接続され、その一部は半導体基体４の一方の主面に露出している。このドレイン引き出し領域１４をプラグ（ｐｌｕｇ）領域と呼ぶこともできる。
第１のＦＥＴ１はドレイン電極３１、ソース電極３２、及びゲート電極３３を有する。ドレイン電極３１はドレイン引き出し領域１４に接続され、ソース電極３２はソース領域１３に接続され且つＰ形ボデイ領域１２のチャネル部分と反対側の部分にも接続されている。ゲート電極３３は絶縁膜３０を介してＰ形ボデイ領域１２のチャネル部分即ち電流通路部分に対向するように配置されている。
第２のＦＥＴ２のドレイン領域１５はＮ形半導体から成り、第２の埋め込み層９の第４の部分２８に隣接している。第３及び第４の部分２７、２８から成る第２の埋め込み層９を第２のＦＥＴ２のドレイン領域と呼び、またドレイン領域１５をドレイン・ドリフト領域と呼ぶこともできる。第２のＦＥＴ２の複数のＰ形ボデイ領域１６はＮ形ドレイン領域１５の中に島状に形成されている。このＰ形ボデイ領域１６を前述のＰ形ボデイ領域１２と同様にチャネル領域又は島状領域又はベース領域と呼ぶこともできる。第２のＦＥＴ２の複数のソース領域１７はＮ形半導体から成り、Ｐ形ボデイ領域１６の中に島状に形成されている。第２のＦＥＴ２のドレイン引き出し領域１８はＮ＋形半導体から成り、第２の埋め込み層９の第３の部分２７に接続され、その一部は半導体基体４の一方の主面に露出している。
第２のＦＥＴ２はドレイン電極３４、ソース電極３５及びゲート電極３６を有する。ドレイン電極３４はドレイン引き出し領域１８に接続され、ソース電極３５はソース領域１７に接続され且つＰ形ボデイ領域１６のチャネル部分と反対側の部分にも接続され、ゲート電極３６は絶縁膜３０を介してＰ形ボデイ領域１６のチャネル部分即ち電流通路部分に対向配置されている。
トランジスタ３のコレクタ領域１９はＮ形半導体から成り、第３の埋め込み層１０に隣接している。トランジスタ３のベース領域２０はＰ形半導体から成り、コレクタ領域１９の中に島状に形成されている。トランジスタ３のエミッタ領域２１はＮ形半導体から成り、ベース領域２０の中に島状に形成されている。トランジスタ３のコレクタ引き出し領域２２はＮ＋形半導体から成り、第３の埋め込み層１０に接続され、その一部は半導体基体４の一方の主面に露出している。
トランジスタ３はコレクタ電極３７、エミッタ電極３８及びベース電極３９を有する。コレクタ電極３７はコレクタ引き出し領域２２に接続され、エミッタ電極３８はエミッタ領域２１に接続され、ベース電極３９はベース領域２０に接続されている。
分離領域２３はＰ形半導体から成り、平面的に見て、即ち半導体基体４の表面に対して垂直の方向から見て第１及び第２のＦＥＴ１、２及びトランジスタ３を囲むように配置され、且つ図１の断面において基体４の一方の主面からＰ形半導体領域６に至るように形成されている。
次に、図１の複合半導体装置の製造方法を図１〜図１０を参照して説明する。
まず、図３に示すようにＰ形シリコン半導体基板４１を準備する。この半導体基板４１はＰ＋形半導体領域５とＰ形半導体領域６とを有する。Ｐ形半導体領域６はＰ＋形半導体領域５の上にエピタキシャル成長法で形成されたものであり、Ｐ形不純物としてボロンを約１×１０１５ｃｍ−３の濃度で含有し、且つ約４０μｍの厚みを有する。このＰ形半導体領域６は図５及び図６示すように第１、第２及び第３の半導体素子のための第１、第２及び第３の埋め込み層８、９、１０ａ’を形成することが予定されている第１、第２及び第３の選択部分４９，５０、１０ａ’を含む。
なお、Ｐ＋形半導体領域５を省き、半導体基板４１をＰ形半導体領域６のみで構成することができる。
次に、Ｐ形半導体領域６の平坦な上面に図３に示すようにシリコン酸化膜４２を形成し、しかる後、図４に示すようにシリコン酸化膜４２に第１、第２及び第３のアンチモン導入用開口４３ａ、４３ｂ、４３ｃを設けて不純物を選択的に拡散するための第１のマスク４４を得る。第１のマスク４４の第１のアンチモン導入用開口４３ａは図４の第１及び第２の鎖線４５ａ、４５ｂ間の内側に設けられている。第１及び第２の鎖線４５ａ、４５ｂ間は図５及び図６示す第１の埋め込み層８のための第１の選択部分４９に対応している。第１のマスク４４の第２のアンチモン導入用開口４３ｂは図４の第３及び第４の鎖線４５ｃ、４５ｄ間の内側に設けられている。第３及び第４の鎖線４５ｃ、４５ｄ間は第２の埋め込み層９のための第２の選択部分５０に対応している。第１のマスク４の第３のアンチモン導入用開口４３ｃは図４の第５及び第６の鎖線４５ｅ、４５ｆ間の内側に設けられている。第５及び第６の鎖線４５ｅ、４５ｆ間は第３の埋め込み層１０のための第３の選択部分１０ａ’に対応している。既に説明したように、第１、第２及び第３の選択部分４９，５０、１０ａ’はＰ形半導体領域６における第１、第２及び第３の埋め込み層８，９，１０を形成するための予定領域を示す。
次に、第１のマスク４４の第１、第２及び第３のアンチモン導入用開口４３ａ、４３ｂ、４３ｃを通してＰ形半導体領域６内に選択的に第１のＮ形不純物としてのアンチモンを同時に導入即ち拡散し、第１、第２及び第３の埋め込み層８、９、１０のための第１、第２及び第３の選択部分４９，５０、１０ａ’に第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａを形成する。第１及び第２のアンチモン導入領域２４ａ、２７ａは第１及び第２のＦＥＴ１、２のための第１及び第２の埋め込み層８、９を形成するために使用される。また、第３のアンチモン導入領域１０ａはトランジスタ３のための第３の埋め込み層１０を形成するために使用される。各アンチモン導入領域２４ａ、２７ａ、１０ａは、拡散温度が約１２３０℃、拡散時間が約１８０分の条件によるアンチモンの熱拡散によって形成されており、約２×１０１８ｃｍ−３の表面不純物濃度を有し、約６μｍの拡散の深さを有する。なお、本願においては、Ｐ形半導体領域６が第１の半導体領域、第１及び第２のアンチモン導入領域２４ａ、２７ａが第２及び第３の半導体領域と呼ばれることもある。
次に、図４の第１のマスク４４を取り除き、しかる後、不純物のドーピングを阻止する機能を有するシリコン酸化膜から成る第２のマスク４６を形成する。この第２のマスク４６は、図５に示すように第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａが形成されたＰ形半導体領域６の表面上に形成される。なお、図４の第１のマスク４４を除去しないで、この第１のマスク４４に重ねてシリコン酸化膜を形成することによって第２のマスク４６を得ることもできる。
図５の第２のマスク４６は第２の不純物としてのリンを選択的に導入するための第１及び第２のリン導入用開口４７、４８を有する。第１及び第２のリン導入用開口４７、４８は、平面的に見て、即ち半導体基板４１の表面に対して垂直の方向から見て図６で鎖線で示す第１及び第２の埋め込み層８，９のための第１及び第２の選択部分４９，５０の内側にそれぞれ配置されている。第１及び第２の選択部分４９，５０の相互間及び第３の埋め込み層１０のための第３の選択部分１０ａ’は第２のマスク４６で覆われている。
第１のリン導入用開口４７はそれぞれＷ１の幅を有する６個の帯状開口の集まりから成り、第１の選択部分４９の一部を露出させるように形成されている。即ち、第１のリン導入用開口４７は第１のアンチモン導入領域２４ａの表面の一部を露出させるように配置されている。６個の帯状の第１のリン導入用開口４７の相互間にはマスク４６の幅Ｗ２の細条部分が配置されている。第２のリン導入用開口４８はそれぞれ幅Ｗ３を有する６個の帯状開口の集まりから成り、第２の選択部分５０の一部を露出させるように形成されている。即ち、第２のリン導入用開口４８は第２のアンチモン導入領域２７ａの一部を露出させるように配置されている。６個の帯状の第２のリン導入用開口４８の相互間にはマスク４６の幅Ｗ４の細条部分が配置されている。互いに並置された６個の第１のリン導入用開口４７の相互間の幅Ｗ２の半分の値及び６個の第２のリン導入用開口４８の相互間の幅Ｗ４の半分の値はこれ等の開口４７、４８から導入されたリンの横方向の拡散距離よりも十分に小さいことが望ましい。第１のリン導入用開口４７の幅Ｗ１は第２のリン導入用開口４８の幅Ｗ３よりも大きい。第１及び第２のリン導入用開口４７、４８の長さＬ１は同一値である。今、平面的に見て第１及び第２の選択部分４９、５０の面積をＳ１、Ｓ２、６個の第１のリン導入用開口４７の合計面積をＳａ、６個の第２のリン導入用開口４８の合計面積をＳｂとした時に、第１の選択部分４９の面積Ｓ１に対する６個の第１のリン導入用開口４７の合計面積Ｓａの割合Ｓａ／Ｓ１は、第２の選択部分５０の面積Ｓ２に対する６個の第２のリン導入用開口４８の合計面積Ｓｂの割合Ｓｂ／Ｓ１よりも大きい。図６では第１及び第２のリン導入用開口４７、４８がそれぞれ６個であるが、これ等の数を増減することができる。なお、第１及び第２のリン導入用開口４７、４８は第１及び第２の選択部分４９、５０の中に均一に分布することが望ましい。また、リンの拡散速度が速いので、第１及び第２のリン導入用開口４７、４８の最外周縁は、平面的に見て第１のマスク４４の第１及び第２のアンチモン導入用開口４３ａ、４３ｂの内側に位置することが望ましい。
次に、第２のマスク４６の開口４７、４８を通して第１及び第２のアンチモン導入領域２４ａ、２７ａを有する半導体基板４１に第２のＮ形不純物であるリンを導入し、図５に示す第１及び第２のリン導入領域５１、５２を形成する。第１及び第２のリン導入領域５１、５２を形成する時には、例えば拡散温度が約１１５０℃、拡散時間が約１５０分の条件でリンを拡散させる。第１及び第２のリン導入領域５１、５２の表面の不純物濃度はそれぞれ約３×１０１７ｃｍ−３であり、第１及び第２のリン導入領域５１、５２の拡散の深さは約８μｍである。第２の不純物としてのリンの拡散係数即ち拡散速度は、第１の不純物としてのアンチモンの拡散係数よりも十分に大きい。従って、リンは第１及び第２のアンチモン導入領域２４ａ、２７ａよりも深く拡散する。図５において第１及び第２のアンチモン導入領域２４ａ、２７ａと第１及び第２のリン導入領域５１、５２とが重なっている部分にはアンチモンとリンとの両方が含まれている。
第１の選択部分４９の複数の第１のリン導入用開口４７の相互間の幅Ｗ２は比較的狭いので、熱処理によるリンお拡散によって複数の第１のリン導入用開口４７の相互間のマスク４６の下にもリン導入領域５１が生じる。
第２の選択部分５０の複数の第２のリン導入用開口４８の相互間の幅Ｗ４は第１の選択部分４９の複数の第１のリン導入開口４７の相互間の幅Ｗ２よりも広い。しかし、図５の例では複数の第２のリン導入用開口４８の相互間のマスク４６の下にも第２のリン導入領域５２が生じている。なお、複数の第１及び第２のリン導入用開口４７、４８のそれぞれの相互間の距離Ｗ２、Ｗ４は、Ｎ形半導体エピタキシャル層７を形成する前の熱処理におけるリンの拡散距離の２倍以下にすることが望ましい。これにより、図８に示す連続性の良い第１及び第２の埋め込み層８，９の第２及び第４の部分２５、２８が得られる。
第１及び第２のリン導入領域５１、５２のリンの不純物濃度は半導体基板４１の表面即ち第１及び第２のアンチモン導入領域２４ａ、２７ａの表面で最も高く、半導体基板４１の下面方向に進むに従って徐々に低くなる。第１の選択部分４９の単位面積当りのリンの量は第２の選択部分５０の単位面積当りのリンの量よりも多い。即ち、前述したように第１の選択部分４９の面積Ｓ１に対する６個の第１のリン導入用開口４７の合計面積Ｓａの割合Ｓａ／Ｓ１が第２の選択部分５０の面積Ｓ２に対する６個の第２のリン導入用開口４８の合計面積Ｓｂの割合Ｓｂ／Ｓ２よりも大きい。従って、もし、第１及び第２の選択部分４９、５０の面積Ｓ１、Ｓ２が同一であると仮定すれば、第１の選択部分４９におけるリンの量は第２の選択部分５０におけるリンの量よりも多くなる。第１の選択部分４９へのリンの導入量が第２の選択部分５０に対するリンの導入量よりも多いということは、第１の選択部分４９の表面におけるリンの平均不純物濃度が第２の選択部分５０の表面におけるリンの平均不純物濃度よりも高いことを意味している。
次に、図７に示すように第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａ及び第１第２のリン導入領域５１、５２が形成されているＮ形半導体領域６の表面即ち半導体基板４１の表面上に、開口５３を有するシリコン酸化膜から成る第３のマスク５４を形成する。即ち、図５の第２のマスク４６を取り除き、しかる後、第３のマスク５４を形成する。なお、図５の第２のマスク４６を除去しないで、この第２のマスク４６に重ねてシリコン酸化膜を形成することによって第３のマスク５４を得ることもできる。また、Ｐ＋形半導体領域２３ａ又は素子間分離領域２３をマスク以外の手段で形成する場合には第３のマスク５４を設けることが不要になる。
第３のマスク５４の開口５３は図１のＰ形分離領域２３に対応するように形成する。次に、第３のマスク５４の開口５３からＰ形半導体領域６にＰ形不純物であるボロンを拡散してＰ＋形半導体領域２３ａを形成する。このＰ＋形半導体領域２３ａは、例えば拡散温度が約１１５０℃、拡散時間が約１５０分の条件で形成される。このＰ＋形半導体領域２３ａの表面の不純物濃度は例えば３×１０１８ｃｍ−３、この拡散深さは例えば約３μｍである。
次に、図７の第３のマスク５４を除去し、半導体基板４１の表面を露出させる。しかる後、第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａ及び第１及び第２のリン導入領域５１、５２を伴なっているＰ形半導体領域６の上面即ち半導体基板４１の表面上に、図８に示すＮ形半導体から成るエピタキシャル層７を周知の気相エピタキシャル成長法によって成長させる。Ｎ形エピタキシャル層７を形成する時に半導体基板４１が約１１８０℃に加熱される。この結果、図７の第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａに含まれているアンチモン、第１及び第２のリン導入領域５１、５２に含まれているリン、及びＰ＋形半導体領域２３ａに含まれているボロンが、半導体基板４１のＰ形半導体領域６側に拡散し、同時にＮ形エピタキシャル層７側にも拡散し、図１及び図８に示す第１及び第２の部分２４、２５から成る第１の埋め込み層８と、第３及び第４の部分２７、２８から成る第２の埋め込み層９と、第３の埋め込み層１０と、Ｐ＋形半導体領域２３ｂとが得られる。第１、第２及び第３の埋め込み層８、９、１０の厚みＴ１、Ｔ２、Ｔ３は、第１及び第２のＦＥＴ１、２とトランジスタ３の形成のための熱処理によって変化する。しかし、説明を簡略化するために、図１、図８、図９及び図１０において第１、第２及び第３の埋め込み層８、９、１０と第１、第２第３及び第４の部分２４、２５、２７、２８がほぼ同一に示されている。
図１及び図８に示されている第１及び第３の部分２４、２７はアンチモンとリンとの両方を含む領域であり、第２及び第４の部分２５、２８はリンを含む領域であり、第３の埋め込み層１０はアンチモンを含む領域であり、Ｐ＋形半導体領域２３ｂはボロンを含む領域である。前述したようにリンはアンチモンよりも拡散速度が速いので、リン拡散領域から成る第２及び第４の部分２５、２８が第１及び第３の部分２４、２７の上方及び下方の両方に形成される。第１及び第２の埋め込み層８、９の厚みＴ１、Ｔ２は、基板４１の表面におけるリンの平均不純物濃度に応じて変化する。図７の第１のリン導入領域５１のリンの平均不純物濃度は第２のリン導入領域５２のリンの平均不純物濃度よりも大きい。従って、エピタキシャル層７の形成工程及びその後の第１及び第２のＦＥＴ１、２とトランジスタ３の形成工程における熱処理に基づいて、リンが拡散された領域、即ち第１及び第３の埋め込み層８、９の第１及び第２の厚みＴ１、Ｔ２はＴ１＞Ｔ２の関係になる。即ち、第１の厚みＴ１が第２の厚みＴ２よりもおおきくなる。第３の埋め込み層１０はリンを含まないアンチモンの拡散層であるので、この厚みＴ３は第１及び第２の厚みＴ１、Ｔ２よりも薄い。また、Ｎ形エピタキシャル層７の表面から第１及び第２の埋め込み層８、９までの第４及び第５の厚みＴ４、Ｔ５はＴ４＜Ｔ５の関係になる。即ち、第４の厚みＴ４が第５の厚みＴ５よりも薄くなる。また、Ｎ形エピタキシャル層７の表面から第３の埋め込み層１０までの第６の厚みＴ６は第４及び第５の厚みＴ４、Ｔ５よりも大きい。
図８の第１の部分２４と第２の部分２５から成る第１の埋め込み層８は、図１の第１のＦＥＴ１のドレイン電流の通路として機能する。また、第３の部分２７と第４の部分２８とから成る第２の埋め込み層９は第２のＦＥＴ２のドレイン電流の通路として機能する。
図７では複数の第１及び第２のリン導入領域５１、５２の先端が非平坦である。しかし、エピタキシャル成長工程及びその後の工程における熱処理におけるリンの拡散によって図１、図８、図９及び図１０に示すようにほぼ均一の厚みを有する第２及び第４の部分２５、２８が得られる。
なお、Ｎ形エピタキシャル層７を成長させる時に、Ｎ形エピタキシャル層７のための本来のＮ形不純物の他に基板４１側から蒸発したアンチモン、リン及びボロンがＮ形エピタキシャル層７に若干含まれることがある。
次に、図９に示すようにＮ形エピタキシャル層７の表面に開口５５を有するシリコン酸化膜から成る第４のマスク５６を形成する。なお、開口５５は図１の分離領域２３を得るための位置に設ける。続いて、このマスク５６の開口５５を通してＮ形エピタキシャル層７内にＰ形不純物であるボロンを選択的に拡散し、図９に示すように、Ｐ形半導体領域２３ｃを形成する。この領域２３ｃは下の領域２３ｂと連接して分離領域２３の一部となる。
次に、図１０に示すように、開口５７、５８、５９を有する第５のマスク６０をＮ形エピタキシャル層７の上面に形成する。続いて、このマスク６０の開口５７、５８、５９を通じてＮ形不純物であるリンをＮ形エピタキシャル層７に選択的に拡散して、第１及び第２のＦＥＴ１、２の第１及び第２の埋め込み層８，９の第１及び第３の部分２４、２７に連接するＮ＋形半導体領域から成る第１及び第２のドレイン取り出し領域１４、１８と、トランジスタ３の埋め込み層１０に連接するＮ形半導体領域から成るコレクタ取り出し領域２２を同時に形成する。
次に、周知の拡散法等によって図１に示す第１及び第２のＦＥＴ、２のＰ型ボデイ領域１２、１６及びＮ型ソース領域１３、１７、トランジスタ３のＰ型ベース領域２０及びＮ型エミッタ領域２１を同時に形成する。更に、図１に示す絶縁膜３０、ドレイン電極３１、３４、ソース電極３２、３５、ゲート電極３３、３６、コレクタ電極３７、エミッタ電極３８、ベース電極３９を形成することによって、図１の集積化された半導体装置を完成させる。
この実施形態では、第１及び第２のＦＥＴ１、２のＰ型ウェル領域から成るボデイ領域１２、１６とトランジスタ３のベース領域２０とが同一の選択拡散用マスクを使用したボロンの拡散によって同時に形成されており、これ等のＮ形エピタキシャル層７の表面からの深さは同一である。一方、Ｎ形エピタキシャル層７の表面から第１、第２及び第３の埋め込み層８、９、１０までの距離Ｔ４、Ｔ５、Ｔ６は互いに異なる。この結果、第１のＦＥＴ１のＰ形ボデイ領域１２と第１の埋め込み層８との間の第１のドレイン領域１１の厚みが、第２のＦＥＴ２のＰ形ボデイ領域１６と第２の埋め込み層９との間の第２のドレイン領域１５の厚み、及びトランジスタ３のベース領域２０と埋め込み層１０との間のコレクタ領域１９の厚みよりも小さくなる。また、第１の埋め込み層８の平均不純物濃度が第２の埋め込み層９の平均不純物濃度よりも高くなる。この結果、第１のＦＥＴ１のオン状態におけるドレイン電流の通路の抵抗値が第２のＦＥＴ２のドレイン電流の通路の抵抗値よりも小さくなる。従って、第１のＦＥＴ１の電力損失が第２のＦＥＴ２の電力損失よりも小さくなる。他方、第２のＦＥＴ２のドレイン領域１５の厚みが第１のドレイン領域１１の厚みよりも大きく、且つ第２の埋め込み層９の平均不純物濃度が第１の埋め込み層８の平均不純物濃度よりも低くなるので、第２のＦＥＴ２のドレイン・ソース間の耐圧が第１のＦＥＴ１のドレイン・ソース間の耐圧よりも大きくなる。また、バイポーラトランジスタ３のコレクタ領域１９の厚みは第１及び第２のＦＥＴ１、２のドレイン領域１１、１５の厚みよりも大きいので、トランジスタ３のベース・コレクタ間及びコレクタ・エミッタ間の耐圧が比較的高い。
なお、この実施形態では図１０の状態で第１及び第２のドレイン引き出し領域１４、１８が第１及び第３の埋め込み領域２４、２７に接続され、コレクタ引き出し領域２２が第３の埋め込み層１０に接続されている。しかし、図１０の状態では各引き出し領域１４、１８、２２を第１及び第２の埋め込み層８，９の第１及び第３の部分２４、２７及び第３の埋め込み層１０に十分に接続させずに、これ等の十分な接続を図１に示すＰ形ボデイ領域１２、１６、ソース領域１３、１７、ベース領域２０、エミッタ領域２１の形成中の加熱による拡散によって達成させることができる。また、第１及び第２のドレイン引出し領域１４、１８は図１の完成した状態で第２及び第４の部分２５、２８のみに接続された状態であってもよい。
本実施形態は次の利点を有する。
（１） 厚み及び平均不純物濃度が異なる第１及び第２の埋め込み層８、９を同一製造工程で容易に形成することができる。即ち、図５及び図６に示すように同一のマスク４６における第１及び第２の埋め込み層８，９のための第１及び第２の選択部分４９，５０における第１及び第２のリン導入用開口４７、４８のパターンを互いに異なるパターンにするのみで、第１及び第２の埋め込み層８、９の厚み及び平均不純物濃度に差をつけることができる。更に詳細には、第１の選択部分４９の面積Ｓ１に対する複数の第１のリン導入用開口４７の合計面積Ｓａの割合Ｓａ／Ｓ１を、第２の選択部分５０の面積Ｓ２に対する複数の第２のリン導入用開口４８の合計面積Ｓｂの割合Ｓｂ／Ｓ２よりも大きくすることによって、第１の選択部分４９におけるリンの平均不純物濃度が第２の選択部分５０におけるリンの平均不純物濃度よりも高くなる。この結果、第１の埋め込み層８の厚み及び平均不純物濃度が第２の埋め込み層９のこれ等よりも大きくなる。これにより、オン状態におけるドレイン・ソース間抵抗値が第２のＦＥＴ２よりも小さい第１のＦＥＴ１と、ドレイン・ソース間の耐圧が第１のＦＥＴ１よりも高い第２のＦＥＴ２とを同時に且つ容易に形成することができる。
（２） 厚み及び平均不純物濃度の異なる第１、第２及び第３の埋め込み層８、９、１０を容易に形成することができる。即ち、第１及び第２のＦＥＴ１、２の第１及び第２の埋め込み層８、９はアンチモンとこれよりも大きい拡散速度を有するリンとで形成し、トランジスタ３の第３の埋め込み層１０をアンチモンで形成する。このため、同一のエピタキシャル成長工程及びその後の工程の熱処理によって、厚み及び平均不純物濃度の異なる第１、第２及び第３の埋め込み層８、９、１０が得られる。なお、トランジスタ３の第３の埋め込み層１０の厚みを小さくすると、コレクタ領域１９の厚みが大きくなり、コレクタ・ベース間及びコレクタ・エミッタ間の耐圧が高くなる。
（３） 第１及び第２の埋め込み層８、９をリン導入領域のみで形成しないで、アンチモン導入領域とリン導入領域との両方で形成する。この結果、リンの不純物濃度を比較的低く抑えることができ、エピタキシャル成長工程時にリンがバイポーラトランジスタ３側のエピタキシャル成長層に入り込むことを防ぐことができる。即ち、もし、第１及び第２のＦＥＴ１、２の第１及び第２の埋め込み層８、９をリンのみで形成し、トランジスタ３の埋め込み層１０をアンチモンのみで形成すれば、第１及び第２の埋め込み層８、９においてはアンチモンを含まない分だけリンの不純物濃度を高めることが要求される。この要求に応えるために、もし、基板４１におけるリン導入領域の不純物濃度を高くすると、エピタキシャル成長工程時にリンが蒸発してトランジスタ３のためのエピタキシャル成長層にリンが混入し、所望特性のトランジスタ３を得ることができなくなる。これに対し、本実施形態では拡散速度がリンよりも遅く且つリンよりも蒸発し難いアンチモンをリンと共に第１及び第２の埋め込み層８、９に使用しているので、リンの濃度を必要以上に高めることが不要になり、リンの蒸発によるトランジスタ３の特性劣化を防止することができる。
（４） 第１及び第２の埋め込み層８、９がアンチモンとリンとの組み合せで形成されている。従って、第１及び第２の埋め込み層８、９の厚さ及び不純物濃度の調整が容易になり、第１及び第２のＦＥＴ１、２の耐圧及びオン抵抗の調整が容易になる。
（５） 第１及び第２の埋め込み層８、９に高い不純物濃度でアンチモンを含む第１及び第３の埋め込み領域２４、２７が含まれているので、Ｐ形半導体領域６と第１及び第２の埋め込み層８、９との間に生じる寄生素子即ち不要な素子の動作を抑制することができる。
第２の実施形態
次に、図１１を参照して第２の実施形態の半導体装置を説明する。但し、図１１において図１と実質的に同一の部分には同一の符号を付してその説明を省略する。
図１１の半導体装置は図１の半導体装置の第１及び第２のＦＥＴ１、２を第１及び第２のバイポーラトランジスタ１ａ、２ａに変形し、この他は図１と同一に形成したものである。即ち、図１１の半導体装置は、図１の半導体装置のドレイン領域１１、１５、ボデイ領域１２、１６、ソース領域１３、１７、ドレイン引き出し領域１４、１８、ドレイン電極３１、３４、ソース電極３２、３５、ゲート電極３３、３６の代りに、コレクタ領域１１ａ、１５ａ、ベース領域１２ａ、１６ａ、エミッタ領域１３ａ、１７ａ、コレクタ引き出し領域１４ａ、１８ａ、コレクタ電極３１ａ、３４ａ、エミッタ電極３２ａ、３５ａ、ベース電極３３ａ、３６ａを設け、この他は図１と同一に形成したものである。
図１１の第１、第２及び第３の埋め込み層８、９、１０は第１の実施形態と同一の方法で形成されているので、第２の実施形態によっても第１の実施形態と同一の効果を得ることができる。即ち、特性の異なる第１、第２及び第３のバイポーラトランジスタ１ａ、２ａ、３を容易に形成することができる。
第３の実施形態
図１２は、図６の第２のマスク４６を変形した第２のマスク４６ａを示す。図１２の第２のマスク４６ａの複数の第１及び第２のリン導入用開口４７ａ、４８ａは、それぞれ平面形状四角形であって、行と列とを形成するようにマトリックス状に配置されている。第１及び第２のリン導入用開口４７ａ、４８ａの合計面積Ｓａ、ＳｂはＳａ＞Ｓｂの関係を有し、異なる値を有している。従って、図１２のマスク４６ａによっても第１の実施形態と同様に第１及び第２の選択部分４９、５０に対するリンの導入量に差を持たせることができる。よって、第３の実施形態は第１の実施形態と同一の効果を有する。
第４の実施形態
図１３は、図５及び図６の第２のマスク４６を変形した第２のマスク４６ｂ、及びこの第２のマスク４６ｂを使用して形成された第１及び第２のリン導入領域５１ａ，５２を有する半導体基板４１を示す。図１３の第２のマスク４６ｂは、図５の第２のマスク４６の第１のリン導入用開口４７を変形した第１のリン導入用開口４７ｂを設け、この他は図５と同一に形成したものである。図１３の第１のリン導入用開口４７ｂは図４の第１のアンチモン導入用開口４３ａよりも少し小さい１つの開口から成る。第１及び第２のリン導入用開口４７ｂ、４８の面積Ｓａ、ＳｂはＳａ＞Ｓｂの関係を有する。従って、図１３の第１及び第２のリン導入用開口４７ｂ、４８から半導体基板４１にリンを導入することによって形成された第１及び第２のリン導入領域５１ａ，５２の不純物濃度の関係は図５の第１及び第２のリン導入領域５１，５２の不純物濃度の関係と同様になる。このため、第４の実施形態によっても第１の実施形態と同一の効果を得ることができる。
第５の実施形態
次に、図１４〜図１７を参照して第５の実施形態の半導体装置の製造方法を説明する。但し、図１４〜図１７において図１〜図１０と実質的に同一の部分には同一の符号を付してその説明を省略する。
図１４に示す第５の実施形態の半導体装置は、図１に示す第１の実施形態の半導体装置におけるアンチモンとリンとの両方を含む第１及び第２の埋め込み層８，９の第１及び第３の部分２、２７を省き、この他は図１と同一に形成したものである。従って、図１４の第１及び第２の埋め込み層８ａ、９ａは、図１の第２及び第４の部分２５，２８と同様に不純物としてリンのみを含む第１及び第２のＮ＋形半導体領域２５’、２８’のみから成る。
図１４の半導体装置を製造する時には、まず、図１５に示すＰ＋形半導体領域５及びＰ形半導体領域６から成る半導体基板４１ａを用意する。この半導体基板４１ａは図４に示す第１及び第２のアンチモン導入領域２４ａ、２７ａを有していない。
次に、図１５に示すようにＰ形半導体領域６の表面上にマスク４６を形成する。図１５の第１のマスク４６は図５及び図６に示す第２のマスク４６と同一パターンを有する。即ち、第１のリン導入用開口４７の幅Ｗ１は第２のリン導入用開口４８の幅Ｗ３よりも大きい。第１及び第２のリン導入用開口４７、４８の長さＬ１は同一値である。平面的に見て第１及び第２の埋め込み層８ａ，９ａのための第１及び第２の選択部分４９、５０の面積をＳ１、Ｓ２、６個の第１のリン導入用開口４７の合計面積をＳａ、６個の第２のリン導入用開口４８の合計面積をＳｂとした時に、第１の選択部分４９の面積Ｓ１に対する６個の第１のリン導入用開口４７の合計面積Ｓａの割合Ｓａ／Ｓ１は、第２の選択部分５０の面積Ｓ２に対する６個の第２のリン導入用開口４８の合計面積Ｓｂの割合Ｓｂ／Ｓ１よりも大きい。
次に、図１５の第１のマスク４６の第１及び第２のリン導入用開口４７，４８を介して図５の工程と同様にＮ形不純物としてのリンをＰ形半導体領域６に拡散して第１及び第２のリン導入領域５１、５２を図５と同様に形成する。リンの不純物濃度はＰ形半導体領域６の表面で最も高く、Ｐ型半導体領域６の下面方向に進むに従って徐々に低くなる。第１の選択部分４９の単位面積当りのリンの量は第２の選択部分５０の単位面積当りのリンの量よりも多い。
次に、図１６に示すように第１及び第２のリン導入領域５１、５２が形成されているＮ形半導体領域６の表面即ち半導体基板４１ａの表面上に開口５３を有するシリコン酸化膜から成る第２のマスク５４を形成する。即ち、図１５の第１のマスク４６を取り除き、しかる後、図１６に示す第２のマスク５４を形成する。なお、図１５の第１のマスク４６を除去しないで、この第１のマスク４６に重ねてシリコン酸化膜を形成することによって第２のマスク５４を得ることもできる。また、Ｐ＋形半導体領域２３ａ又は素子間分離領域２３をマスク以外の手段で形成する場合には第２のマスク５４を設けることが不要になる。図１６の第２のマスク５４は図７の第３のマスク５４と同一のパターンを有する。第２のマスク５４の開口５３は図１４のＰ形分離領域２３に対応するように形成する。次に、第２のマスク５４の開口５３からＰ形半導体領域６にＰ形不純物であるボロンを拡散して図７と同様にＰ＋形半導体領域２３ａを形成する。
次に、図１６の第２のマスク５４を除去し、半導体基板４１ａの表面を露出させ、しかる後、図１７に示すように第１及び第２のアンチモン導入領域１０ａ及び第１及び第２のリン導入領域５１、５２を伴なっているＰ形半導体領域６の上面即ち半導体基板４１ａの上面に、Ｎ形半導体領域から成るエピタキシャル層７を周知の気相エピタキシャル成長法によって成長させる。Ｎ形エピタキシャル層７を気相エピタキシャル成長法で形成する時には半導体基板４１ａが約１１８０℃に加熱される。この結果、図１６のアンチモン導入領域１０ａのアンチモン、第１及び第２のリン導入領域５１、５２のリン及びＰ＋形半導体領域２３ａのボロンが、半導体基板４１ａのＰ形半導体領域６側に拡散し、同時にＮ形エピタキシャル層７側にも拡散し、図１４及び図１７に示す互いに異なる厚さ及び不純物濃度を有する第１、第２、及び第３の埋め込み層８ａ、９ａ、１０が得られる。なお、第１、第２及び第３の埋め込み層８ａ、９ａ，１０の厚さは、Ｐ形ボデイ領域１２、１６、ソース領域１３、１７等の形成時の熱処理によっても大きくなる。
図１７の第１及び第２の埋め込み層８ａ、９ａは第１及び第２のリン拡散領域２５’，２８’から成る。
図１６の第１のリン導入領域５１のリンの平均不純物濃度は第２のリン導入領域５２のリンの平均不純物濃度よりも大きい。従って、エピタキシャル成長工程及びその後の工程の熱処理時に、第１及び第２のリン導入領域５１、５２のリン拡散によって形成される第１及び第２の埋め込み層８ａ、９ａの第１及び第２の厚みＴ１、Ｔ２はＴ１＞Ｔ２の関係になる。また、エピタキシャル層７の表面から第１及び第２の埋め込み層８ａ、８ｂまでの第４及び第５の厚みＴ４、Ｔ５はＴ４＜Ｔ５の関係になる。また、第１の埋め込み層８ａの平均不純物濃度は第２の埋め込み層９ａのそれよりも大きい。
図１７のＮ形半導体領域７には、図９及び図１０と同一の工程で素子分離領域２３、ドレイン引き出し領域１４、１８、及びコレクタ引き出し領域２２を形成し、しかる後、図１４に示すＰ形ボデイ領域１２、１６、Ｎ形ソース領域１３、１７、Ｐ形ベース領域２０、Ｎ形エミッタ領域２１を第１の実施形態と同一の方法で形成する。
図１４の第５の実施形態の半導体装置は、図１のアンチモンとリンとの両方を含む埋め込み領域２４、２７を有さない他は、図１と同一であるので、アンチモンの効果を除いて第１の実施形態と同一の利点を有する。
変形例
本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
（１） エピタキシャル層７に、更に、接合型電界効果トランジスタ等の別の半導体素子、更に抵抗やコンデンサ等の受動素子等を形成することができる。
（２） 図６及び図１２では、第１及び第２のリン導入用開口４７、４７ａ、４８、４８ａのそれぞれの面積が異なり、個数が同一であるが、この代わりに、第１及び第２のリン導入用開口４７、４７ａ、４８、４８ａのそれぞれの面積を同一とし、これらの個数を変えることができる。
（３） バイポーラトランジスタ３の代りに電界効果トランジスタを設けることができる。
（４） アンチモン導入領域２４ａ、２７ａを厚く形成し、図５のリン導入領域５１、５２がアンチモン導入領域２４ａ、２７ａの下側に形成されず、且つ図８の第２及び第４の部分２５、２７が第１及び第３の部分２４、２７の下側に生じないようにすることができる。
（５） 第１及び第３の部分２４、２７にアンチモンの代りにＡｓ（砒素）を導入することができる。
（６） 第１の埋め込み層８又は８ａと第２の埋め込み層９又は９ａとの一方又は両方がＰ＋形半導体領域５に達するように半導体素子を構成することができる。
（７） 第１及び第２のＦＥＴ１、２、及び第１及び第２のバイポーラトランジスタ１ａ、２ａの代りに、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）、サイリスタ、ダイオード等の別の半導体素子を形成することができる。
（８） 図１１の第１及び第２のバイポーラトランジスタ１ａ、２ａの第１及び第２の埋め込み層８，９を図１４と同様にリンのみを含む半導体領域で構成することができる。
（９） 図１３の第１及び第２のアンチモン導入領域２４ａ、２７ａを省くことができる。
産業上の利用の可能性
上述から明らかなように、本発明は、複数のトランジスタ又はＦＥＴ等を含む複合半導体装置の製造に利用することができる。
【図面の簡単な説明】
図１は、本発明の第１の実施形態に従う半導体装置を示す断面図である。
図２は、図１の半導体基体の第１及び第２のＦＥＴを含む表面を示す平面図である。
図３は、図１の半導体装置を製造するためのシリコン酸化膜を伴った半導体基板を示す断面図である。
図４は、図３のシリコン酸化膜を使用して第１のマスクを形成し、更にアンチモンを導入した後の半導体基板を示す断面図である。
図５は、第２のマスクを形成し、且つリンを導入した後の半導体基板を示す断面図である。
図６は、図５の第２のマスクの平面図である。
図７は、第３のマスクを形成し、且つ分離領域のためのＰ＋形半導体領域を形成した後の半導体基板を示す断面図である。
図８は、Ｎ形エピタキシャル層を形成した後の半導体基体を示す断面図である。
図９は、第４のマスクを形成し、且つ分離領域を形成した後の半導体基体を示す断面図である。
図１０は、第５のマスクを形成し、且つ引き出し領域を形成した後の半導体基体を示す断面図である。
図１１は、第２の実施形態の半導体装置を示す断面図である。
図１２は、第３の実施形態の第２のマスクを示す平面図である。
図１３は、第４の実施形態の第２のマスクを伴った半導体基板を示す平面図である。
図１４は、第５の実施形態に従う半導体装置を示す断面図である。
図１５は、図１４の半導体装置を製造するために、マスクを介してリンを導入した後の半導体基板を示す断面図である。
図１６は、分離領域を形成した後の半導体基板を示す断面図である。
図１７は、図１６の半導体基板にエピタキシャル層を形成した後の半導体基体を示す断面図である。
本発明は、埋め込み層を有する半導体素子を複数個含んでいる半導体装置の製造方法に関する。
背景技術
埋め込み層を有する半導体装置は例えば米国特許第５，３３０，９２２号等で公知である。また、１つの半導体基体に絶縁ゲート型電界効果トランジスタとバイポーラ型トランジスタを形成し、且つ各トランジスタに厚さの異なる埋め込み層を設けた半導体装置が日本の特開平１０−２４２３１１号公報に開示されている。ここに開示されている半導体装置における電界効果トランジスタの埋め込み層は、アンチモンとリンの拡散によって形成され、バイポーラ型トランジスタの埋め込み層はアンチモンの拡散によって形成されている。
ところで、同一の半導体基体に形成する第１及び第２の半導体素子のための第１及び第２の埋め込み層を、同一の不純物を使用して異なる厚さに形成したい場合がある。例えば、第１及び第２の絶縁ゲート型電界効果トランジスタを同一の半導体基体に形成する場合において、第１の電界効果トランジスタのドレイン・ソース間の抵抗値が第２の電界効果トランジスタのドレイン・ソース間の抵抗値よりも小さく、且つ第２の電界効果トランジスタのドレイン・ソース間の耐圧が第１の電界効果トランジスタのドレイン・ソース間の耐圧よりも高くなるように、第１及び第２の電界効果トランジスタを形成することが要求される場合がある。この要求に応えるためには、第１の電界効果トランジスタの埋め込み層の厚さを第２の電界効果トランジスタの埋め込み層の厚さよりも厚く形成し、且つ第１の電界効果トランジスタの埋め込み層の不純物濃度を高くすればよい。上述のように第１の電界効果トランジスタの埋め込み層の厚さが大きくなり且つ不純物濃度が高くなると、半導体基体内のドレイン領域の厚みが小さくなり、電界効果トランジスタのオン状態におけるドレイン・ソース間の抵抗値が低下し、且つドレイン・ソース間の耐圧が小さくなる。
第１及び第２の埋め込み層の厚み及び不純物濃度を異なる値にする方法として、異なる拡散速度の不純物を使用して第１及び第２の埋め込み層を形成する方法、または不純物を拡散する時間の長さを変えて第１及び第２の埋め込み層を形成する方法等が考えられる。しかし、上記のいずれの方法を採用しても、第１及び第２の埋め込み層のための特別な製造工程が必要になり、半導体装置の製造コストの上昇を招く。
そこで、本発明の目的は、同一の製造工程で異なる厚さ及び不純物濃度を有する第１及び第２の埋め込み層を形成することができる方法を提供することにある。
発明の開示
次に、上記課題を解決し、上記目的を達成するための本発明を実施形態を示す図面の符号を参照して説明する。なお、本願各請求項及び以下の本願発明の説明において使用する参照符号は、本願発明の理解を助けるためのものであり、本願発明を限定するものではない。
本願発明に従う半導体装置の製造方法は、第１の半導体素子１又は１ａのための第１の埋め込み層８又は８ａを形成するための第１の選択部分４９と第２の半導体素子２又は２ａのための第２の埋め込み層９又は９ａを形成するための第２の選択部分５０とを有する第１の導電形の第１の半導体領域６を備えている半導体基板４１を用意するステップと、
前記第１の半導体領域６の表面に配置され、且つ前記第１の選択部分４９の一部に対応する第１の開口４７又は４７ａ又は４７ｂと前記第２の選択部分５０の一部に対応する第２の開口４８又は４８ａとを有し、且つ平面的に見て、前記第１の選択部分４９の面積Ｓ１に対する前記第１の開口４７の面積Ｓａの割合Ｓａ／Ｓ１が、前記第２の選択部分５０の面積Ｓ２に対する前記第２の開口４８の面積Ｓｂの割合Ｓｂ／Ｓ２よりも大きくなるように前記第１及び第２の開口が形成されているマスク４６又は４６ａ又は４６ｂを形成するステップと、
前記マスクの前記第１及び第２の開口４７又は４７ａ又は４７ｂ、４８又は４８ａを介して前記第１の半導体領域６に前記第１の導電形と反対の第２の導電形の不純物を導入し、これにより、前記第１及び第２の埋め込み層８又は８ａ、９又は９ａのそれぞれの一部としての第２及び第３の半導体領域５１又は５１ａ、５２を形成するステップと、
前記半導体基板４１の表面上に、前記第２及び第３の半導体領域よりも低い不純物濃度を有する第２の導電形のエピタキシャル層７を成長させ、これにより、前記第２及び第３の半導体領域５１又は５１ａ、５２の中の不純物の熱拡散に基づいて、第１の埋め込み層８又は８ａ、及び前記第１の埋め込み層８又は８ａよりも薄い厚みを有する第２の埋め込み層９又は９ａを形成するステップと
を有している。
なお、第１及び第２の埋め込み層８、９のそれぞれを、拡散係数の異なる第１及び第２の不純物の両方によって形成することができる。
また、前記第１及び第２の半導体素子を第１及び第２の絶縁ゲート型電界効果トランジスタとすることができる。
また、前記第１及び第２の半導体素子を第１及び第２のバイポーラ型トランジスタ１ａ、２ａとすることができる。
また、第２の導電形の不純物はリンであることが望ましい。
また、前記第１の不純物はアンチモンであり、前記第２の不純物はリンであることが望ましい。
また、前記マスクの前記第１及び第２の開口のそれぞれは、平面的に見て互いに並置された複数の帯状開口４７、４８から成ることが望ましい。
また、前記マスクの前記第１及び第２の開口のそれぞれを、平面的に見て複数の行と複数の列を作るように分散配置されている複数の開口４７ａ、４８ａとすることができる。
また、前記マスクの前記第１の開口を、平面的に見て前記第２の半導体領域の少なくとも一部を露出させるための１つの開口４７ｃとし、前記第２の開口を平面的に見て前記第３の半導体領域の複数箇所を露口させるための複数の開口４８又は４８ａとすることができる。
また、更に、第３の埋め込み層１０を有する第３の半導体素子３を設けることができる。
本願において、第１及び第２の埋め込み層８、９と第１の半導体領域６との境界は、第１及び第２の埋め込み層８，９を形成するための第２の導電形の不純物の濃度が第１の半導体領域６の本来の不純物の濃度と同一になる位置であり、また、第１及び第２の埋め込み層８、９とエピタキシャル層７との境界は、第１及び第２の埋め込み層８，９を形成するための第２の導電形の不純物の濃度がエピタキシャル層７の本来の不純物の濃度と同一になる位置である。
本発明によれば、第１及び第２の埋め込み層８又は８ａ、９又は９ａを形成するための予定領域としての第１及び第２の選択部分４９、５０の面積Ｓ１、Ｓ２に対する第１及び第２の開口４７又は４７ａ又は４７ｂ、４８又は４８ａの面積Ｓａ、Ｓｂの割合Ｓａ／Ｓ１、Ｓｂ／Ｓ２の相互間に差がある。このため、同一の不純物拡散ステップ及び同一のエピタキシャル層７の成長ステップによって、第１及び第２の埋め込み層８又は８ａ、９又は９ａの厚み及び不純物濃度に差をつけることができる。この結果、製造工程の増加を伴なわないで特性の異なる第１及び第２の半導体素子を得ることができ、半導体装置の製造コストの低減を図ることができる。
発明を実施するための最良の形態
第１の実施形態
先ず、図１〜図１０を参照して本発明の第１の実施形態を説明する。図１に示されている本発明に従って製造された複合半導体装置は、第１及び第２の半導体素子としての第１及び第２の絶縁ゲート型電界効果トランジスタ（以下単にＦＥＴと言う）１、２と、第３の半導体素子としてのバイポーラトランジスタ（以下単にトランジスタと言う）３とを含む。第１及び第２のＦＥＴ１、２及びトランジスタ３は共通のシリコン半導体基体４に形成されている。
シリコン半導体基体４は、
Ｐ＋形半導体領域５及びＰ形半導体領域６を備えている半導体基板（サブストレート）４１と、
Ｐ形半導体領域６の上にエピタキシャル成長法で形成されたＮ形半導体エピタキシャル層７と、
第１のＦＥＴ１のための第１の埋め込み層８と、
第２のＦＥＴ２のための第２の埋め込み層９と、
トランジスタ３のための第３の埋め込み層１０と、
第１のＦＥＴ１のためのドレイン領域１１、Ｐ形ボデイ領域１２、ソース領域１３及びドレイン引き出し領域１４と、
第２のＦＥＴ２のためのドレイン領域１５、Ｐ形ボデイ領域１６、ソース領域１７及びドレイン引き出し領域１８と、
トランジスタ３のためのコレクタ領域１９、ベース領域２０、エミッタ領域２１及びコレクタ引き出し領域２２と、
素子間分離領域２３とを備えている。
なお、Ｐ形半導体領域６は本願各請求項における第１の導電形の第１の半導体領域に対応している。
第１のＦＥＴ１の第１の埋め込み層８は、Ｎ＋形半導体から成る第１部分２４と、この第１の埋め込み領域２４よりも不純物濃度が相対的に低いＮ＋形半導体から成る第２の部分２５とから成る。第１の埋め込み層８における第１の部分２４には第１のＮ形不純物としてのアンチモンと第２のＮ形不純物としてのリンとの両方が含まれている。第２の部分２５には第２のＮ形不純物としてのリンが含まれている。この第２の部分２５は第１の部分２４の上側と下側との両方に配置されている。従って、第２の部分２５の第１の部分２４の上側はエピタキシャル層７に第２のＮ形不純物としてのリンが拡散した部分であり、第２の部分２５の第１の部分２４の下側はＰ形半導体領域６に第２のＮ形不純物としてのリンが拡散した部分である。第１の埋め込み層８の第２の部分２５の不純物濃度は第１の部分２４の不純物濃度とＮ形ドレイン領域１１の不純物濃度との間の値を有する。従って、第２の部分２５を設けることによってドレイン電流の通路の抵抗値を下げることができる。
第２のＦＥＴ２のための第２の埋め込み層９は、Ｎ＋形半導体から成る第３の部分２７と、この第３の部分２７よりも不純物濃度が相対的に低いＮ＋形半導体から成る第４の部分２８とから成る。第２の埋め込み層９における第３の部分２７には第１の埋め込み層８の第１の部分２４と同様にアンチモンとリンとの両方が含まれている。第４の部分２８には第２の部分２５と同様に第２のＮ形不純物としてのリンが含まれている。この第４の部分２８は第３の部分２７の上側と下側との両方に配置されている。従って、第４の部分２８の第３の部分２７の上側はエピタキシャル層７に第２のＮ形不純物としてのリンが拡散した部分であり、第４の部分２８の第３の部分２７の下側はＰ形半導体領域６に第２のＮ形不純物としてのリンが拡散した部分である。第４の部分２８の不純物濃度は第３の部分２７の不純物濃度とドレイン領域１５の不純物濃度との間の値を有する。従って、第４の部分２８は第２のＦＥＴ２のドレイン電流の通路の抵抗値を下げる機能を有する。第２の埋め込み層９の厚みは、第１の埋め込み層８の厚みよりも小さい。
トランジスタ３のための第３の埋め込み層１０はアンチモンの拡散層から成る。
第１及び第２の埋め込み層８、９のリン拡散領域から成る第２及び第４の部分２５、２８とＰ形半導体領域６との境界は半導体領域６の本来のＰ形不純物の濃度と第２及び第４の部分２５、２８を形成するためのリンの濃度とが同一になる位置である。第２及び第４の部分２５、２８とＮ形エピタキシャル層７との境界は、Ｎ形エピタキシャル層７の本来のＮ形不純物の濃度と第２及び第４の部分２５、２８を形成するためのリンの濃度とが同一になる位置である。第３の埋め込み層１０とＰ形半導体領域６との境界はこれ等の不純物濃度が同一になる位置である。第３の埋め込み層１０とＮ形エピタキシャル層７との境界は、これ等の不純物濃度が同一になる位置である。
第１及び第２のＦＥＴ１、２とトランジスタ３とはＮ形エピタキシャル層７の中にそれぞれ形成されている。
第１及び第２のＦＥＴ１、２のＮ形半導体から成るドレイン領域１１、１５、及びトランジスタ３のＮ形半導体から成るコレクタ領域１９のそれぞれは、Ｎ形半導体のエピタキシャル層７から成る。
第１のＦＥＴ１のドレイン領域１１はＮ形半導体から成り、第１の埋め込み層８の第２の部分２５に隣接している。なお、第１及び第２の部分２４、２５から成る第１の埋め込み層８を第１のＦＥＴ１のドレイン領域と呼び、またドレイン領域１１をドレイン・ドリフト（ｄｒｉｆｔ）領域と呼ぶこともできる。第１のＦＥＴ１の複数のＰ形ボデイ領域１２は第１のＦＥＴ１のチャネル即ち電流通路を形成するための半導体領域であって、Ｎ形ドレイン領域１１の中に島状に形成されている。従って、Ｐ形ボデイ領域１２をチャネル領域又は島状領域又はベース領域と呼ぶこともできる。第１のＦＥＴ１の複数のソース領域１３はＮ形半導体から成り、Ｐ形ボデイ領域１２の中に島状に形成されている。第１のＦＥＴ１のドレイン引き出し領域１４はＮ＋形半導体から成り、第１の埋め込み層８の第１の部分２４に接続され、その一部は半導体基体４の一方の主面に露出している。このドレイン引き出し領域１４をプラグ（ｐｌｕｇ）領域と呼ぶこともできる。
第１のＦＥＴ１はドレイン電極３１、ソース電極３２、及びゲート電極３３を有する。ドレイン電極３１はドレイン引き出し領域１４に接続され、ソース電極３２はソース領域１３に接続され且つＰ形ボデイ領域１２のチャネル部分と反対側の部分にも接続されている。ゲート電極３３は絶縁膜３０を介してＰ形ボデイ領域１２のチャネル部分即ち電流通路部分に対向するように配置されている。
第２のＦＥＴ２のドレイン領域１５はＮ形半導体から成り、第２の埋め込み層９の第４の部分２８に隣接している。第３及び第４の部分２７、２８から成る第２の埋め込み層９を第２のＦＥＴ２のドレイン領域と呼び、またドレイン領域１５をドレイン・ドリフト領域と呼ぶこともできる。第２のＦＥＴ２の複数のＰ形ボデイ領域１６はＮ形ドレイン領域１５の中に島状に形成されている。このＰ形ボデイ領域１６を前述のＰ形ボデイ領域１２と同様にチャネル領域又は島状領域又はベース領域と呼ぶこともできる。第２のＦＥＴ２の複数のソース領域１７はＮ形半導体から成り、Ｐ形ボデイ領域１６の中に島状に形成されている。第２のＦＥＴ２のドレイン引き出し領域１８はＮ＋形半導体から成り、第２の埋め込み層９の第３の部分２７に接続され、その一部は半導体基体４の一方の主面に露出している。
第２のＦＥＴ２はドレイン電極３４、ソース電極３５及びゲート電極３６を有する。ドレイン電極３４はドレイン引き出し領域１８に接続され、ソース電極３５はソース領域１７に接続され且つＰ形ボデイ領域１６のチャネル部分と反対側の部分にも接続され、ゲート電極３６は絶縁膜３０を介してＰ形ボデイ領域１６のチャネル部分即ち電流通路部分に対向配置されている。
トランジスタ３のコレクタ領域１９はＮ形半導体から成り、第３の埋め込み層１０に隣接している。トランジスタ３のベース領域２０はＰ形半導体から成り、コレクタ領域１９の中に島状に形成されている。トランジスタ３のエミッタ領域２１はＮ形半導体から成り、ベース領域２０の中に島状に形成されている。トランジスタ３のコレクタ引き出し領域２２はＮ＋形半導体から成り、第３の埋め込み層１０に接続され、その一部は半導体基体４の一方の主面に露出している。
トランジスタ３はコレクタ電極３７、エミッタ電極３８及びベース電極３９を有する。コレクタ電極３７はコレクタ引き出し領域２２に接続され、エミッタ電極３８はエミッタ領域２１に接続され、ベース電極３９はベース領域２０に接続されている。
分離領域２３はＰ形半導体から成り、平面的に見て、即ち半導体基体４の表面に対して垂直の方向から見て第１及び第２のＦＥＴ１、２及びトランジスタ３を囲むように配置され、且つ図１の断面において基体４の一方の主面からＰ形半導体領域６に至るように形成されている。
次に、図１の複合半導体装置の製造方法を図１〜図１０を参照して説明する。
まず、図３に示すようにＰ形シリコン半導体基板４１を準備する。この半導体基板４１はＰ＋形半導体領域５とＰ形半導体領域６とを有する。Ｐ形半導体領域６はＰ＋形半導体領域５の上にエピタキシャル成長法で形成されたものであり、Ｐ形不純物としてボロンを約１×１０１５ｃｍ−３の濃度で含有し、且つ約４０μｍの厚みを有する。このＰ形半導体領域６は図５及び図６示すように第１、第２及び第３の半導体素子のための第１、第２及び第３の埋め込み層８、９、１０ａ’を形成することが予定されている第１、第２及び第３の選択部分４９，５０、１０ａ’を含む。
なお、Ｐ＋形半導体領域５を省き、半導体基板４１をＰ形半導体領域６のみで構成することができる。
次に、Ｐ形半導体領域６の平坦な上面に図３に示すようにシリコン酸化膜４２を形成し、しかる後、図４に示すようにシリコン酸化膜４２に第１、第２及び第３のアンチモン導入用開口４３ａ、４３ｂ、４３ｃを設けて不純物を選択的に拡散するための第１のマスク４４を得る。第１のマスク４４の第１のアンチモン導入用開口４３ａは図４の第１及び第２の鎖線４５ａ、４５ｂ間の内側に設けられている。第１及び第２の鎖線４５ａ、４５ｂ間は図５及び図６示す第１の埋め込み層８のための第１の選択部分４９に対応している。第１のマスク４４の第２のアンチモン導入用開口４３ｂは図４の第３及び第４の鎖線４５ｃ、４５ｄ間の内側に設けられている。第３及び第４の鎖線４５ｃ、４５ｄ間は第２の埋め込み層９のための第２の選択部分５０に対応している。第１のマスク４の第３のアンチモン導入用開口４３ｃは図４の第５及び第６の鎖線４５ｅ、４５ｆ間の内側に設けられている。第５及び第６の鎖線４５ｅ、４５ｆ間は第３の埋め込み層１０のための第３の選択部分１０ａ’に対応している。既に説明したように、第１、第２及び第３の選択部分４９，５０、１０ａ’はＰ形半導体領域６における第１、第２及び第３の埋め込み層８，９，１０を形成するための予定領域を示す。
次に、第１のマスク４４の第１、第２及び第３のアンチモン導入用開口４３ａ、４３ｂ、４３ｃを通してＰ形半導体領域６内に選択的に第１のＮ形不純物としてのアンチモンを同時に導入即ち拡散し、第１、第２及び第３の埋め込み層８、９、１０のための第１、第２及び第３の選択部分４９，５０、１０ａ’に第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａを形成する。第１及び第２のアンチモン導入領域２４ａ、２７ａは第１及び第２のＦＥＴ１、２のための第１及び第２の埋め込み層８、９を形成するために使用される。また、第３のアンチモン導入領域１０ａはトランジスタ３のための第３の埋め込み層１０を形成するために使用される。各アンチモン導入領域２４ａ、２７ａ、１０ａは、拡散温度が約１２３０℃、拡散時間が約１８０分の条件によるアンチモンの熱拡散によって形成されており、約２×１０１８ｃｍ−３の表面不純物濃度を有し、約６μｍの拡散の深さを有する。なお、本願においては、Ｐ形半導体領域６が第１の半導体領域、第１及び第２のアンチモン導入領域２４ａ、２７ａが第２及び第３の半導体領域と呼ばれることもある。
次に、図４の第１のマスク４４を取り除き、しかる後、不純物のドーピングを阻止する機能を有するシリコン酸化膜から成る第２のマスク４６を形成する。この第２のマスク４６は、図５に示すように第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａが形成されたＰ形半導体領域６の表面上に形成される。なお、図４の第１のマスク４４を除去しないで、この第１のマスク４４に重ねてシリコン酸化膜を形成することによって第２のマスク４６を得ることもできる。
図５の第２のマスク４６は第２の不純物としてのリンを選択的に導入するための第１及び第２のリン導入用開口４７、４８を有する。第１及び第２のリン導入用開口４７、４８は、平面的に見て、即ち半導体基板４１の表面に対して垂直の方向から見て図６で鎖線で示す第１及び第２の埋め込み層８，９のための第１及び第２の選択部分４９，５０の内側にそれぞれ配置されている。第１及び第２の選択部分４９，５０の相互間及び第３の埋め込み層１０のための第３の選択部分１０ａ’は第２のマスク４６で覆われている。
第１のリン導入用開口４７はそれぞれＷ１の幅を有する６個の帯状開口の集まりから成り、第１の選択部分４９の一部を露出させるように形成されている。即ち、第１のリン導入用開口４７は第１のアンチモン導入領域２４ａの表面の一部を露出させるように配置されている。６個の帯状の第１のリン導入用開口４７の相互間にはマスク４６の幅Ｗ２の細条部分が配置されている。第２のリン導入用開口４８はそれぞれ幅Ｗ３を有する６個の帯状開口の集まりから成り、第２の選択部分５０の一部を露出させるように形成されている。即ち、第２のリン導入用開口４８は第２のアンチモン導入領域２７ａの一部を露出させるように配置されている。６個の帯状の第２のリン導入用開口４８の相互間にはマスク４６の幅Ｗ４の細条部分が配置されている。互いに並置された６個の第１のリン導入用開口４７の相互間の幅Ｗ２の半分の値及び６個の第２のリン導入用開口４８の相互間の幅Ｗ４の半分の値はこれ等の開口４７、４８から導入されたリンの横方向の拡散距離よりも十分に小さいことが望ましい。第１のリン導入用開口４７の幅Ｗ１は第２のリン導入用開口４８の幅Ｗ３よりも大きい。第１及び第２のリン導入用開口４７、４８の長さＬ１は同一値である。今、平面的に見て第１及び第２の選択部分４９、５０の面積をＳ１、Ｓ２、６個の第１のリン導入用開口４７の合計面積をＳａ、６個の第２のリン導入用開口４８の合計面積をＳｂとした時に、第１の選択部分４９の面積Ｓ１に対する６個の第１のリン導入用開口４７の合計面積Ｓａの割合Ｓａ／Ｓ１は、第２の選択部分５０の面積Ｓ２に対する６個の第２のリン導入用開口４８の合計面積Ｓｂの割合Ｓｂ／Ｓ１よりも大きい。図６では第１及び第２のリン導入用開口４７、４８がそれぞれ６個であるが、これ等の数を増減することができる。なお、第１及び第２のリン導入用開口４７、４８は第１及び第２の選択部分４９、５０の中に均一に分布することが望ましい。また、リンの拡散速度が速いので、第１及び第２のリン導入用開口４７、４８の最外周縁は、平面的に見て第１のマスク４４の第１及び第２のアンチモン導入用開口４３ａ、４３ｂの内側に位置することが望ましい。
次に、第２のマスク４６の開口４７、４８を通して第１及び第２のアンチモン導入領域２４ａ、２７ａを有する半導体基板４１に第２のＮ形不純物であるリンを導入し、図５に示す第１及び第２のリン導入領域５１、５２を形成する。第１及び第２のリン導入領域５１、５２を形成する時には、例えば拡散温度が約１１５０℃、拡散時間が約１５０分の条件でリンを拡散させる。第１及び第２のリン導入領域５１、５２の表面の不純物濃度はそれぞれ約３×１０１７ｃｍ−３であり、第１及び第２のリン導入領域５１、５２の拡散の深さは約８μｍである。第２の不純物としてのリンの拡散係数即ち拡散速度は、第１の不純物としてのアンチモンの拡散係数よりも十分に大きい。従って、リンは第１及び第２のアンチモン導入領域２４ａ、２７ａよりも深く拡散する。図５において第１及び第２のアンチモン導入領域２４ａ、２７ａと第１及び第２のリン導入領域５１、５２とが重なっている部分にはアンチモンとリンとの両方が含まれている。
第１の選択部分４９の複数の第１のリン導入用開口４７の相互間の幅Ｗ２は比較的狭いので、熱処理によるリンお拡散によって複数の第１のリン導入用開口４７の相互間のマスク４６の下にもリン導入領域５１が生じる。
第２の選択部分５０の複数の第２のリン導入用開口４８の相互間の幅Ｗ４は第１の選択部分４９の複数の第１のリン導入開口４７の相互間の幅Ｗ２よりも広い。しかし、図５の例では複数の第２のリン導入用開口４８の相互間のマスク４６の下にも第２のリン導入領域５２が生じている。なお、複数の第１及び第２のリン導入用開口４７、４８のそれぞれの相互間の距離Ｗ２、Ｗ４は、Ｎ形半導体エピタキシャル層７を形成する前の熱処理におけるリンの拡散距離の２倍以下にすることが望ましい。これにより、図８に示す連続性の良い第１及び第２の埋め込み層８，９の第２及び第４の部分２５、２８が得られる。
第１及び第２のリン導入領域５１、５２のリンの不純物濃度は半導体基板４１の表面即ち第１及び第２のアンチモン導入領域２４ａ、２７ａの表面で最も高く、半導体基板４１の下面方向に進むに従って徐々に低くなる。第１の選択部分４９の単位面積当りのリンの量は第２の選択部分５０の単位面積当りのリンの量よりも多い。即ち、前述したように第１の選択部分４９の面積Ｓ１に対する６個の第１のリン導入用開口４７の合計面積Ｓａの割合Ｓａ／Ｓ１が第２の選択部分５０の面積Ｓ２に対する６個の第２のリン導入用開口４８の合計面積Ｓｂの割合Ｓｂ／Ｓ２よりも大きい。従って、もし、第１及び第２の選択部分４９、５０の面積Ｓ１、Ｓ２が同一であると仮定すれば、第１の選択部分４９におけるリンの量は第２の選択部分５０におけるリンの量よりも多くなる。第１の選択部分４９へのリンの導入量が第２の選択部分５０に対するリンの導入量よりも多いということは、第１の選択部分４９の表面におけるリンの平均不純物濃度が第２の選択部分５０の表面におけるリンの平均不純物濃度よりも高いことを意味している。
次に、図７に示すように第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａ及び第１第２のリン導入領域５１、５２が形成されているＮ形半導体領域６の表面即ち半導体基板４１の表面上に、開口５３を有するシリコン酸化膜から成る第３のマスク５４を形成する。即ち、図５の第２のマスク４６を取り除き、しかる後、第３のマスク５４を形成する。なお、図５の第２のマスク４６を除去しないで、この第２のマスク４６に重ねてシリコン酸化膜を形成することによって第３のマスク５４を得ることもできる。また、Ｐ＋形半導体領域２３ａ又は素子間分離領域２３をマスク以外の手段で形成する場合には第３のマスク５４を設けることが不要になる。
第３のマスク５４の開口５３は図１のＰ形分離領域２３に対応するように形成する。次に、第３のマスク５４の開口５３からＰ形半導体領域６にＰ形不純物であるボロンを拡散してＰ＋形半導体領域２３ａを形成する。このＰ＋形半導体領域２３ａは、例えば拡散温度が約１１５０℃、拡散時間が約１５０分の条件で形成される。このＰ＋形半導体領域２３ａの表面の不純物濃度は例えば３×１０１８ｃｍ−３、この拡散深さは例えば約３μｍである。
次に、図７の第３のマスク５４を除去し、半導体基板４１の表面を露出させる。しかる後、第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａ及び第１及び第２のリン導入領域５１、５２を伴なっているＰ形半導体領域６の上面即ち半導体基板４１の表面上に、図８に示すＮ形半導体から成るエピタキシャル層７を周知の気相エピタキシャル成長法によって成長させる。Ｎ形エピタキシャル層７を形成する時に半導体基板４１が約１１８０℃に加熱される。この結果、図７の第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａに含まれているアンチモン、第１及び第２のリン導入領域５１、５２に含まれているリン、及びＰ＋形半導体領域２３ａに含まれているボロンが、半導体基板４１のＰ形半導体領域６側に拡散し、同時にＮ形エピタキシャル層７側にも拡散し、図１及び図８に示す第１及び第２の部分２４、２５から成る第１の埋め込み層８と、第３及び第４の部分２７、２８から成る第２の埋め込み層９と、第３の埋め込み層１０と、Ｐ＋形半導体領域２３ｂとが得られる。第１、第２及び第３の埋め込み層８、９、１０の厚みＴ１、Ｔ２、Ｔ３は、第１及び第２のＦＥＴ１、２とトランジスタ３の形成のための熱処理によって変化する。しかし、説明を簡略化するために、図１、図８、図９及び図１０において第１、第２及び第３の埋め込み層８、９、１０と第１、第２第３及び第４の部分２４、２５、２７、２８がほぼ同一に示されている。
図１及び図８に示されている第１及び第３の部分２４、２７はアンチモンとリンとの両方を含む領域であり、第２及び第４の部分２５、２８はリンを含む領域であり、第３の埋め込み層１０はアンチモンを含む領域であり、Ｐ＋形半導体領域２３ｂはボロンを含む領域である。前述したようにリンはアンチモンよりも拡散速度が速いので、リン拡散領域から成る第２及び第４の部分２５、２８が第１及び第３の部分２４、２７の上方及び下方の両方に形成される。第１及び第２の埋め込み層８、９の厚みＴ１、Ｔ２は、基板４１の表面におけるリンの平均不純物濃度に応じて変化する。図７の第１のリン導入領域５１のリンの平均不純物濃度は第２のリン導入領域５２のリンの平均不純物濃度よりも大きい。従って、エピタキシャル層７の形成工程及びその後の第１及び第２のＦＥＴ１、２とトランジスタ３の形成工程における熱処理に基づいて、リンが拡散された領域、即ち第１及び第３の埋め込み層８、９の第１及び第２の厚みＴ１、Ｔ２はＴ１＞Ｔ２の関係になる。即ち、第１の厚みＴ１が第２の厚みＴ２よりもおおきくなる。第３の埋め込み層１０はリンを含まないアンチモンの拡散層であるので、この厚みＴ３は第１及び第２の厚みＴ１、Ｔ２よりも薄い。また、Ｎ形エピタキシャル層７の表面から第１及び第２の埋め込み層８、９までの第４及び第５の厚みＴ４、Ｔ５はＴ４＜Ｔ５の関係になる。即ち、第４の厚みＴ４が第５の厚みＴ５よりも薄くなる。また、Ｎ形エピタキシャル層７の表面から第３の埋め込み層１０までの第６の厚みＴ６は第４及び第５の厚みＴ４、Ｔ５よりも大きい。
図８の第１の部分２４と第２の部分２５から成る第１の埋め込み層８は、図１の第１のＦＥＴ１のドレイン電流の通路として機能する。また、第３の部分２７と第４の部分２８とから成る第２の埋め込み層９は第２のＦＥＴ２のドレイン電流の通路として機能する。
図７では複数の第１及び第２のリン導入領域５１、５２の先端が非平坦である。しかし、エピタキシャル成長工程及びその後の工程における熱処理におけるリンの拡散によって図１、図８、図９及び図１０に示すようにほぼ均一の厚みを有する第２及び第４の部分２５、２８が得られる。
なお、Ｎ形エピタキシャル層７を成長させる時に、Ｎ形エピタキシャル層７のための本来のＮ形不純物の他に基板４１側から蒸発したアンチモン、リン及びボロンがＮ形エピタキシャル層７に若干含まれることがある。
次に、図９に示すようにＮ形エピタキシャル層７の表面に開口５５を有するシリコン酸化膜から成る第４のマスク５６を形成する。なお、開口５５は図１の分離領域２３を得るための位置に設ける。続いて、このマスク５６の開口５５を通してＮ形エピタキシャル層７内にＰ形不純物であるボロンを選択的に拡散し、図９に示すように、Ｐ形半導体領域２３ｃを形成する。この領域２３ｃは下の領域２３ｂと連接して分離領域２３の一部となる。
次に、図１０に示すように、開口５７、５８、５９を有する第５のマスク６０をＮ形エピタキシャル層７の上面に形成する。続いて、このマスク６０の開口５７、５８、５９を通じてＮ形不純物であるリンをＮ形エピタキシャル層７に選択的に拡散して、第１及び第２のＦＥＴ１、２の第１及び第２の埋め込み層８，９の第１及び第３の部分２４、２７に連接するＮ＋形半導体領域から成る第１及び第２のドレイン取り出し領域１４、１８と、トランジスタ３の埋め込み層１０に連接するＮ形半導体領域から成るコレクタ取り出し領域２２を同時に形成する。
次に、周知の拡散法等によって図１に示す第１及び第２のＦＥＴ、２のＰ型ボデイ領域１２、１６及びＮ型ソース領域１３、１７、トランジスタ３のＰ型ベース領域２０及びＮ型エミッタ領域２１を同時に形成する。更に、図１に示す絶縁膜３０、ドレイン電極３１、３４、ソース電極３２、３５、ゲート電極３３、３６、コレクタ電極３７、エミッタ電極３８、ベース電極３９を形成することによって、図１の集積化された半導体装置を完成させる。
この実施形態では、第１及び第２のＦＥＴ１、２のＰ型ウェル領域から成るボデイ領域１２、１６とトランジスタ３のベース領域２０とが同一の選択拡散用マスクを使用したボロンの拡散によって同時に形成されており、これ等のＮ形エピタキシャル層７の表面からの深さは同一である。一方、Ｎ形エピタキシャル層７の表面から第１、第２及び第３の埋め込み層８、９、１０までの距離Ｔ４、Ｔ５、Ｔ６は互いに異なる。この結果、第１のＦＥＴ１のＰ形ボデイ領域１２と第１の埋め込み層８との間の第１のドレイン領域１１の厚みが、第２のＦＥＴ２のＰ形ボデイ領域１６と第２の埋め込み層９との間の第２のドレイン領域１５の厚み、及びトランジスタ３のベース領域２０と埋め込み層１０との間のコレクタ領域１９の厚みよりも小さくなる。また、第１の埋め込み層８の平均不純物濃度が第２の埋め込み層９の平均不純物濃度よりも高くなる。この結果、第１のＦＥＴ１のオン状態におけるドレイン電流の通路の抵抗値が第２のＦＥＴ２のドレイン電流の通路の抵抗値よりも小さくなる。従って、第１のＦＥＴ１の電力損失が第２のＦＥＴ２の電力損失よりも小さくなる。他方、第２のＦＥＴ２のドレイン領域１５の厚みが第１のドレイン領域１１の厚みよりも大きく、且つ第２の埋め込み層９の平均不純物濃度が第１の埋め込み層８の平均不純物濃度よりも低くなるので、第２のＦＥＴ２のドレイン・ソース間の耐圧が第１のＦＥＴ１のドレイン・ソース間の耐圧よりも大きくなる。また、バイポーラトランジスタ３のコレクタ領域１９の厚みは第１及び第２のＦＥＴ１、２のドレイン領域１１、１５の厚みよりも大きいので、トランジスタ３のベース・コレクタ間及びコレクタ・エミッタ間の耐圧が比較的高い。
なお、この実施形態では図１０の状態で第１及び第２のドレイン引き出し領域１４、１８が第１及び第３の埋め込み領域２４、２７に接続され、コレクタ引き出し領域２２が第３の埋め込み層１０に接続されている。しかし、図１０の状態では各引き出し領域１４、１８、２２を第１及び第２の埋め込み層８，９の第１及び第３の部分２４、２７及び第３の埋め込み層１０に十分に接続させずに、これ等の十分な接続を図１に示すＰ形ボデイ領域１２、１６、ソース領域１３、１７、ベース領域２０、エミッタ領域２１の形成中の加熱による拡散によって達成させることができる。また、第１及び第２のドレイン引出し領域１４、１８は図１の完成した状態で第２及び第４の部分２５、２８のみに接続された状態であってもよい。
本実施形態は次の利点を有する。
（１） 厚み及び平均不純物濃度が異なる第１及び第２の埋め込み層８、９を同一製造工程で容易に形成することができる。即ち、図５及び図６に示すように同一のマスク４６における第１及び第２の埋め込み層８，９のための第１及び第２の選択部分４９，５０における第１及び第２のリン導入用開口４７、４８のパターンを互いに異なるパターンにするのみで、第１及び第２の埋め込み層８、９の厚み及び平均不純物濃度に差をつけることができる。更に詳細には、第１の選択部分４９の面積Ｓ１に対する複数の第１のリン導入用開口４７の合計面積Ｓａの割合Ｓａ／Ｓ１を、第２の選択部分５０の面積Ｓ２に対する複数の第２のリン導入用開口４８の合計面積Ｓｂの割合Ｓｂ／Ｓ２よりも大きくすることによって、第１の選択部分４９におけるリンの平均不純物濃度が第２の選択部分５０におけるリンの平均不純物濃度よりも高くなる。この結果、第１の埋め込み層８の厚み及び平均不純物濃度が第２の埋め込み層９のこれ等よりも大きくなる。これにより、オン状態におけるドレイン・ソース間抵抗値が第２のＦＥＴ２よりも小さい第１のＦＥＴ１と、ドレイン・ソース間の耐圧が第１のＦＥＴ１よりも高い第２のＦＥＴ２とを同時に且つ容易に形成することができる。
（２） 厚み及び平均不純物濃度の異なる第１、第２及び第３の埋め込み層８、９、１０を容易に形成することができる。即ち、第１及び第２のＦＥＴ１、２の第１及び第２の埋め込み層８、９はアンチモンとこれよりも大きい拡散速度を有するリンとで形成し、トランジスタ３の第３の埋め込み層１０をアンチモンで形成する。このため、同一のエピタキシャル成長工程及びその後の工程の熱処理によって、厚み及び平均不純物濃度の異なる第１、第２及び第３の埋め込み層８、９、１０が得られる。なお、トランジスタ３の第３の埋め込み層１０の厚みを小さくすると、コレクタ領域１９の厚みが大きくなり、コレクタ・ベース間及びコレクタ・エミッタ間の耐圧が高くなる。
（３） 第１及び第２の埋め込み層８、９をリン導入領域のみで形成しないで、アンチモン導入領域とリン導入領域との両方で形成する。この結果、リンの不純物濃度を比較的低く抑えることができ、エピタキシャル成長工程時にリンがバイポーラトランジスタ３側のエピタキシャル成長層に入り込むことを防ぐことができる。即ち、もし、第１及び第２のＦＥＴ１、２の第１及び第２の埋め込み層８、９をリンのみで形成し、トランジスタ３の埋め込み層１０をアンチモンのみで形成すれば、第１及び第２の埋め込み層８、９においてはアンチモンを含まない分だけリンの不純物濃度を高めることが要求される。この要求に応えるために、もし、基板４１におけるリン導入領域の不純物濃度を高くすると、エピタキシャル成長工程時にリンが蒸発してトランジスタ３のためのエピタキシャル成長層にリンが混入し、所望特性のトランジスタ３を得ることができなくなる。これに対し、本実施形態では拡散速度がリンよりも遅く且つリンよりも蒸発し難いアンチモンをリンと共に第１及び第２の埋め込み層８、９に使用しているので、リンの濃度を必要以上に高めることが不要になり、リンの蒸発によるトランジスタ３の特性劣化を防止することができる。
（４） 第１及び第２の埋め込み層８、９がアンチモンとリンとの組み合せで形成されている。従って、第１及び第２の埋め込み層８、９の厚さ及び不純物濃度の調整が容易になり、第１及び第２のＦＥＴ１、２の耐圧及びオン抵抗の調整が容易になる。
（５） 第１及び第２の埋め込み層８、９に高い不純物濃度でアンチモンを含む第１及び第３の埋め込み領域２４、２７が含まれているので、Ｐ形半導体領域６と第１及び第２の埋め込み層８、９との間に生じる寄生素子即ち不要な素子の動作を抑制することができる。
第２の実施形態
次に、図１１を参照して第２の実施形態の半導体装置を説明する。但し、図１１において図１と実質的に同一の部分には同一の符号を付してその説明を省略する。
図１１の半導体装置は図１の半導体装置の第１及び第２のＦＥＴ１、２を第１及び第２のバイポーラトランジスタ１ａ、２ａに変形し、この他は図１と同一に形成したものである。即ち、図１１の半導体装置は、図１の半導体装置のドレイン領域１１、１５、ボデイ領域１２、１６、ソース領域１３、１７、ドレイン引き出し領域１４、１８、ドレイン電極３１、３４、ソース電極３２、３５、ゲート電極３３、３６の代りに、コレクタ領域１１ａ、１５ａ、ベース領域１２ａ、１６ａ、エミッタ領域１３ａ、１７ａ、コレクタ引き出し領域１４ａ、１８ａ、コレクタ電極３１ａ、３４ａ、エミッタ電極３２ａ、３５ａ、ベース電極３３ａ、３６ａを設け、この他は図１と同一に形成したものである。
図１１の第１、第２及び第３の埋め込み層８、９、１０は第１の実施形態と同一の方法で形成されているので、第２の実施形態によっても第１の実施形態と同一の効果を得ることができる。即ち、特性の異なる第１、第２及び第３のバイポーラトランジスタ１ａ、２ａ、３を容易に形成することができる。
第３の実施形態
図１２は、図６の第２のマスク４６を変形した第２のマスク４６ａを示す。図１２の第２のマスク４６ａの複数の第１及び第２のリン導入用開口４７ａ、４８ａは、それぞれ平面形状四角形であって、行と列とを形成するようにマトリックス状に配置されている。第１及び第２のリン導入用開口４７ａ、４８ａの合計面積Ｓａ、ＳｂはＳａ＞Ｓｂの関係を有し、異なる値を有している。従って、図１２のマスク４６ａによっても第１の実施形態と同様に第１及び第２の選択部分４９、５０に対するリンの導入量に差を持たせることができる。よって、第３の実施形態は第１の実施形態と同一の効果を有する。
第４の実施形態
図１３は、図５及び図６の第２のマスク４６を変形した第２のマスク４６ｂ、及びこの第２のマスク４６ｂを使用して形成された第１及び第２のリン導入領域５１ａ，５２を有する半導体基板４１を示す。図１３の第２のマスク４６ｂは、図５の第２のマスク４６の第１のリン導入用開口４７を変形した第１のリン導入用開口４７ｂを設け、この他は図５と同一に形成したものである。図１３の第１のリン導入用開口４７ｂは図４の第１のアンチモン導入用開口４３ａよりも少し小さい１つの開口から成る。第１及び第２のリン導入用開口４７ｂ、４８の面積Ｓａ、ＳｂはＳａ＞Ｓｂの関係を有する。従って、図１３の第１及び第２のリン導入用開口４７ｂ、４８から半導体基板４１にリンを導入することによって形成された第１及び第２のリン導入領域５１ａ，５２の不純物濃度の関係は図５の第１及び第２のリン導入領域５１，５２の不純物濃度の関係と同様になる。このため、第４の実施形態によっても第１の実施形態と同一の効果を得ることができる。
第５の実施形態
次に、図１４〜図１７を参照して第５の実施形態の半導体装置の製造方法を説明する。但し、図１４〜図１７において図１〜図１０と実質的に同一の部分には同一の符号を付してその説明を省略する。
図１４に示す第５の実施形態の半導体装置は、図１に示す第１の実施形態の半導体装置におけるアンチモンとリンとの両方を含む第１及び第２の埋め込み層８，９の第１及び第３の部分２、２７を省き、この他は図１と同一に形成したものである。従って、図１４の第１及び第２の埋め込み層８ａ、９ａは、図１の第２及び第４の部分２５，２８と同様に不純物としてリンのみを含む第１及び第２のＮ＋形半導体領域２５’、２８’のみから成る。
図１４の半導体装置を製造する時には、まず、図１５に示すＰ＋形半導体領域５及びＰ形半導体領域６から成る半導体基板４１ａを用意する。この半導体基板４１ａは図４に示す第１及び第２のアンチモン導入領域２４ａ、２７ａを有していない。
次に、図１５に示すようにＰ形半導体領域６の表面上にマスク４６を形成する。図１５の第１のマスク４６は図５及び図６に示す第２のマスク４６と同一パターンを有する。即ち、第１のリン導入用開口４７の幅Ｗ１は第２のリン導入用開口４８の幅Ｗ３よりも大きい。第１及び第２のリン導入用開口４７、４８の長さＬ１は同一値である。平面的に見て第１及び第２の埋め込み層８ａ，９ａのための第１及び第２の選択部分４９、５０の面積をＳ１、Ｓ２、６個の第１のリン導入用開口４７の合計面積をＳａ、６個の第２のリン導入用開口４８の合計面積をＳｂとした時に、第１の選択部分４９の面積Ｓ１に対する６個の第１のリン導入用開口４７の合計面積Ｓａの割合Ｓａ／Ｓ１は、第２の選択部分５０の面積Ｓ２に対する６個の第２のリン導入用開口４８の合計面積Ｓｂの割合Ｓｂ／Ｓ１よりも大きい。
次に、図１５の第１のマスク４６の第１及び第２のリン導入用開口４７，４８を介して図５の工程と同様にＮ形不純物としてのリンをＰ形半導体領域６に拡散して第１及び第２のリン導入領域５１、５２を図５と同様に形成する。リンの不純物濃度はＰ形半導体領域６の表面で最も高く、Ｐ型半導体領域６の下面方向に進むに従って徐々に低くなる。第１の選択部分４９の単位面積当りのリンの量は第２の選択部分５０の単位面積当りのリンの量よりも多い。
次に、図１６に示すように第１及び第２のリン導入領域５１、５２が形成されているＮ形半導体領域６の表面即ち半導体基板４１ａの表面上に開口５３を有するシリコン酸化膜から成る第２のマスク５４を形成する。即ち、図１５の第１のマスク４６を取り除き、しかる後、図１６に示す第２のマスク５４を形成する。なお、図１５の第１のマスク４６を除去しないで、この第１のマスク４６に重ねてシリコン酸化膜を形成することによって第２のマスク５４を得ることもできる。また、Ｐ＋形半導体領域２３ａ又は素子間分離領域２３をマスク以外の手段で形成する場合には第２のマスク５４を設けることが不要になる。図１６の第２のマスク５４は図７の第３のマスク５４と同一のパターンを有する。第２のマスク５４の開口５３は図１４のＰ形分離領域２３に対応するように形成する。次に、第２のマスク５４の開口５３からＰ形半導体領域６にＰ形不純物であるボロンを拡散して図７と同様にＰ＋形半導体領域２３ａを形成する。
次に、図１６の第２のマスク５４を除去し、半導体基板４１ａの表面を露出させ、しかる後、図１７に示すように第１及び第２のアンチモン導入領域１０ａ及び第１及び第２のリン導入領域５１、５２を伴なっているＰ形半導体領域６の上面即ち半導体基板４１ａの上面に、Ｎ形半導体領域から成るエピタキシャル層７を周知の気相エピタキシャル成長法によって成長させる。Ｎ形エピタキシャル層７を気相エピタキシャル成長法で形成する時には半導体基板４１ａが約１１８０℃に加熱される。この結果、図１６のアンチモン導入領域１０ａのアンチモン、第１及び第２のリン導入領域５１、５２のリン及びＰ＋形半導体領域２３ａのボロンが、半導体基板４１ａのＰ形半導体領域６側に拡散し、同時にＮ形エピタキシャル層７側にも拡散し、図１４及び図１７に示す互いに異なる厚さ及び不純物濃度を有する第１、第２、及び第３の埋め込み層８ａ、９ａ、１０が得られる。なお、第１、第２及び第３の埋め込み層８ａ、９ａ，１０の厚さは、Ｐ形ボデイ領域１２、１６、ソース領域１３、１７等の形成時の熱処理によっても大きくなる。
図１７の第１及び第２の埋め込み層８ａ、９ａは第１及び第２のリン拡散領域２５’，２８’から成る。
図１６の第１のリン導入領域５１のリンの平均不純物濃度は第２のリン導入領域５２のリンの平均不純物濃度よりも大きい。従って、エピタキシャル成長工程及びその後の工程の熱処理時に、第１及び第２のリン導入領域５１、５２のリン拡散によって形成される第１及び第２の埋め込み層８ａ、９ａの第１及び第２の厚みＴ１、Ｔ２はＴ１＞Ｔ２の関係になる。また、エピタキシャル層７の表面から第１及び第２の埋め込み層８ａ、８ｂまでの第４及び第５の厚みＴ４、Ｔ５はＴ４＜Ｔ５の関係になる。また、第１の埋め込み層８ａの平均不純物濃度は第２の埋め込み層９ａのそれよりも大きい。
図１７のＮ形半導体領域７には、図９及び図１０と同一の工程で素子分離領域２３、ドレイン引き出し領域１４、１８、及びコレクタ引き出し領域２２を形成し、しかる後、図１４に示すＰ形ボデイ領域１２、１６、Ｎ形ソース領域１３、１７、Ｐ形ベース領域２０、Ｎ形エミッタ領域２１を第１の実施形態と同一の方法で形成する。
図１４の第５の実施形態の半導体装置は、図１のアンチモンとリンとの両方を含む埋め込み領域２４、２７を有さない他は、図１と同一であるので、アンチモンの効果を除いて第１の実施形態と同一の利点を有する。
変形例
本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
（１） エピタキシャル層７に、更に、接合型電界効果トランジスタ等の別の半導体素子、更に抵抗やコンデンサ等の受動素子等を形成することができる。
（２） 図６及び図１２では、第１及び第２のリン導入用開口４７、４７ａ、４８、４８ａのそれぞれの面積が異なり、個数が同一であるが、この代わりに、第１及び第２のリン導入用開口４７、４７ａ、４８、４８ａのそれぞれの面積を同一とし、これらの個数を変えることができる。
（３） バイポーラトランジスタ３の代りに電界効果トランジスタを設けることができる。
（４） アンチモン導入領域２４ａ、２７ａを厚く形成し、図５のリン導入領域５１、５２がアンチモン導入領域２４ａ、２７ａの下側に形成されず、且つ図８の第２及び第４の部分２５、２７が第１及び第３の部分２４、２７の下側に生じないようにすることができる。
（５） 第１及び第３の部分２４、２７にアンチモンの代りにＡｓ（砒素）を導入することができる。
（６） 第１の埋め込み層８又は８ａと第２の埋め込み層９又は９ａとの一方又は両方がＰ＋形半導体領域５に達するように半導体素子を構成することができる。
（７） 第１及び第２のＦＥＴ１、２、及び第１及び第２のバイポーラトランジスタ１ａ、２ａの代りに、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）、サイリスタ、ダイオード等の別の半導体素子を形成することができる。
（８） 図１１の第１及び第２のバイポーラトランジスタ１ａ、２ａの第１及び第２の埋め込み層８，９を図１４と同様にリンのみを含む半導体領域で構成することができる。
（９） 図１３の第１及び第２のアンチモン導入領域２４ａ、２７ａを省くことができる。
産業上の利用の可能性
上述から明らかなように、本発明は、複数のトランジスタ又はＦＥＴ等を含む複合半導体装置の製造に利用することができる。
【図面の簡単な説明】
図１は、本発明の第１の実施形態に従う半導体装置を示す断面図である。
図２は、図１の半導体基体の第１及び第２のＦＥＴを含む表面を示す平面図である。
図３は、図１の半導体装置を製造するためのシリコン酸化膜を伴った半導体基板を示す断面図である。
図４は、図３のシリコン酸化膜を使用して第１のマスクを形成し、更にアンチモンを導入した後の半導体基板を示す断面図である。
図５は、第２のマスクを形成し、且つリンを導入した後の半導体基板を示す断面図である。
図６は、図５の第２のマスクの平面図である。
図７は、第３のマスクを形成し、且つ分離領域のためのＰ＋形半導体領域を形成した後の半導体基板を示す断面図である。
図８は、Ｎ形エピタキシャル層を形成した後の半導体基体を示す断面図である。
図９は、第４のマスクを形成し、且つ分離領域を形成した後の半導体基体を示す断面図である。
図１０は、第５のマスクを形成し、且つ引き出し領域を形成した後の半導体基体を示す断面図である。
図１１は、第２の実施形態の半導体装置を示す断面図である。
図１２は、第３の実施形態の第２のマスクを示す平面図である。
図１３は、第４の実施形態の第２のマスクを伴った半導体基板を示す平面図である。
図１４は、第５の実施形態に従う半導体装置を示す断面図である。
図１５は、図１４の半導体装置を製造するために、マスクを介してリンを導入した後の半導体基板を示す断面図である。
図１６は、分離領域を形成した後の半導体基板を示す断面図である。
図１７は、図１６の半導体基板にエピタキシャル層を形成した後の半導体基体を示す断面図である。
【書類名】明 細 書
【特許請求の範囲】
【請求項１】 第１の半導体素子（１又は１ａ）のための第１の埋め込み層（８）を形成するための第１の選択部分（４９）と第２の半導体素子（２又は２ａ）のための第２の埋め込み層（９）を形成するための第２の選択部分（５０）とを有する第１の導電形の第１の半導体領域（６）を備えている半導体基板（４１）を用意する第１ステップと、
前記第１の導電形と反対の第２の導電形の第１の不純物を前記半導体基板に選択的に導入するために、前記半導体基板の表面上に配置され且つ前記第１の選択部分（４９）に対応する単一の開口（４３ａ）と前記第２の選択部分（５０）に対応する単一の開口（４３ｂ）とを有している第１のマスク（４４）を形成する第２ステップと、
前記第１のマスク（４４）の前記２つの開口（４３ａ、４３ｂ）を介して前記第１の半導体領域（６）の前記第１及び第２の選択部分に前記第１の不純物を同時に導入して第２及び第３の半導体領域（２４ａ、２７ａ）を形成する第３ステップと、
前記第１の不純物よりも拡散係数の大きい第２の導電形の第２の不純物を前記半導体基板に導入するために、前記半導体基板の表面上に配置され、且つ前記第２の半導体領域（２４ａ）を選択的に露出させるための複数の第１の開口（４７又は４７ａ）と前記第３の半導体領域（２７ａ）を選択的に露出させるための複数の第２の開口（４８又は４８ａ）とを有し、且つ平面的に見て、前記第１の選択部分（４９）の面積（Ｓ1 ）に対する前記複数の第１の開口（４７又は４７ａ）の合計面積（Ｓa ）の割合（Ｓa ／Ｓ1 ）が、前記第２の選択部分（５０）の面積（Ｓ2 ）に対する前記複数の第２の開口（４８又は４８ａ）の合計面積（Ｓb ）の割合（Ｓb ／Ｓ2 ）よりも大きくなるように前記複数の第１の開口（４７又は４７ａ）及び前記複数の第２の開口（４８又は４８ａ）が形成されている第２のマスク（４６又は４６ａ）を形成する第４ステップと、
前記第２のマスク（４６又は４６ａ）の前記複数の第１の開口（４７又は４７ａ）及び前記複数の第２の開口（４８又は４８ａ）を介して前記半導体基板（４１）に前記第２の不純物を導入し、これにより、前記第１及び第２の埋め込み層（８又は８ａ、９又は９ａ）のそれぞれの一部としての第４及び第５の半導体領域（５１、５２）を形成する第５ステップと、
前記半導体基板（４１）の表面上に、前記第２、第３、第４及び第５の半導体領域よりも低い不純物濃度を有する第２の導電形のエピタキシャル層（７）を成長させ、これにより、前記第１及び第２の不純物の熱拡散に基づき、前記第１及び第２の不純物の両方が含まれている第１の部分（２４）と前記第２の不純物が含まれている第２の部分（２５）とから成る第１の埋め込み層（８）、及び前記第１及び第２の不純物の両方が含まれている第３の部分（２７）と前記第２の不純物が含まれている第４の部分（２８）とから成り且つ前記第１の埋め込み層（８）よりも薄い厚みを有する第２の埋め込み層（９）を形成するステップと
を備えていることを特徴とする複数の半導体素子を含む半導体装置の製造方法。
【請求項２】 更に、前記エピタキシャル層（７）に第１の導電形の不純物を選択的に拡散することによって前記第１及び第２の半導体素子としての第１及び第２の絶縁ゲート型電界効果トランジスタの第１及び第２のボデイ領域（１２、１６）を同時に形成するステップと、
前記第１及び第２のボデイ領域（１２、１６）の中に第２の導電形の不純物を選択的に拡散することによって第１及び第２のソース領域（１３、１７）を同時に形成するステップと
を有していることを特徴とする請求項８に従う半導体装置の製造方法。
【請求項３】 更に、前記エピタキシャル層（７）に第１の導電形の不純物を選択的に拡散することによって前記第１及び第２の半導体素子としての第１及び第２のバイポーラ型トランジスタ（１ａ、２ａ）の第１及び第２のベース領域（１２ａ、１６ａ）を同時に形成するステップと、
前記第１及び第２のトランジスタ（１ａ、２ａ）の前記第１及び第２のベース領域（１２ａ、１６ａ）の中に第１の導電形の不純物を選択的に拡散することによって第１及び第２のエミッタ領域（１３ａ、１７ａ）を同時に形成するステップと
を有していることを特徴とする請求項８に従う半導体装置の製造方法。
【請求項４】 前記第１の不純物はアンチモンであり、前記第２の不純物はリンであることを特徴とする請求項８に従う半導体装置の製造方法。
【請求項５】 前記第２のマスクの前記複数の第１の開口及び前記複数の第２の開口のそれぞれは、平面的に見て互いに並置された複数の帯状開口（４７、４８）から成ることを特徴とする請求項８に従う半導体装置の製造方法。
【請求項６】 前記第２のマスクの前記複数の第１の開口及び前記複数の第２の開口のそれぞれは、平面的に見て複数の行と複数の列を作るように分散配置されている複数の開口（４７ａ、４８ａ）から成ることを特徴とする請求項８に従う半導体装置の製造方法。
【請求項７】 第１の半導体素子（１又は１ａ）のための第１の埋め込み層（８）を形成するための第１の選択部分（４９）と第２の半導体素子（２又は２ａ）のための第２の埋め込み層（９）を形成するための第２の選択部分（５０）と第３の半導体素子（３）のための第３の埋め込み層（１０）を形成するための第３の選択部分（１０ａ’）とを有する第１の導電形の第１の半導体領域（６）を備えている半導体基板（４１）を用意する第１ステップと、
前記第１の導電形と反対の第２の導電形の第１の不純物を前記半導体基板に選択的に導入するために、前記半導体基板の表面上に配置され且つ前記第１の選択部分（４９）に対応する単一の開口（４３ａ）と前記第２の選択部分（５０）に対応する単一の開口（４３ｂ）と前記第３の選択部分（１０ａ’）に対応する単一の開口（４３ｃ）を有している第１のマスク（４４）を形成する第２ステップと、
前記第１のマスク（４４）の前記３つの開口（４３ａ、４３ｂ、４３ｃ）を介して前記第１の半導体領域（６）の前記第１、第２及び第３の選択部分（４９，５０、１０ａ’）に前記第１の不純物を同時に導入して第２、第３及び第４の半導体領域（２４ａ、２７ａ，１０ａ）を形成する第３ステップと、
前記第１の不純物よりも拡散係数の大きい第２の導電形の第２の不純物を前記半導体基板に導入するために、前記半導体基板の表面上に配置され、且つ前記第２の半導体領域（２４ａ）を選択的に露出させるための複数の第１の開口（４７又は４７ａ）と前記第３の半導体領域（２７ａ）を選択的に露出させるための複数の第２の開口（４８又は４８ａ）とを有し、且つ平面的に見て、前記第１の選択部分（４９）の面積（Ｓ1 ）に対する前記複数の第１の開口（４７又は４７ａ）の合計面積（Ｓa ）の割合（Ｓa ／Ｓ1 ）が、前記第２の選択部分（５０）の面積（Ｓ2 ）に対する前記複数の第２の開口（４８又は４８ａ）の合計面積（Ｓb ）の割合（Ｓb ／Ｓ2 ）よりも大きくなるように前記第１及び第２の開口が形成されている第２のマスク（４６又は４６ａ又は４６ｂ）を形成する第４ステップと、
前記第２のマスク（４６又は４６ａ）の前記複数の第１の開口（４７又は４７ａ）及び前記複数の第２の開口（４８又は４８ａ）を介して前記半導体基板（４１）に前記第２の不純物を導入し、これにより、前記第１及び第２の埋め込み層（８、９）のそれぞれの一部としての第５及び第６の半導体領域（５１、５２）を形成する第４ステップと、
前記半導体基板（４１）の表面上に、前記第２、第３、第４、第５及び第６の半導体領域よりも低い不純物濃度を有する第２の導電形のエピタキシャル層（７）を成長させ、これにより、前記第１及び第２の不純物の熱拡散に基づき、前記第１及び第２の不純物の両方が含まれている第１の部分（２４）と前記第２の不純物が含まれている第２の部分（２５）とから成る第１の埋め込み層（８）、前記第１及び第２の不純物の両方が含まれている第３の部分（２７）と前記第２の不純物が含まれている第４の部分（２８）とから成り且つ前記第１の埋め込み層（８）よりも薄い厚みを有する第２の埋め込み層（９）、及び前記第１の不純物が含まれている領域から成る第３の埋め込み層（１０）を形成するステップと
を備えていることを特徴とする複数の半導体素子を含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は、埋め込み層を有する半導体素子を複数個含んでいる半導体装置の製造方法に関する。
【０００２】
【背景技術】
埋め込み層を有する半導体装置は例えば米国特許第５,３３０,９２２号等で公知である。また、１つの半導体基体に絶縁ゲート型電界効果トランジスタとバイポーラ型トランジスタを形成し、且つ各トランジスタに厚さの異なる埋め込み層を設けた半導体装置が日本の特開平１０−２４２３１１号公報に開示されている。ここに開示されている半導体装置における電界効果トランジスタの埋め込み層は、アンチモンとリンの拡散によって形成され、バイポーラ型トランジスタの埋め込み層はアンチモンの拡散によって形成されている。
【０００３】
ところで、同一の半導体基体に形成する第１及び第２の半導体素子のための第１及び第２の埋め込み層を、同一の不純物を使用して異なる厚さに形成したい場合がある。例えば、第１及び第２の絶縁ゲート型電界効果トランジスタを同一の半導体基体に形成する場合において、第１の電界効果トランジスタのドレイン・ソース間の抵抗値が第２の電界効果トランジスタのドレイン・ソース間の抵抗値よりも小さく、且つ第２の電界効果トランジスタのドレイン・ソース間の耐圧が第１の電界効果トランジスタのドレイン・ソース間の耐圧よりも高くなるように、第１及び第２の電界効果トランジスタを形成することが要求される場合がある。この要求に応えるためには、第１の電界効果トランジスタの埋め込み層の厚さを第２の電界効果トランジスタの埋め込み層の厚さよりも厚く形成し、且つ第１の電界効果トランジスタの埋め込み層の不純物濃度を高くすればよい。上述のように第１の電界効果トランジスタの埋め込み層の厚さが大きくなり且つ不純物濃度が高くなると、半導体基体内のドレイン領域の厚みが小さくなり、電界効果トランジスタのオン状態におけるドレイン・ソース間の抵抗値が低下し、且つドレイン・ソ−ス間の耐圧が小さくなる。
第１及び第２の埋め込み層の厚み及び不純物濃度を異なる値にする方法として、異なる拡散速度の不純物を使用して第１及び第２の埋め込み層を形成する方法、または不純物を拡散する時間の長さを変えて第１及び第２の埋め込み層を形成する方法等が考えられる。しかし、上記のいずれの方法を採用しても、第１及び第２の埋め込み層のための特別な製造工程が必要になり、半導体装置の製造コストの上昇を招く。
【０００４】
そこで、本発明の目的は、同一の製造工程で異なる厚さ及び不純物濃度を有する第１及び第２の埋め込み層を形成することができる方法を提供することにある。
【０００５】
【発明の開示】
次に、上記課題を解決し、上記目的を達成するための本発明を実施形態を示す図面の符号を参照して説明する。なお、本願各請求項及び以下の本願発明の説明において使用する参照符号は、本願発明の理解を助けるためのものであり、本願発明を限定するものではない。
本願発明に従う半導体装置の製造方法は、第１の半導体素子１又は１ａのための第１の埋め込み層８又は８ａを形成するための第１の選択部分４９と第２の半導体素子２又は２ａのための第２の埋め込み層９又は９ａを形成するための第２の選択部分５０とを有する第１の導電形の第１の半導体領域６を備えている半導体基板４１を用意するステップと、
前記第１の半導体領域６の表面に配置され、且つ前記第１の選択部分４９の一部に対応する第１の開口４７又は４７ａ又は４７ｂと前記第２の選択部分５０の一部に対応する第２の開口４８又は４８ａとを有し、且つ平面的に見て、前記第１の選択部分４９の面積Ｓ1 に対する前記第１の開口４７の面積Ｓa の割合Ｓa ／Ｓ1 が、前記第２の選択部分５０の面積Ｓ2 に対する前記第２の開口４８の面積Ｓb の割合Ｓb ／Ｓ2 よりも大きくなるように前記第１及び第２の開口が形成されているマスク４６又は４６ａ又は４６ｂを形成するステップと、
前記マスクの前記第１及び第２の開口４７又は４７ａ又は４７ｂ、４８又は４８ａを介して前記第１の半導体領域６に前記第１の導電形と反対の第２の導電形の不純物を導入し、これにより、前記第１及び第２の埋め込み層８又は８ａ、９又は９ａのそれぞれの一部としての第２及び第３の半導体領域５１又は５１ａ、５２を形成するステップと、
前記半導体基板４１の表面上に、前記第２及び第３の半導体領域よりも低い不純物濃度を有する第２の導電形のエピタキシャル層７を成長させ、これにより、前記第２及び第３の半導体領域５１又は５１ａ、５２の中の不純物の熱拡散に基づいて、第１の埋め込み層８又は８ａ、及び前記第１の埋め込み層８又は８ａよりも薄い厚みを有する第２の埋め込み層９又は９ａを形成するステップと
を有している。
なお、第１及び第２の埋め込み層８、９のそれぞれを、拡散係数の異なる第１及び第２の不純物の両方によって形成することができる。
また、前記第１及び第２の半導体素子を第１及び第２の絶縁ゲート型電界効果トランジスタとすることができる。
また、前記第１及び第２の半導体素子を第１及び第２のバイポーラ型トランジスタ１ａ、２ａとすることができる。
また、第２の導電形の不純物はリンであることが望ましい。
また、前記第１の不純物はアンチモンであり、前記第２の不純物はリンであることが望ましい。
また、前記マスクの前記第１及び第２の開口のそれぞれは、平面的に見て互いに並置された複数の帯状開口４７、４８から成ることが望ましい。
また、前記マスクの前記第１及び第２の開口のそれぞれを、平面的に見て複数の行と複数の列を作るように分散配置されている複数の開口４７ａ、４８ａとすることができる。
また、前記マスクの前記第１の開口を、平面的に見て前記第２の半導体領域の少なくとも一部を露出させるための１つの開口４７ｂとし、前記第２の開口を平面的に見て前記第３の半導体領域の複数箇所を露口させるための複数の開口４８又は４８ａとすることができる。
また、更に、第３の埋め込み層１０を有する第３の半導体素子３を設けることができる。
本願において、第１及び第２の埋め込み層８、９と第１の半導体領域６との境界は、第１及び第２の埋め込み層８，９を形成するための第２の導電形の不純物の濃度が第１の半導体領域６の本来の不純物の濃度と同一になる位置であり、また、第１及び第２の埋め込み層８、９とエピタキシャル層７との境界は、第１及び第２の埋め込み層８，９を形成するための第２の導電形の不純物の濃度がエピタキシャル層７の本来の不純物の濃度と同一になる位置である。
【０００６】
【発明の効果】
本発明によれば、第１及び第２の埋め込み層８又は８ａ、９又は９ａを形成するための予定領域としての第１及び第２の選択部分４９、５０の面積Ｓ1 、Ｓ2 に対する第１及び第２の開口４７又は４７ａ又は４７ｂ、４８又は４８ａの面積Ｓa 、Ｓb の割合Ｓa ／Ｓ1 、Ｓb ／Ｓ2 の相互間に差がある。このため、同一の不純物拡散ステップ及び同一のエピタキシャル層７の成長ステップによって、第１及び第２の埋め込み層８又は８ａ、９又は９ａの厚み及び不純物濃度に差をつけることができる。この結果、製造工程の増加を伴なわないで特性の異なる第１及び第２の半導体素子を得ることができ、半導体装置の製造コストの低減を図ることができる。
【０００７】
【発明を実施するための最良の形態】
【第１の実施形態】
先ず、図１〜図１０を参照して本発明の第１の実施形態を説明する。図１に示されている本発明に従って製造された複合半導体装置は、第１及び第２の半導体素子としての第１及び第２の絶縁ゲート型電界効果トランジスタ（以下単にＦＥＴと言う）１、２と、第３の半導体素子としてのバイポーラトランジスタ（以下単にトランジスタと言う）３とを含む。第１及び第２のＦＥＴ１、２及びトランジスタ３は共通のシリコン半導体基体４に形成されている。
シリコン半導体基体４は、
Ｐ+形半導体領域５及びＰ形半導体領域６を備えている半導体基板（サブストレ−ト）４１と、
Ｐ形半導体領域６の上にエピタキシャル成長法で形成されたＮ形半導体エピタキシャル層７と、
第１のＦＥＴ１のための第１の埋め込み層８と、
第２のＦＥＴ２のための第２の埋め込み層９と、
トランジスタ３のための第３の埋め込み層１０と、
第１のＦＥＴ１のためのドレイン領域１１、Ｐ形ボデイ領域１２、ソース領域１３及びドレイン引き出し領域１４と、
第２のＦＥＴ２のためのドレイン領域１５、Ｐ形ボデイ領域１６、ソース領域１７及びドレイン引き出し領域１８と、
トランジスタ３のためのコレクタ領域１９、ベース領域２０、エミッタ領域２１及びコレクタ引き出し領域２２と、
素子間分離領域２３とを備えている。
なお、Ｐ形半導体領域６は本願各請求項における第１の導電形の第１の半導体領域に対応している。
第１のＦＥＴ１の第１の埋め込み層８は、Ｎ+形半導体から成る第１部分２４と、この第１の埋め込み領域２４よりも不純物濃度が相対的に低いＮ+形半導体から成る第２の部分２５とから成る。第１の埋め込み層８における第１の部分２４には第１のＮ形不純物としてのアンチモンと第２のＮ形不純物としてのリンとの両方が含まれている。第２の部分２５には第２のＮ形不純物としてのリンが含まれている。この第２の部分２５は第１の部分２４の上側と下側との両方に配置されている。従って、第２の部分２５の第１の部分２４の上側はエピタキシャル層７に第２のＮ形不純物としてのリンが拡散した部分であり、第２の部分２５の第１の部分２４の下側はＰ形半導体領域６に第２のＮ形不純物としてのリンが拡散した部分である。第１の埋め込み層８の第２の部分２５の不純物濃度は第１の部分２４の不純物濃度とＮ形ドレイン領域１１の不純物濃度との間の値を有する。従って、第２の部分２５を設けることによってドレイン電流の通路の抵抗値を下げることができる。
第２のＦＥＴ２のための第２の埋め込み層９は、Ｎ+形半導体から成る第３の部分２７と、この第３の部分２７よりも不純物濃度が相対的に低いＮ+形半導体から成る第４の部分２８とから成る。第２の埋め込み層９における第３の部分２７には第１の埋め込み層８の第１の部分２４と同様にアンチモンとリンとの両方が含まれている。第４の部分２８には第２の部分２５と同様に第２のＮ形不純物としてのリンが含まれている。この第４の部分２８は第３の部分２７の上側と下側との両方に配置されている。従って、第４の部分２８の第３の部分２７の上側はエピタキシャル層７に第２のＮ形不純物としてのリンが拡散した部分であり、第４の部分２８の第３の部分２７の下側はＰ形半導体領域６に第２のＮ形不純物としてのリンが拡散した部分である。第４の部分２８の不純物濃度は第３の部分２７の不純物濃度とドレイン領域１５の不純物濃度との間の値を有する。従って、第４の部分２８は第２のＦＥＴ２のドレイン電流の通路の抵抗値を下げる機能を有する。第２の埋め込み層９の厚みは、第１の埋め込み層８の厚みよりも小さい。
トランジスタ３のための第３の埋め込み層１０はアンチモンの拡散層から成る。
第１及び第２の埋め込み層８、９のリン拡散領域から成る第２及び第４の部分２５、２８とP形半導体領域６との境界は半導体領域６の本来のP形不純物の濃度と第２及び第４の部分２５、２８を形成するためのリンの濃度とが同一になる位置である。第２及び第４の部分２５、２８とN形エピタキシャル層７との境界は、N形エピタキシャル層７の本来のN形不純物の濃度と第２及び第４の部分２５、２８を形成するためのリンの濃度とが同一になる位置である。第３の埋め込み層１０とＰ形半導体領域６との境界はこれ等の不純物濃度が同一になる位置である。第３の埋め込み層１０とN形エピタキシャル層７との境界は、これ等の不純物濃度が同一になる位置である。
第１及び第２のＦＥＴ１、２とトランジスタ３とはN形エピタキシャル層７の中にそれぞれ形成されている。
第１及び第２のＦＥＴ１、２のＮ形半導体から成るドレイン領域１１、１５、及びトランジスタ３のＮ形半導体から成るコレクタ領域１９のそれぞれは、Ｎ形半導体のエピタキシャル層７から成る。
第１のＦＥＴ１のドレイン領域１１はＮ形半導体から成り、第１の埋め込み層８の第２の部分２５に隣接している。なお、第１及び第２の部分２４、２５から成る第１の埋め込み層８を第１のＦＥＴ１のドレイン領域と呼び、またドレイン領域１１をドレイン・ドリフト（ｄｒｉｆｔ）領域と呼ぶこともできる。第１のＦＥＴ１の複数のＰ形ボデイ領域１２は第１のＦＥＴ１のチャネル即ち電流通路を形成するための半導体領域であって、Ｎ形ドレイン領域１１の中に島状に形成されている。従って、Ｐ形ボデイ領域１２をチャネル領域又は島状領域又はベ−ス領域と呼ぶこともできる。第１のＦＥＴ１の複数のソース領域１３はＮ形半導体から成り、Ｐ形ボデイ領域１２の中に島状に形成されている。第１のＦＥＴ１のドレイン引き出し領域１４はＮ+形半導体から成り、第１の埋め込み層８の第１の部分２４に接続され、その一部は半導体基体４の一方の主面に露出している。このドレイン引き出し領域１４をプラグ（ｐｌｕｇ）領域と呼ぶこともできる。
第１のＦＥＴ１はドレイン電極３１、ソース電極３２、及びゲート電極３３を有する。ドレイン電極３１はドレイン引き出し領域１４に接続され、ソース電極３２はソース領域１３に接続され且つＰ形ボデイ領域１２のチャネル部分と反対側の部分にも接続されている。ゲート電極３３は絶縁膜３０を介してＰ形ボデイ領域１２のチャネル部分即ち電流通路部分に対向するように配置されている。
第２のＦＥＴ２のドレイン領域１５はＮ形半導体から成り、第２の埋め込み層９の第４の部分２８に隣接している。第３及び第４の部分２７、２８から成る第２の埋め込み層９を第２のＦＥＴ２のドレイン領域と呼び、またドレイン領域１５をドレイン・ドリフト領域と呼ぶこともできる。第２のＦＥＴ２の複数のＰ形ボデイ領域１６はＮ形ドレイン領域１５の中に島状に形成されている。このＰ形ボデイ領域１６を前述のＰ形ボデイ領域１２と同様にチャネル領域又は島状領域又はベ−ス領域と呼ぶこともできる。第２のＦＥＴ２の複数のソース領域１７はＮ形半導体から成り、Ｐ形ボデイ領域１６の中に島状に形成されている。第２のＦＥＴ２のドレイン引き出し領域１８はＮ+形半導体から成り、第２の埋め込み層９の第３の部分２７に接続され、その一部は半導体基体４の一方の主面に露出している。
第２のＦＥＴ２はドレイン電極３４、ソース電極３５及びゲート電極３６を有する。ドレイン電極３４はドレイン引き出し領域１８に接続され、ソース電極３５はソース領域１７に接続され且つＰ形ボデイ領域１６のチャネル部分と反対側の部分にも接続され、ゲート電極３６は絶縁膜３０を介してＰ形ボデイ領域１６のチャネル部分即ち電流通路部分に対向配置されている。
トランジスタ３のコレクタ領域１９はＮ形半導体から成り、第３の埋め込み層１０に隣接している。トランジスタ３のベ−ス領域２０はＰ形半導体から成り、コレクタ領域１９の中に島状に形成されている。トランジスタ３のエミッタ領域２１はＮ形半導体から成り、ベース領域２０の中に島状に形成されている。トランジスタ３のコレクタ引き出し領域２２はＮ+形半導体から成り、第３の埋め込み層１０に接続され、その一部は半導体基体４の一方の主面に露出している。
トランジスタ３はコレクタ電極３７、エミッタ電極３８及びベース電極３９を有する。コレクタ電極３７はコレクタ引き出し領域２２に接続され、エミッタ電極３８はエミッタ領域２１に接続され、ベース電極３９はベース領域２０に接続されている。
分離領域２３はＰ形半導体から成り、平面的に見て、即ち半導体基体４の表面に対して垂直の方向から見て第１及び第２のＦＥＴ１、２及びトランジスタ３を囲むように配置され、且つ図１の断面において基体４の一方の主面からＰ形半導体領域６に至るように形成されている。
【０００８】
次に、図１の複合半導体装置の製造方法を図１〜図１０を参照して説明する。
まず、図３に示すようにＰ形シリコン半導体基板４１を準備する。この半導体基板４１はＰ+形半導体領域５とＰ形半導体領域６とを有する。Ｐ形半導体領域６はＰ+形半導体領域５の上にエピタキシャル成長法で形成されたものであり、Ｐ形不純物としてボロンを約１×１０15ｃｍ-3の濃度で含有し、且つ約４０μｍの厚みを有する。このＰ形半導体領域６は図５及び図６示すように第１、第２及び第３の半導体素子のための第１、第２及び第３の埋め込み層８、９、１０ａ’を形成することが予定されている第１、第２及び第３の選択部分４９，５０、１０ａ’を含む。
なお、Ｐ+形半導体領域５を省き、半導体基板４１をＰ形半導体領域６のみで構成することができる。
次に、Ｐ形半導体領域６の平坦な上面に図３に示すようにシリコン酸化膜４２を形成し、しかる後、図４に示すようにシリコン酸化膜４２に第１、第２及び第３のアンチモン導入用開口４３ａ、４３ｂ、４３ｃを設けて不純物を選択的に拡散するための第１のマスク４４を得る。第１のマスク４４の第１のアンチモン導入用開口４３ａは図４の第１及び第２の鎖線４５ａ、４５ｂ間の内側に設けられている。第１及び第２の鎖線４５ａ、４５ｂ間は図５及び図６示す第１の埋め込み層８のための第１の選択部分４９に対応している。第１のマスク４４の第２のアンチモン導入用開口４３ｂは図４の第３及び第４の鎖線４５ｃ、４５ｄ間の内側に設けられている。第３及び第４の鎖線４５ｃ、４５ｄ間は第２の埋め込み層９のための第２の選択部分５０に対応している。第１のマスク４４の第３のアンチモン導入用開口４３ｃは図４の第５及び第６の鎖線４５ｅ、４５ｆ間の内側に設けられている。第５及び第６の鎖線４５ｅ、４５ｆ間は第３の埋め込み層１０のための第３の選択部分１０ａ’に対応している。既に説明したように、第１、第２及び第３の選択部分４９，５０、１０ａ’はＰ形半導体領域６における第１、第２及び第３の埋め込み層８，９，１０を形成するための予定領域を示す。
次に、第１のマスク４４の第１、第２及び第３のアンチモン導入用開口４３ａ、４３ｂ、４３ｃを通してＰ形半導体領域６内に選択的に第１のＮ形不純物としてのアンチモンを同時に導入即ち拡散し、第１、第２及び第３の埋め込み層８、９、１０のための第１、第２及び第３の選択部分４９，５０、１０ａ’に第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａを形成する。第１及び第２のアンチモン導入領域２４ａ、２７ａは第１及び第２のＦＥＴ１、２のための第１及び第２の埋め込み層８、９を形成するために使用される。また、第３のアンチモン導入領域１０ａはトランジスタ３のための第３の埋め込み層１０を形成するために使用される。各アンチモン導入領域２４ａ、２７ａ、１０ａは、拡散温度が約１２３０℃、拡散時間が約１８０分の条件によるアンチモンの熱拡散によって形成されており、約２×１０18ｃｍ-3の表面不純物濃度を有し、約６μｍの拡散の深さを有する。なお、本願においては、Ｐ形半導体領域６が第１の半導体領域、第１及び第２のアンチモン導入領域２４ａ、２７ａが第２及び第３の半導体領域と呼ばれることもある。
【０００９】
次に、図４の第１のマスク４４を取り除き、しかる後、不純物のドーピングを阻止する機能を有するシリコン酸化膜から成る第２のマスク４６を形成する。この第２のマスク４６は、図５に示すように第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａが形成されたＰ形半導体領域６の表面上に形成される。なお、図４の第１のマスク４４を除去しないで、この第１のマスク４４に重ねてシリコン酸化膜を形成することによって第２のマスク４６を得ることもできる。
図５の第２のマスク４６は第２の不純物としてのリンを選択的に導入するための第１及び第２のリン導入用開口４７、４８を有する。第１及び第２のリン導入用開口４７、４８は、平面的に見て、即ち半導体基板４１の表面に対して垂直の方向から見て図６で鎖線で示す第１及び第２の埋め込み層８，９のための第１及び第２の選択部分４９，５０の内側にそれぞれ配置されている。第１及び第２の選択部分４９，５０の相互間及び第３の埋め込み層１０のための第３の選択部分１０ａ’は第２のマスク４６で覆われている。
第１のリン導入用開口４７はそれぞれＷ１の幅を有する６個の帯状開口の集まりから成り、第１の選択部分４９の一部を露出させるように形成されている。即ち、第１のリン導入用開口４７は第１のアンチモン導入領域２４ａの表面の一部を露出させるように配置されている。６個の帯状の第１のリン導入用開口４７の相互間にはマスク４６の幅Ｗ2 の細条部分が配置されている。第２のリン導入用開口４８はそれぞれ幅Ｗ3 を有する６個の帯状開口の集まりから成り、第２の選択部分５０の一部を露出させるように形成されている。即ち、第２のリン導入用開口４８は第２のアンチモン導入領域２７ａの一部を露出させるように配置されている。６個の帯状の第２のリン導入用開口４８の相互間にはマスク４６の幅Ｗ4 の細条部分が配置されている。互いに並置された６個の第１のリン導入用開口４７の相互間の幅Ｗ2 の半分の値及び６個の第２のリン導入用開口４８の相互間の幅Ｗ4 の半分の値はこれ等の開口４７、４８から導入されたリンの横方向の拡散距離よりも十分に小さいことが望ましい。第１のリン導入用開口４７の幅Ｗ1 は第２のリン導入用開口４８の幅Ｗ3 よりも大きい。第１及び第２のリン導入用開口４７、４８の長さＬ1 は同一値である。今、平面的に見て第１及び第２の選択部分４９、５０の面積をＳ1 、Ｓ2 、６個の第１のリン導入用開口４７の合計面積をＳa 、６個の第２のリン導入用開口４８の合計面積をＳb とした時に、第１の選択部分４９の面積Ｓ1 に対する６個の第１のリン導入用開口４７の合計面積Ｓa の割合Ｓa ／Ｓ1 は、第２の選択部分５０の面積Ｓ2 に対する６個の第２のリン導入用開口４８の合計面積Ｓb の割合Ｓb ／Ｓ1 よりも大きい。図６では第１及び第２のリン導入用開口４７、４８がそれぞれ６個であるが、これ等の数を増減することができる。なお、第１及び第２のリン導入用開口４７、４８は第１及び第２の選択部分４９、５０の中に均一に分布することが望ましい。また、リンの拡散速度が速いので、第１及び第２のリン導入用開口４７、４８の最外周縁は、平面的に見て第１のマスク４４の第１及び第２のアンチモン導入用開口４３ａ、４３ｂの内側に位置することが望ましい。
【００１０】
次に、第２のマスク４６の開口４７、４８を通して第１及び第２のアンチモン導入領域２４ａ、２７ａを有する半導体基板４１に第２のＮ形不純物であるリンを導入し、図５に示す第１及び第２のリン導入領域５１、５２を形成する。第１及び第２のリン導入領域５１、５２を形成する時には、例えば拡散温度が約１１５０℃、拡散時間が約１５０分の条件でリンを拡散させる。第１及び第２のリン導入領域５１、５２の表面の不純物濃度はそれぞれ約３×１０17ｃｍ-3であり、第１及び第２のリン導入領域５１、５２の拡散の深さは約８μｍである。第２の不純物としてのリンの拡散係数即ち拡散速度は、第１の不純物としてのアンチモンの拡散係数よりも十分に大きい。従って、リンは第１及び第２のアンチモン導入領域２４ａ、２７ａよりも深く拡散する。図５において第１及び第２のアンチモン導入領域２４ａ、２７ａと第１及び第２のリン導入領域５１、５２とが重なっている部分にはアンチモンとリンとの両方が含まれている。
第１の選択部分４９の複数の第１のリン導入用開口４７の相互間の幅Ｗ2 は比較的狭いので、熱処理によるリンお拡散によって複数の第１のリン導入用開口４７の相互間のマスク４６の下にもリン導入領域５１が生じる。
第２の選択部分５０の複数の第２のリン導入用開口４８の相互間の幅Ｗ4 は第１の選択部分４９の複数の第１のリン導入用開口４７の相互間の幅Ｗ2 よりも広い。しかし、図５の例では複数の第２のリン導入用開口４８の相互間のマスク４６の下にも第２のリン導入領域５２が生じている。なお、複数の第１及び第２のリン導入用開口４７、４８のそれぞれの相互間の距離Ｗ2、Ｗ4は、Ｎ形半導体エピタキシャル層７を形成する前の熱処理におけるリンの拡散距離の２倍以下にすることが望ましい。これにより、図８に示す連続性の良い第１及び第２の埋め込み層８，９の第２及び第４の部分２５、２８が得られる。
第１及び第２のリン導入領域５１、５２のリンの不純物濃度は半導体基板４１の表面即ち第１及び第２のアンチモン導入領域２４ａ、２７ａの表面で最も高く、半導体基板４１の下面方向に進むに従って徐々に低くなる。第１の選択部分４９の単位面積当りのリンの量は第２の選択部分５０の単位面積当りのリンの量よりも多い。即ち、前述したように第１の選択部分４９の面積Ｓ1 に対する6個の第１のリン導入用開口４７の合計面積Ｓa の割合Ｓa ／Ｓ1 が第２の選択部分５０の面積Ｓ2 に対する6個の第２のリン導入用開口４８の合計面積Ｓb の割合Ｓb ／Ｓ2 よりも大きい。従って、もし、第１及び第２の選択部分４９、５０の面積Ｓ1 、Ｓ2 が同一であると仮定すれば、第１の選択部分４９におけるリンの量は第２の選択部分５０におけるリンの量よりも多くなる。第１の選択部分４９へのリンの導入量が第２の選択部分５０に対するリンの導入量よりも多いということは、第１の選択部分４９の表面におけるリンの平均不純物濃度が第２の選択部分５０の表面におけるリンの平均不純物濃度よりも高いことを意味している。
【００１１】
次に、図７に示すように第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａ及び第１第２のリン導入領域５１、５２が形成されているP形半導体領域６の表面即ち半導体基板４１の表面上に、開口５３を有するシリコン酸化膜から成る第３のマスク５４を形成する。即ち、図５の第２のマスク４６を取り除き、しかる後、第３のマスク５４を形成する。なお、図５の第２のマスク４６を除去しないで、この第２のマスク４６に重ねてシリコン酸化膜を形成することによって第３のマスク５４を得ることもできる。また、Ｐ+形半導体領域２３ａ又は素子間分離領域２３をマスク以外の手段で形成する場合には第３のマスク５４を設けることが不要になる。
第３のマスク５４の開口５３は図１のＰ形分離領域２３に対応するように形成する。次に、第３のマスク５４の開口５３からＰ形半導体領域６にＰ形不純物であるボロンを拡散してＰ+形半導体領域２３ａを形成する。このＰ+形半導体領域２３ａは、例えば拡散温度が約１１５０℃、拡散時間が約１５０分の条件で形成される。このＰ+形半導体領域２３ａの表面の不純物濃度は例えば３×１０18ｃｍ-3、この拡散深さは例えば約３μｍである。
次に、図７の第３のマスク５４を除去し、半導体基板４１の表面を露出させる。しかる後、第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａ及び第１及び第２のリン導入領域５１、５２を伴なっているＰ形半導体領域６の上面即ち半導体基板４１の表面上に、図８に示すＮ形半導体から成るエピタキシャル層７を周知の気相エピタキシャル成長法によって成長させる。Ｎ形エピタキシャル層７を形成する時に半導体基板４１が約１１８０℃に加熱される。この結果、図７の第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａに含まれているアンチモン、第１及び第２のリン導入領域５１、５２に含まれているリン、及びＰ+形半導体領域２３ａに含まれているボロンが、半導体基板４１のＰ形半導体領域６側に拡散し、同時にＮ形エピタキシャル層７側にも拡散し、図１及び図８に示す第１及び第２の部分２４、２５から成る第１の埋め込み層８と、第３及び第４の部分２７、２８から成る第２の埋め込み層９と、第３の埋め込み層１０と、Ｐ+形半導体領域２３ｂとが得られる。第１、第２及び第３の埋め込み層８、９、１０の厚みＴ1、Ｔ2、Ｔ3は、第１及び第２のＦＥＴ１、２とトランジスタ３の形成のための熱処理によって変化する。しかし、説明を簡略化するために、図１、図８、図９及び図１０において第１、第２及び第３の埋め込み層８、９、１０と第１、第２第３及び第４の部分２４、２５、２７、２８がほぼ同一に示されている。
【００１２】
図１及び図８に示されている第１及び第３の部分２４、２７はアンチモンとリンとの両方を含む領域であり、第２及び第４の部分２５、２８はリンを含む領域であり、第３の埋め込み層１０はアンチモンを含む領域であり、Ｐ+形半導体領域２３ｂはボロンを含む領域である。前述したようにリンはアンチモンよりも拡散速度が速いので、リン拡散領域から成る第２及び第４の部分２５、２８が第１及び第３の部分２４、２７の上方及び下方の両方に形成される。第１及び第２の埋め込み層８、９の厚みＴ1、Ｔ2は、基板４１の表面におけるリンの平均不純物濃度に応じて変化する。図７の第１のリン導入領域５１のリンの平均不純物濃度は第２のリン導入領域５２のリンの平均不純物濃度よりも大きい。従って、エピタキシャル層７の形成工程及びその後の第１及び第２のＦＥＴ１、2とトランジスタ3の形成工程における熱処理に基づいて、リンが拡散された領域、即ち第１及び第３の埋め込み層８、９の第１及び第２の厚みＴ1 、Ｔ2 はＴ1 ＞Ｔ2 の関係になる。即ち、第１の厚みＴ1が第２の厚みＴ2よりもおおきくなる。第3の埋め込み層１０はリンを含まないアンチモンの拡散層であるので、この厚みＴ3は第1及び第2の厚みＴ1、Ｔ2よりも薄い。また、Ｎ形エピタキシャル層７の表面から第１及び第２の埋め込み層８、９までの第４及び第５の厚みＴ4 、Ｔ5 はＴ4 ＜Ｔ5の関係になる。即ち、第４の厚みＴ4が第５の厚みＴ５よりも薄くなる。また、Ｎ形エピタキシャル層７の表面から第3の埋め込み層１０までの第６の厚みＴ6は第4及び第５の厚みＴ4、Ｔ5よりも大きい。
図８の第１の部分２４と第２の部分２５から成る第１の埋め込み層８は、図１の第１のＦＥＴ１のドレイン電流の通路として機能する。また、第３の部分２７と第４の部分２８とから成る第２の埋め込み層９は第２のＦＥＴ２のドレイン電流の通路として機能する。
図７では複数の第１及び第２のリン導入領域５１、５２の先端が非平坦である。しかし、エピタキシャル成長工程及びその後の工程における熱処理におけるリンの拡散によって図１、図８、図９及び図１０に示すようにほぼ均一の厚みを有する第２及び第４の部分２５、２８が得られる。
なお、Ｎ形エピタキシャル層７を成長させる時に、Ｎ形エピタキシャル層７のための本来のＮ形不純物の他に基板４１側から蒸発したアンチモン、リン及びボロンがＮ形エピタキシャル層７に若干含まれることがある。
次に、図９に示すようにＮ形エピタキシャル層７の表面に開口５５を有するシリコン酸化膜から成る第４のマスク５６を形成する。なお、開口５５は図１の分離領域２３を得るための位置に設ける。続いて、このマスク５６の開口５５を通してＮ形エピタキシャル層７内にＰ形不純物であるボロンを選択的に拡散し、図９に示すように、Ｐ形半導体領域２３ｃを形成する。この領域２３ｃは下の領域２３ｂと連接して分離領域２３の一部となる。
次に、図１０に示すように、開口５７、５８、５９を有する第５のマスク６０をＮ形エピタキシャル層７の上面に形成する。続いて、このマスク６０の開口５７、５８、５９を通じてＮ形不純物であるリンをＮ形エピタキシャル層７に選択的に拡散して、第１及び第２のＦＥＴ１、２の第１及び第２の埋め込み層８，９の第１及び第３の部分２４、２７に連接するＮ+形半導体領域から成る第１及び第２のドレイン取り出し領域１４、１８と、トランジスタ３の埋め込み層１０に連接するＮ + 形半導体領域から成るコレクタ取り出し領域２２を同時に形成する。
次に、周知の拡散法等によって図１に示す第１及び第２のＦＥＴ１、２のＰ型ボデイ領域１２、１６及びＮ型ソース領域１３、１７、トランジスタ３のＰ型ベース領域２０及びＮ型エミッタ領域２１を同時に形成する。更に、図１に示す絶縁膜３０、ドレイン電極３１、３４、ソース電極３２、３５、ゲート電極３３、３６、コレクタ電極３７、エミッタ電極３８、ベース電極３９を形成することによって、図１の集積化された半導体装置を完成させる。
この実施形態では、第１及び第２のＦＥＴ１、２のＰ型ウェル領域から成るボデイ領域１２、１６とトランジスタ３のベース領域２０とが同一の選択拡散用マスクを使用したボロンの拡散によって同時に形成されており、これ等のＮ形エピタキシャル層７の表面からの深さは同一である。一方、Ｎ形エピタキシャル層７の表面から第１、第２及び第３の埋め込み層８、９、１０までの距離Ｔ4、Ｔ5、Ｔ6は互いに異なる。この結果、第１のＦＥＴ１のＰ形ボデイ領域１２と第１の埋め込み層８との間の第１のドレイン領域１１の厚みが、第２のＦＥＴ２のＰ形ボデイ領域１６と第２の埋め込み層９との間の第２のドレイン領域１５の厚み、及びトランジスタ３のベース領域２０と埋め込み層１０との間のコレクタ領域１９の厚みよりも小さくなる。また、第１の埋め込み層８の平均不純物濃度が第２の埋め込み層９の平均不純物濃度よりも高くなる。この結果、第１のＦＥＴ１のオン状態におけるドレイン電流の通路の抵抗値が第２のＦＥＴ２のドレイン電流の通路の抵抗値よりも小さくなる。従って、第１のＦＥＴ１の電力損失が第２のＦＥＴ２の電力損失よりも小さくなる。他方、第２のＦＥＴ２のドレイン領域１５の厚みが第１のドレイン領域１１の厚みよりも大きく、且つ第２の埋め込み層９の平均不純物濃度が第１の埋め込み層８の平均不純物濃度よりも低くなるので、第２のＦＥＴ２のドレイン・ソース間の耐圧が第１のＦＥＴ１のドレイン・ソース間の耐圧よりも大きくなる。また、バイポーラトランジスタ３のコレクタ領域１９の厚みは第１及び第２のＦＥＴ１、２のドレイン領域１１、１５の厚みよりも大きいので、トランジスタ３のベ−ス・コレクタ間及びコレクタ・エミッタ間の耐圧が比較的高い。
【００１３】
なお、この実施形態では図１０の状態で第１及び第２のドレイン引き出し領域１４、１８が第１及び第３の埋め込み領域２４、２７に接続され、コレクタ引き出し領域２２が第３の埋め込み層１０に接続されている。しかし、図１０の状態では各引き出し領域１４、１８、２２を第１及び第２の埋め込み層８，９の第１及び第３の部分２４、２７及び第３の埋め込み層１０に十分に接続させずに、これ等の十分な接続を図１に示すＰ形ボデイ領域１２、１６、ソース領域１３、１７、ベース領域２０、エミッタ領域２１の形成中の加熱による拡散によって達成させることができる。また、第１及び第２のドレイン引出し領域１４、１８は図１の完成した状態で第２及び第４の部分２５、２８のみに接続された状態であってもよい。
【００１４】
本実施形態は次の利点を有する。
（１） 厚み及び平均不純物濃度が異なる第１及び第２の埋め込み層８、９を同一製造工程で容易に形成することができる。即ち、図５及び図６に示すように同一のマスク４６における第１及び第２の埋め込み層８，９のための第１及び第２の選択部分４９，５０における第１及び第２のリン導入用開口４７、４８のパターンを互いに異なるパターンにするのみで、第１及び第２の埋め込み層８、９の厚み及び平均不純物濃度に差をつけることができる。更に詳細には、第１の選択部分４９の面積Ｓ1に対する複数の第１のリン導入用開口４７の合計面積Ｓa の割合Ｓa ／Ｓ1 を、第２の選択部分５０の面積Ｓ2 に対する複数の第２のリン導入用開口４８の合計面積Ｓb の割合Ｓb ／Ｓ2 よりも大きくすることによって、第１の選択部分４９におけるリンの平均不純物濃度が第２の選択部分５０におけるリンの平均不純物濃度よりも高くなる。この結果、第１の埋め込み層８の厚み及び平均不純物濃度が第２の埋め込み層９のこれ等よりも大きくなる。これにより、オン状態におけるドレイン・ソース間抵抗値が第２のＦＥＴ２よりも小さい第１のＦＥＴ１と、ドレイン・ソース間の耐圧が第１のＦＥＴ１よりも高い第２のＦＥＴ２とを同時に且つ容易に形成することができる。
（２） 厚み及び平均不純物濃度の異なる第１、第２及び第３の埋め込み層８、９、１０を容易に形成することができる。即ち、第１及び第２のＦＥＴ１、２の第１及び第２の埋め込み層８、９はアンチモンとこれよりも大きい拡散速度を有するリンとで形成し、トランジスタ３の第３の埋め込み層１０をアンチモンで形成する。このため、同一のエピタキシャル成長工程及びその後の工程の熱処理によって、厚み及び平均不純物濃度の異なる第１、第２及び第３の埋め込み層８、９、１０が得られる。なお、トランジスタ３の第３の埋め込み層１０の厚みを小さくすると、コレクタ領域１９の厚みが大きくなり、コレクタ・ベ−ス間及びコレクタ・エミッタ間の耐圧が高くなる。
（３） 第１及び第２の埋め込み層８、９をリン導入領域のみで形成しないで、アンチモン導入領域とリン導入領域との両方で形成する。この結果、リンの不純物濃度を比較的低く抑えることができ、エピタキシャル成長工程時にリンがバイポーラトランジスタ３側のエピタキシャル成長層に入り込むことを防ぐことができる。即ち、もし、第１及び第２のＦＥＴ１、２の第１及び第２の埋め込み層８、９をリンのみで形成し、トランジスタ３の埋め込み層１０をアンチモンのみで形成すれば、第１及び第２の埋め込み層８、９においてはアンチモンを含まない分だけリンの不純物濃度を高めることが要求される。この要求に応えるために、もし、基板４１におけるリン導入領域の不純物濃度を高くすると、エピタキシャル成長工程時にリンが蒸発してトランジスタ３のためのエピタキシャル成長層にリンが混入し、所望特性のトランジスタ３を得ることができなくなる。これに対し、本実施形態では拡散速度がリンよりも遅く且つリンよりも蒸発し難いアンチモンをリンと共に第１及び第２の埋め込み層８、９に使用しているので、リンの濃度を必要以上に高めることが不要になり、リンの蒸発によるトランジスタ３の特性劣化を防止することができる。
（４） 第１及び第２の埋め込み層８、９がアンチモンとリンとの組み合せで形成されている。従って、第１及び第２の埋め込み層８、９の厚さ及び不純物濃度の調整が容易になり、第１及び第２のＦＥＴ１、２の耐圧及びオン抵抗の調整が容易になる。
（５） 第１及び第２の埋め込み層８、９に高い不純物濃度でアンチモンを含む第１及び第３の埋め込み領域２４、２７が含まれているので、Ｐ形半導体領域６と第１及び第２の埋め込み層８、９との間に生じる寄生素子即ち不要な素子の動作を抑制することができる。
【００１5】
【第２の実施形態】
次に、図１１を参照して第２の実施形態の半導体装置を説明する。但し、図１１において図１と実質的に同一の部分には同一の符号を付してその説明を省略する。
図１１の半導体装置は図１の半導体装置の第１及び第２のＦＥＴ１、２を第１及び第２のバイポーラトランジスタ１ａ、２ａに変形し、この他は図１と同一に形成したものである。即ち、図１１の半導体装置は、図１の半導体装置のドレイン領域１１、１５、ボデイ領域１２、１６、ソース領域１３、１７、ドレイン引き出し領域１４、１８、ドレイン電極３１、３４、ソース電極３２、３５、ゲート電極３３、３６の代りに、コレクタ領域１１ａ、１５ａ、ベース領域１２ａ、１６ａ、エミッタ領域１３ａ、１７ａ、コレクタ引き出し領域１４ａ、１８ａ、コレクタ電極３１ａ、３４ａ、エミッタ電極３２ａ、３５ａ、ベース電極３３ａ、３６ａを設け、この他は図１と同一に形成したものである。
図１１の第１、第２及び第３の埋め込み層８、９、１０は第１の実施形態と同一の方法で形成されているので、第２の実施形態によっても第１の実施形態と同一の効果を得ることができる。即ち、特性の異なる第１、第２及び第３のバイポーラトランジスタ１ａ、２ａ、３を容易に形成することができる。
【００１６】
【第３の実施形態】
図１２は、図６の第２のマスク４６を変形した第２のマスク４６ａを示す。図１２の第２のマスク４６ａの複数の第１及び第２のリン導入用開口４７ａ、４８ａは、それぞれ平面形状四角形であって、行と列とを形成するようにマトリックス状に配置されている。第１及び第２のリン導入用開口４７ａ、４８ａの合計面積Ｓa 、Ｓb はＳa ＞Ｓb の関係を有し、異なる値を有している。従って、図１２のマスク４６ａによっても第１の実施形態と同様に第１及び第２の選択部分４９、５０に対するリンの導入量に差を持たせることができる。よって、第３の実施形態は第１の実施形態と同一の効果を有する。
【００１７】
【第４の実施形態】
図１３は、図５及び図６の第２のマスク４６を変形した第２のマスク４６ｂ、及びこの第２のマスク４６ｂを使用して形成された第１及び第２のリン導入領域５１ａ，５２を有する半導体基板４１を示す。図１３の第２のマスク４６ｂは、図５の第２のマスク４６の第１のリン導入用開口４７を変形した第１のリン導入用開口４７ｂを設け、この他は図５と同一に形成したものである。図１３の第１のリン導入用開口４７ｂは図４の第１のアンチモン導入用開口４３ａよりも少し小さい１つの開口から成る。第１及び第２のリン導入用開口４７ｂ、４８の面積Ｓa 、Ｓb はＳa ＞Ｓb の関係を有する。従って、図１３の第１及び第２のリン導入用開口４７ｂ、４８から半導体基板４１にリンを導入することによって形成された第１及び第２のリン導入領域５１ａ，５２の不純物濃度の関係は図５の第１及び第２のリン導入領域５１，５２の不純物濃度の関係と同様になる。このため、第４の実施形態によっても第１の実施形態と同一の効果を得ることができる。
【００１８】
第５の実施形態
次に、図１４〜図１７を参照して第５の実施形態の半導体装置の製造方法を説明する。但し、図１４〜図１７において図１〜図１０と実質的に同一の部分には同一の符号を付してその説明を省略する。
図１４に示す第５の実施形態の半導体装置は、図１に示す第１の実施形態の半導体装置におけるアンチモンとリンとの両方を含む第１及び第２の埋め込み層８，９の第１及び第３の部分２４、２７を省き、この他は図１と同一に形成したものである。従って、図１４の第１及び第２の埋め込み層８ａ、９ａは、図１の第２及び第４の部分２５，２８と同様に不純物としてリンのみを含む第１及び第２のＮ+形半導体領域２５’、２８’のみから成る。
図１４の半導体装置を製造する時には、まず、図１５に示すP+形半導体領域５及びP形半導体領域６から成る半導体基板４１ａを用意する。この半導体基板４１ａは図４に示す第１及び第２のアンチモン導入領域２４ａ、２７ａを有していない。
次に、図１５に示すようにP形半導体領域６の表面上にマスク４６を形成する。図１５の第１のマスク４６は図５及び図６に示す第２のマスク４６と同一パタ−ンを有する。即ち、第１のリン導入用開口４７の幅Ｗ1 は第２のリン導入用開口４８の幅Ｗ3 よりも大きい。第１及び第２のリン導入用開口４７、４８の長さＬ1 は同一値である。平面的に見て第１及び第２の埋め込み層８ａ，９ａのための第１及び第２の選択部分４９、５０の面積をＳ1 、Ｓ2 、６個の第１のリン導入用開口４７の合計面積をＳa 、６個の第２のリン導入用開口４８の合計面積をＳb とした時に、第１の選択部分４９の面積Ｓ1 に対する６個の第１のリン導入用開口４７の合計面積Ｓa の割合Ｓa ／Ｓ1 は、第２の選択部分５０の面積Ｓ2 に対する６個の第２のリン導入用開口４８の合計面積Ｓb の割合Ｓb ／Ｓ1 よりも大きい。
次に、図１５の第１のマスク４６の第１及び第２のリン導入用開口４７，４８を介して図５の工程と同様にN形不純物としてのリンをP形半導体領域６に拡散して第１及び第２のリン導入領域５１、５２を図５と同様に形成する。リンの不純物濃度はP形半導体領域６の表面で最も高く、P型半導体領域６の下面方向に進むに従って徐々に低くなる。第１の選択部分４９の単位面積当りのリンの量は第２の選択部分５０の単位面積当りのリンの量よりも多い。
次に、図１６に示すように第１及び第２のリン導入領域５１、５２が形成されているP形半導体領域６の表面即ち半導体基板４１ａの表面上に開口５３を有するシリコン酸化膜から成る第２のマスク５４を形成する。即ち、図１５の第１のマスク４６を取り除き、しかる後、図１６に示す第２のマスク５４を形成する。なお、図１５の第１のマスク４６を除去しないで、この第１のマスク４６に重ねてシリコン酸化膜を形成することによって第２のマスク５４を得ることもできる。また、Ｐ+形半導体領域２３ａ又は素子間分離領域２３をマスク以外の手段で形成する場合には第２のマスク５４を設けることが不要になる。図１６の第２のマスク５４は図７の第３のマスク５４と同一のパタ−ンを有する。第２のマスク５４の開口５３は図１４のＰ形分離領域２３に対応するように形成する。次に、第２のマスク５４の開口５３からＰ形半導体領域６にＰ形不純物であるボロンを拡散して図７と同様にＰ+形半導体領域２３ａを形成する。
次に、図１６の第２のマスク５４を除去し、半導体基板４１aの表面を露出させ、しかる後、図１７に示すようにアンチモン導入領域１０ａ及び第１及び第２のリン導入領域５１、５２を伴なっているＰ形半導体領域６の上面即ち半導体基板４１aの上面に、Ｎ形半導体領域から成るエピタキシャル層７を周知の気相エピタキシャル成長法によって成長させる。Ｎ形エピタキシャル層７を気相エピタキシャル成長法で形成する時には半導体基板４１ａが約１１８０℃に加熱される。この結果、図１６のアンチモン導入領域１０ａのアンチモン、第１及び第２のリン導入領域５１、５２のリン及びＰ+形半導体領域２３ａのボロンが、半導体基板４１ａのＰ形半導体領域６側に拡散し、同時にＮ形エピタキシャル層７側にも拡散し、図１４及び図１７に示す互いに異なる厚さ及び不純物濃度を有する第１、第２、及び第３の埋め込み層８a、９ａ、１０が得られる。なお、第１、第２及び第３の埋め込み層８a、９a，１０の厚さは、Ｐ形ボデイ領域１２、１６、ソ−ス領域１３、１７等の形成時の熱処理によっても大きくなる。
図１７の第１及び第２の埋め込み層８ａ、９ａは第１及び第２のリン拡散領域２５’,２８’から成る。
図１６の第１のリン導入領域５１のリンの平均不純物濃度は第２のリン導入領域５２のリンの平均不純物濃度よりも大きい。従って、エピタキシャル成長工程及びその後の工程の熱処理時に、第１及び第２のリン導入領域５１、５２のリン拡散によって形成される第１及び第２の埋め込み層８a、９ａの第１及び第２の厚みＴ1 、Ｔ2 はＴ1 ＞Ｔ2 の関係になる。また、エピタキシャル層７の表面から第１及び第２の埋め込み層８a、９ａまでの第４及び第５の厚みＴ4、Ｔ5はＴ4＜Ｔ5の関係になる。また、第１の埋め込み層８ａの平均不純物濃度は第２の埋め込み層９ａのそれよりも大きい。
図１７のＮ形半導体領域７には、図９及び図１０と同一の工程で素子分離領域２３、ドレイン引き出し領域１４、１８、及びコレクタ引き出し領域２２を形成し、しかる後、図１４に示すＰ形ボデイ領域１２、１６、Ｎ形ソ−ス領域１３、１７、Ｐ形ベ−ス領域２０、Ｎ形エミッタ領域２１を第１の実施形態と同一の方法で形成する。
図１４の第５の実施形態の半導体装置は、図１のアンチモンとリンとの両方を含む埋め込み領域２４、２７を有さない他は、図１と同一であるので、アンチモンの効果を除いて第１の実施形態と同一の利点を有する。
【００１９】
【変形例】
本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
（１） エピタキシャル層７に、更に、接合型電界効果トランジスタ等の別の半導体素子、更に抵抗やコンデンサ等の受動素子等を形成することができる。
（２） 図６及び図１２では、第１及び第２のリン導入用開口４７、４７ａ、４８、４８ａのそれぞれの面積が異なり、個数が同一であるが、この代わりに、第１及び第２のリン導入用開口４７、４７ａ、４８、４８ａのそれぞれの面積を同一とし、これらの個数を変えることができる。
（３） バイポーラトランジスタ３の代りに電界効果トランジスタを設けることができる。
（４） アンチモン導入領域２４ａ、２７ａを厚く形成し、図５のリン導入領域５１、５２がアンチモン導入領域２４ａ、２７ａの下側に形成されず、且つ図８の第２及び第４の部分２５、２８が第１及び第３の部分２４、２７の下側に生じないようにすることができる。
（５） 第１及び第３の部分２４、２７にアンチモンの代りにＡｓ（砒素）を導入することができる。
（６） 第１の埋め込み層８又は８ａと第２の埋め込み層９又は９ａとの一方又は両方がＰ+形半導体領域５に達するように半導体素子を構成することができる。
（７） 第１及び第２のＦＥＴ１、２、及び第１及び第２のバイポ−ラトランジスタ１ａ、２ａの代りに、絶縁ゲ−ト・バイポ−ラ・トランジスタ（ＩＧＢＴ）、サイリスタ、ダイオ−ド等の別の半導体素子を形成することができる。
（８） 図１１の第１及び第２のバイポ−ラトランジスタ１ａ、２ａの第１及び第２の埋め込み層８，９を図１４と同様にリンのみを含む半導体領域で構成することができる。
（９） 図１３の第１及び第２のアンチモン導入領域２４ａ、２７ａを省くことができる。
【００２０】
【産業上の利用の可能性】
上述から明らかなように、本発明は、複数のトランジスタ又はＦＥＴ等を含む複合半導体装置の製造に利用することができる。
【図面の簡単な説明】
【図１】
本発明の第１の実施形態に従う半導体装置を示す断面図である。
【図２】
図１の半導体基体の第１及び第２のＦＥＴを含む表面を示す平面図である。
【図３】
図１の半導体装置を製造するためのシリコン酸化膜を伴った半導体基板を示す断面図である。
【図４】
図３のシリコン酸化膜を使用して第１のマスクを形成し、更にアンチモンを導入した後の半導体基板を示す断面図である。
【図５】
第２のマスクを形成し、且つリンを導入した後の半導体基板を示す断面図である。
【図６】
図５の第２のマスクの平面図である。
【図７】
第３のマスクを形成し、且つ分離領域のためのＰ+形半導体領域を形成した後の半導体基板を示す断面図である。
【図８】
Ｎ形エピタキシャル層を形成した後の半導体基体を示す断面図である。
【図９】
第４のマスクを形成し、且つ分離領域を形成した後の半導体基体を示す断面図である。
【図１０】
第５のマスクを形成し、且つ引き出し領域を形成した後の半導体基体を示す断面図である。
【図１１】
第２の実施形態の半導体装置を示す断面図である。
【図１２】
第３の実施形態の第２のマスクを示す平面図である。
【図１３】
第４の実施形態の第２のマスクを伴った半導体基板を示す平面図である。
【図１４】
第５の実施形態に従う半導体装置を示す断面図である。
【図１５】
図１４の半導体装置を製造するために、マスクを介してリンを導入した後の半導体基板を示す断面図である。
【図１６】
分離領域を形成した後の半導体基板を示す断面図である。
【図１７】
図１６の半導体基板にエピタキシャル層を形成した後の半導体基体を示す断面図である。
【符号の説明】
1，２ 第1及び第2のFET
３ トランジスタ
４ 半導体基体
６ P形半導体領域
７ エピタキシャル成長のN形半導体領域
８、９、１０ 第１、第２及び第３の埋め込み層
２４，２７ 第１及び第２の主埋め込み領域
２５、２６、２８、２９ 第１、第２、第３及び第４の付加埋め込み領域
４６、４６a、４６b、４６ｃ 第２のマスク
４７、４７a、４７b、４７c 第１のリン導入用開口
４８、４８a、４８b 第２のリン導入用開口
【特許請求の範囲】
【請求項１】 第１の半導体素子（１又は１ａ）のための第１の埋め込み層（８）を形成するための第１の選択部分（４９）と第２の半導体素子（２又は２ａ）のための第２の埋め込み層（９）を形成するための第２の選択部分（５０）とを有する第１の導電形の第１の半導体領域（６）を備えている半導体基板（４１）を用意する第１ステップと、
前記第１の導電形と反対の第２の導電形の第１の不純物を前記半導体基板に選択的に導入するために、前記半導体基板の表面上に配置され且つ前記第１の選択部分（４９）に対応する単一の開口（４３ａ）と前記第２の選択部分（５０）に対応する単一の開口（４３ｂ）とを有している第１のマスク（４４）を形成する第２ステップと、
前記第１のマスク（４４）の前記２つの開口（４３ａ、４３ｂ）を介して前記第１の半導体領域（６）の前記第１及び第２の選択部分に前記第１の不純物を同時に導入して第２及び第３の半導体領域（２４ａ、２７ａ）を形成する第３ステップと、
前記第１の不純物よりも拡散係数の大きい第２の導電形の第２の不純物を前記半導体基板に導入するために、前記半導体基板の表面上に配置され、且つ前記第２の半導体領域（２４ａ）を選択的に露出させるための複数の第１の開口（４７又は４７ａ）と前記第３の半導体領域（２７ａ）を選択的に露出させるための複数の第２の開口（４８又は４８ａ）とを有し、且つ平面的に見て、前記第１の選択部分（４９）の面積（Ｓ1 ）に対する前記複数の第１の開口（４７又は４７ａ）の合計面積（Ｓa ）の割合（Ｓa ／Ｓ1 ）が、前記第２の選択部分（５０）の面積（Ｓ2 ）に対する前記複数の第２の開口（４８又は４８ａ）の合計面積（Ｓb ）の割合（Ｓb ／Ｓ2 ）よりも大きくなるように前記複数の第１の開口（４７又は４７ａ）及び前記複数の第２の開口（４８又は４８ａ）が形成されている第２のマスク（４６又は４６ａ）を形成する第４ステップと、
前記第２のマスク（４６又は４６ａ）の前記複数の第１の開口（４７又は４７ａ）及び前記複数の第２の開口（４８又は４８ａ）を介して前記半導体基板（４１）に前記第２の不純物を導入し、これにより、前記第１及び第２の埋め込み層（８又は８ａ、９又は９ａ）のそれぞれの一部としての第４及び第５の半導体領域（５１、５２）を形成する第５ステップと、
前記半導体基板（４１）の表面上に、前記第２、第３、第４及び第５の半導体領域よりも低い不純物濃度を有する第２の導電形のエピタキシャル層（７）を成長させ、これにより、前記第１及び第２の不純物の熱拡散に基づき、前記第１及び第２の不純物の両方が含まれている第１の部分（２４）と前記第２の不純物が含まれている第２の部分（２５）とから成る第１の埋め込み層（８）、及び前記第１及び第２の不純物の両方が含まれている第３の部分（２７）と前記第２の不純物が含まれている第４の部分（２８）とから成り且つ前記第１の埋め込み層（８）よりも薄い厚みを有する第２の埋め込み層（９）を形成するステップと
を備えていることを特徴とする複数の半導体素子を含む半導体装置の製造方法。
【請求項２】 更に、前記エピタキシャル層（７）に第１の導電形の不純物を選択的に拡散することによって前記第１及び第２の半導体素子としての第１及び第２の絶縁ゲート型電界効果トランジスタの第１及び第２のボデイ領域（１２、１６）を同時に形成するステップと、
前記第１及び第２のボデイ領域（１２、１６）の中に第２の導電形の不純物を選択的に拡散することによって第１及び第２のソース領域（１３、１７）を同時に形成するステップと
を有していることを特徴とする請求項８に従う半導体装置の製造方法。
【請求項３】 更に、前記エピタキシャル層（７）に第１の導電形の不純物を選択的に拡散することによって前記第１及び第２の半導体素子としての第１及び第２のバイポーラ型トランジスタ（１ａ、２ａ）の第１及び第２のベース領域（１２ａ、１６ａ）を同時に形成するステップと、
前記第１及び第２のトランジスタ（１ａ、２ａ）の前記第１及び第２のベース領域（１２ａ、１６ａ）の中に第１の導電形の不純物を選択的に拡散することによって第１及び第２のエミッタ領域（１３ａ、１７ａ）を同時に形成するステップと
を有していることを特徴とする請求項８に従う半導体装置の製造方法。
【請求項４】 前記第１の不純物はアンチモンであり、前記第２の不純物はリンであることを特徴とする請求項８に従う半導体装置の製造方法。
【請求項５】 前記第２のマスクの前記複数の第１の開口及び前記複数の第２の開口のそれぞれは、平面的に見て互いに並置された複数の帯状開口（４７、４８）から成ることを特徴とする請求項８に従う半導体装置の製造方法。
【請求項６】 前記第２のマスクの前記複数の第１の開口及び前記複数の第２の開口のそれぞれは、平面的に見て複数の行と複数の列を作るように分散配置されている複数の開口（４７ａ、４８ａ）から成ることを特徴とする請求項８に従う半導体装置の製造方法。
【請求項７】 第１の半導体素子（１又は１ａ）のための第１の埋め込み層（８）を形成するための第１の選択部分（４９）と第２の半導体素子（２又は２ａ）のための第２の埋め込み層（９）を形成するための第２の選択部分（５０）と第３の半導体素子（３）のための第３の埋め込み層（１０）を形成するための第３の選択部分（１０ａ’）とを有する第１の導電形の第１の半導体領域（６）を備えている半導体基板（４１）を用意する第１ステップと、
前記第１の導電形と反対の第２の導電形の第１の不純物を前記半導体基板に選択的に導入するために、前記半導体基板の表面上に配置され且つ前記第１の選択部分（４９）に対応する単一の開口（４３ａ）と前記第２の選択部分（５０）に対応する単一の開口（４３ｂ）と前記第３の選択部分（１０ａ’）に対応する単一の開口（４３ｃ）を有している第１のマスク（４４）を形成する第２ステップと、
前記第１のマスク（４４）の前記３つの開口（４３ａ、４３ｂ、４３ｃ）を介して前記第１の半導体領域（６）の前記第１、第２及び第３の選択部分（４９，５０、１０ａ’）に前記第１の不純物を同時に導入して第２、第３及び第４の半導体領域（２４ａ、２７ａ，１０ａ）を形成する第３ステップと、
前記第１の不純物よりも拡散係数の大きい第２の導電形の第２の不純物を前記半導体基板に導入するために、前記半導体基板の表面上に配置され、且つ前記第２の半導体領域（２４ａ）を選択的に露出させるための複数の第１の開口（４７又は４７ａ）と前記第３の半導体領域（２７ａ）を選択的に露出させるための複数の第２の開口（４８又は４８ａ）とを有し、且つ平面的に見て、前記第１の選択部分（４９）の面積（Ｓ1 ）に対する前記複数の第１の開口（４７又は４７ａ）の合計面積（Ｓa ）の割合（Ｓa ／Ｓ1 ）が、前記第２の選択部分（５０）の面積（Ｓ2 ）に対する前記複数の第２の開口（４８又は４８ａ）の合計面積（Ｓb ）の割合（Ｓb ／Ｓ2 ）よりも大きくなるように前記第１及び第２の開口が形成されている第２のマスク（４６又は４６ａ又は４６ｂ）を形成する第４ステップと、
前記第２のマスク（４６又は４６ａ）の前記複数の第１の開口（４７又は４７ａ）及び前記複数の第２の開口（４８又は４８ａ）を介して前記半導体基板（４１）に前記第２の不純物を導入し、これにより、前記第１及び第２の埋め込み層（８、９）のそれぞれの一部としての第５及び第６の半導体領域（５１、５２）を形成する第４ステップと、
前記半導体基板（４１）の表面上に、前記第２、第３、第４、第５及び第６の半導体領域よりも低い不純物濃度を有する第２の導電形のエピタキシャル層（７）を成長させ、これにより、前記第１及び第２の不純物の熱拡散に基づき、前記第１及び第２の不純物の両方が含まれている第１の部分（２４）と前記第２の不純物が含まれている第２の部分（２５）とから成る第１の埋め込み層（８）、前記第１及び第２の不純物の両方が含まれている第３の部分（２７）と前記第２の不純物が含まれている第４の部分（２８）とから成り且つ前記第１の埋め込み層（８）よりも薄い厚みを有する第２の埋め込み層（９）、及び前記第１の不純物が含まれている領域から成る第３の埋め込み層（１０）を形成するステップと
を備えていることを特徴とする複数の半導体素子を含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は、埋め込み層を有する半導体素子を複数個含んでいる半導体装置の製造方法に関する。
【０００２】
【背景技術】
埋め込み層を有する半導体装置は例えば米国特許第５,３３０,９２２号等で公知である。また、１つの半導体基体に絶縁ゲート型電界効果トランジスタとバイポーラ型トランジスタを形成し、且つ各トランジスタに厚さの異なる埋め込み層を設けた半導体装置が日本の特開平１０−２４２３１１号公報に開示されている。ここに開示されている半導体装置における電界効果トランジスタの埋め込み層は、アンチモンとリンの拡散によって形成され、バイポーラ型トランジスタの埋め込み層はアンチモンの拡散によって形成されている。
【０００３】
ところで、同一の半導体基体に形成する第１及び第２の半導体素子のための第１及び第２の埋め込み層を、同一の不純物を使用して異なる厚さに形成したい場合がある。例えば、第１及び第２の絶縁ゲート型電界効果トランジスタを同一の半導体基体に形成する場合において、第１の電界効果トランジスタのドレイン・ソース間の抵抗値が第２の電界効果トランジスタのドレイン・ソース間の抵抗値よりも小さく、且つ第２の電界効果トランジスタのドレイン・ソース間の耐圧が第１の電界効果トランジスタのドレイン・ソース間の耐圧よりも高くなるように、第１及び第２の電界効果トランジスタを形成することが要求される場合がある。この要求に応えるためには、第１の電界効果トランジスタの埋め込み層の厚さを第２の電界効果トランジスタの埋め込み層の厚さよりも厚く形成し、且つ第１の電界効果トランジスタの埋め込み層の不純物濃度を高くすればよい。上述のように第１の電界効果トランジスタの埋め込み層の厚さが大きくなり且つ不純物濃度が高くなると、半導体基体内のドレイン領域の厚みが小さくなり、電界効果トランジスタのオン状態におけるドレイン・ソース間の抵抗値が低下し、且つドレイン・ソ−ス間の耐圧が小さくなる。
第１及び第２の埋め込み層の厚み及び不純物濃度を異なる値にする方法として、異なる拡散速度の不純物を使用して第１及び第２の埋め込み層を形成する方法、または不純物を拡散する時間の長さを変えて第１及び第２の埋め込み層を形成する方法等が考えられる。しかし、上記のいずれの方法を採用しても、第１及び第２の埋め込み層のための特別な製造工程が必要になり、半導体装置の製造コストの上昇を招く。
【０００４】
そこで、本発明の目的は、同一の製造工程で異なる厚さ及び不純物濃度を有する第１及び第２の埋め込み層を形成することができる方法を提供することにある。
【０００５】
【発明の開示】
次に、上記課題を解決し、上記目的を達成するための本発明を実施形態を示す図面の符号を参照して説明する。なお、本願各請求項及び以下の本願発明の説明において使用する参照符号は、本願発明の理解を助けるためのものであり、本願発明を限定するものではない。
本願発明に従う半導体装置の製造方法は、第１の半導体素子１又は１ａのための第１の埋め込み層８又は８ａを形成するための第１の選択部分４９と第２の半導体素子２又は２ａのための第２の埋め込み層９又は９ａを形成するための第２の選択部分５０とを有する第１の導電形の第１の半導体領域６を備えている半導体基板４１を用意するステップと、
前記第１の半導体領域６の表面に配置され、且つ前記第１の選択部分４９の一部に対応する第１の開口４７又は４７ａ又は４７ｂと前記第２の選択部分５０の一部に対応する第２の開口４８又は４８ａとを有し、且つ平面的に見て、前記第１の選択部分４９の面積Ｓ1 に対する前記第１の開口４７の面積Ｓa の割合Ｓa ／Ｓ1 が、前記第２の選択部分５０の面積Ｓ2 に対する前記第２の開口４８の面積Ｓb の割合Ｓb ／Ｓ2 よりも大きくなるように前記第１及び第２の開口が形成されているマスク４６又は４６ａ又は４６ｂを形成するステップと、
前記マスクの前記第１及び第２の開口４７又は４７ａ又は４７ｂ、４８又は４８ａを介して前記第１の半導体領域６に前記第１の導電形と反対の第２の導電形の不純物を導入し、これにより、前記第１及び第２の埋め込み層８又は８ａ、９又は９ａのそれぞれの一部としての第２及び第３の半導体領域５１又は５１ａ、５２を形成するステップと、
前記半導体基板４１の表面上に、前記第２及び第３の半導体領域よりも低い不純物濃度を有する第２の導電形のエピタキシャル層７を成長させ、これにより、前記第２及び第３の半導体領域５１又は５１ａ、５２の中の不純物の熱拡散に基づいて、第１の埋め込み層８又は８ａ、及び前記第１の埋め込み層８又は８ａよりも薄い厚みを有する第２の埋め込み層９又は９ａを形成するステップと
を有している。
なお、第１及び第２の埋め込み層８、９のそれぞれを、拡散係数の異なる第１及び第２の不純物の両方によって形成することができる。
また、前記第１及び第２の半導体素子を第１及び第２の絶縁ゲート型電界効果トランジスタとすることができる。
また、前記第１及び第２の半導体素子を第１及び第２のバイポーラ型トランジスタ１ａ、２ａとすることができる。
また、第２の導電形の不純物はリンであることが望ましい。
また、前記第１の不純物はアンチモンであり、前記第２の不純物はリンであることが望ましい。
また、前記マスクの前記第１及び第２の開口のそれぞれは、平面的に見て互いに並置された複数の帯状開口４７、４８から成ることが望ましい。
また、前記マスクの前記第１及び第２の開口のそれぞれを、平面的に見て複数の行と複数の列を作るように分散配置されている複数の開口４７ａ、４８ａとすることができる。
また、前記マスクの前記第１の開口を、平面的に見て前記第２の半導体領域の少なくとも一部を露出させるための１つの開口４７ｂとし、前記第２の開口を平面的に見て前記第３の半導体領域の複数箇所を露口させるための複数の開口４８又は４８ａとすることができる。
また、更に、第３の埋め込み層１０を有する第３の半導体素子３を設けることができる。
本願において、第１及び第２の埋め込み層８、９と第１の半導体領域６との境界は、第１及び第２の埋め込み層８，９を形成するための第２の導電形の不純物の濃度が第１の半導体領域６の本来の不純物の濃度と同一になる位置であり、また、第１及び第２の埋め込み層８、９とエピタキシャル層７との境界は、第１及び第２の埋め込み層８，９を形成するための第２の導電形の不純物の濃度がエピタキシャル層７の本来の不純物の濃度と同一になる位置である。
【０００６】
【発明の効果】
本発明によれば、第１及び第２の埋め込み層８又は８ａ、９又は９ａを形成するための予定領域としての第１及び第２の選択部分４９、５０の面積Ｓ1 、Ｓ2 に対する第１及び第２の開口４７又は４７ａ又は４７ｂ、４８又は４８ａの面積Ｓa 、Ｓb の割合Ｓa ／Ｓ1 、Ｓb ／Ｓ2 の相互間に差がある。このため、同一の不純物拡散ステップ及び同一のエピタキシャル層７の成長ステップによって、第１及び第２の埋め込み層８又は８ａ、９又は９ａの厚み及び不純物濃度に差をつけることができる。この結果、製造工程の増加を伴なわないで特性の異なる第１及び第２の半導体素子を得ることができ、半導体装置の製造コストの低減を図ることができる。
【０００７】
【発明を実施するための最良の形態】
【第１の実施形態】
先ず、図１〜図１０を参照して本発明の第１の実施形態を説明する。図１に示されている本発明に従って製造された複合半導体装置は、第１及び第２の半導体素子としての第１及び第２の絶縁ゲート型電界効果トランジスタ（以下単にＦＥＴと言う）１、２と、第３の半導体素子としてのバイポーラトランジスタ（以下単にトランジスタと言う）３とを含む。第１及び第２のＦＥＴ１、２及びトランジスタ３は共通のシリコン半導体基体４に形成されている。
シリコン半導体基体４は、
Ｐ+形半導体領域５及びＰ形半導体領域６を備えている半導体基板（サブストレ−ト）４１と、
Ｐ形半導体領域６の上にエピタキシャル成長法で形成されたＮ形半導体エピタキシャル層７と、
第１のＦＥＴ１のための第１の埋め込み層８と、
第２のＦＥＴ２のための第２の埋め込み層９と、
トランジスタ３のための第３の埋め込み層１０と、
第１のＦＥＴ１のためのドレイン領域１１、Ｐ形ボデイ領域１２、ソース領域１３及びドレイン引き出し領域１４と、
第２のＦＥＴ２のためのドレイン領域１５、Ｐ形ボデイ領域１６、ソース領域１７及びドレイン引き出し領域１８と、
トランジスタ３のためのコレクタ領域１９、ベース領域２０、エミッタ領域２１及びコレクタ引き出し領域２２と、
素子間分離領域２３とを備えている。
なお、Ｐ形半導体領域６は本願各請求項における第１の導電形の第１の半導体領域に対応している。
第１のＦＥＴ１の第１の埋め込み層８は、Ｎ+形半導体から成る第１部分２４と、この第１の埋め込み領域２４よりも不純物濃度が相対的に低いＮ+形半導体から成る第２の部分２５とから成る。第１の埋め込み層８における第１の部分２４には第１のＮ形不純物としてのアンチモンと第２のＮ形不純物としてのリンとの両方が含まれている。第２の部分２５には第２のＮ形不純物としてのリンが含まれている。この第２の部分２５は第１の部分２４の上側と下側との両方に配置されている。従って、第２の部分２５の第１の部分２４の上側はエピタキシャル層７に第２のＮ形不純物としてのリンが拡散した部分であり、第２の部分２５の第１の部分２４の下側はＰ形半導体領域６に第２のＮ形不純物としてのリンが拡散した部分である。第１の埋め込み層８の第２の部分２５の不純物濃度は第１の部分２４の不純物濃度とＮ形ドレイン領域１１の不純物濃度との間の値を有する。従って、第２の部分２５を設けることによってドレイン電流の通路の抵抗値を下げることができる。
第２のＦＥＴ２のための第２の埋め込み層９は、Ｎ+形半導体から成る第３の部分２７と、この第３の部分２７よりも不純物濃度が相対的に低いＮ+形半導体から成る第４の部分２８とから成る。第２の埋め込み層９における第３の部分２７には第１の埋め込み層８の第１の部分２４と同様にアンチモンとリンとの両方が含まれている。第４の部分２８には第２の部分２５と同様に第２のＮ形不純物としてのリンが含まれている。この第４の部分２８は第３の部分２７の上側と下側との両方に配置されている。従って、第４の部分２８の第３の部分２７の上側はエピタキシャル層７に第２のＮ形不純物としてのリンが拡散した部分であり、第４の部分２８の第３の部分２７の下側はＰ形半導体領域６に第２のＮ形不純物としてのリンが拡散した部分である。第４の部分２８の不純物濃度は第３の部分２７の不純物濃度とドレイン領域１５の不純物濃度との間の値を有する。従って、第４の部分２８は第２のＦＥＴ２のドレイン電流の通路の抵抗値を下げる機能を有する。第２の埋め込み層９の厚みは、第１の埋め込み層８の厚みよりも小さい。
トランジスタ３のための第３の埋め込み層１０はアンチモンの拡散層から成る。
第１及び第２の埋め込み層８、９のリン拡散領域から成る第２及び第４の部分２５、２８とP形半導体領域６との境界は半導体領域６の本来のP形不純物の濃度と第２及び第４の部分２５、２８を形成するためのリンの濃度とが同一になる位置である。第２及び第４の部分２５、２８とN形エピタキシャル層７との境界は、N形エピタキシャル層７の本来のN形不純物の濃度と第２及び第４の部分２５、２８を形成するためのリンの濃度とが同一になる位置である。第３の埋め込み層１０とＰ形半導体領域６との境界はこれ等の不純物濃度が同一になる位置である。第３の埋め込み層１０とN形エピタキシャル層７との境界は、これ等の不純物濃度が同一になる位置である。
第１及び第２のＦＥＴ１、２とトランジスタ３とはN形エピタキシャル層７の中にそれぞれ形成されている。
第１及び第２のＦＥＴ１、２のＮ形半導体から成るドレイン領域１１、１５、及びトランジスタ３のＮ形半導体から成るコレクタ領域１９のそれぞれは、Ｎ形半導体のエピタキシャル層７から成る。
第１のＦＥＴ１のドレイン領域１１はＮ形半導体から成り、第１の埋め込み層８の第２の部分２５に隣接している。なお、第１及び第２の部分２４、２５から成る第１の埋め込み層８を第１のＦＥＴ１のドレイン領域と呼び、またドレイン領域１１をドレイン・ドリフト（ｄｒｉｆｔ）領域と呼ぶこともできる。第１のＦＥＴ１の複数のＰ形ボデイ領域１２は第１のＦＥＴ１のチャネル即ち電流通路を形成するための半導体領域であって、Ｎ形ドレイン領域１１の中に島状に形成されている。従って、Ｐ形ボデイ領域１２をチャネル領域又は島状領域又はベ−ス領域と呼ぶこともできる。第１のＦＥＴ１の複数のソース領域１３はＮ形半導体から成り、Ｐ形ボデイ領域１２の中に島状に形成されている。第１のＦＥＴ１のドレイン引き出し領域１４はＮ+形半導体から成り、第１の埋め込み層８の第１の部分２４に接続され、その一部は半導体基体４の一方の主面に露出している。このドレイン引き出し領域１４をプラグ（ｐｌｕｇ）領域と呼ぶこともできる。
第１のＦＥＴ１はドレイン電極３１、ソース電極３２、及びゲート電極３３を有する。ドレイン電極３１はドレイン引き出し領域１４に接続され、ソース電極３２はソース領域１３に接続され且つＰ形ボデイ領域１２のチャネル部分と反対側の部分にも接続されている。ゲート電極３３は絶縁膜３０を介してＰ形ボデイ領域１２のチャネル部分即ち電流通路部分に対向するように配置されている。
第２のＦＥＴ２のドレイン領域１５はＮ形半導体から成り、第２の埋め込み層９の第４の部分２８に隣接している。第３及び第４の部分２７、２８から成る第２の埋め込み層９を第２のＦＥＴ２のドレイン領域と呼び、またドレイン領域１５をドレイン・ドリフト領域と呼ぶこともできる。第２のＦＥＴ２の複数のＰ形ボデイ領域１６はＮ形ドレイン領域１５の中に島状に形成されている。このＰ形ボデイ領域１６を前述のＰ形ボデイ領域１２と同様にチャネル領域又は島状領域又はベ−ス領域と呼ぶこともできる。第２のＦＥＴ２の複数のソース領域１７はＮ形半導体から成り、Ｐ形ボデイ領域１６の中に島状に形成されている。第２のＦＥＴ２のドレイン引き出し領域１８はＮ+形半導体から成り、第２の埋め込み層９の第３の部分２７に接続され、その一部は半導体基体４の一方の主面に露出している。
第２のＦＥＴ２はドレイン電極３４、ソース電極３５及びゲート電極３６を有する。ドレイン電極３４はドレイン引き出し領域１８に接続され、ソース電極３５はソース領域１７に接続され且つＰ形ボデイ領域１６のチャネル部分と反対側の部分にも接続され、ゲート電極３６は絶縁膜３０を介してＰ形ボデイ領域１６のチャネル部分即ち電流通路部分に対向配置されている。
トランジスタ３のコレクタ領域１９はＮ形半導体から成り、第３の埋め込み層１０に隣接している。トランジスタ３のベ−ス領域２０はＰ形半導体から成り、コレクタ領域１９の中に島状に形成されている。トランジスタ３のエミッタ領域２１はＮ形半導体から成り、ベース領域２０の中に島状に形成されている。トランジスタ３のコレクタ引き出し領域２２はＮ+形半導体から成り、第３の埋め込み層１０に接続され、その一部は半導体基体４の一方の主面に露出している。
トランジスタ３はコレクタ電極３７、エミッタ電極３８及びベース電極３９を有する。コレクタ電極３７はコレクタ引き出し領域２２に接続され、エミッタ電極３８はエミッタ領域２１に接続され、ベース電極３９はベース領域２０に接続されている。
分離領域２３はＰ形半導体から成り、平面的に見て、即ち半導体基体４の表面に対して垂直の方向から見て第１及び第２のＦＥＴ１、２及びトランジスタ３を囲むように配置され、且つ図１の断面において基体４の一方の主面からＰ形半導体領域６に至るように形成されている。
【０００８】
次に、図１の複合半導体装置の製造方法を図１〜図１０を参照して説明する。
まず、図３に示すようにＰ形シリコン半導体基板４１を準備する。この半導体基板４１はＰ+形半導体領域５とＰ形半導体領域６とを有する。Ｐ形半導体領域６はＰ+形半導体領域５の上にエピタキシャル成長法で形成されたものであり、Ｐ形不純物としてボロンを約１×１０15ｃｍ-3の濃度で含有し、且つ約４０μｍの厚みを有する。このＰ形半導体領域６は図５及び図６示すように第１、第２及び第３の半導体素子のための第１、第２及び第３の埋め込み層８、９、１０ａ’を形成することが予定されている第１、第２及び第３の選択部分４９，５０、１０ａ’を含む。
なお、Ｐ+形半導体領域５を省き、半導体基板４１をＰ形半導体領域６のみで構成することができる。
次に、Ｐ形半導体領域６の平坦な上面に図３に示すようにシリコン酸化膜４２を形成し、しかる後、図４に示すようにシリコン酸化膜４２に第１、第２及び第３のアンチモン導入用開口４３ａ、４３ｂ、４３ｃを設けて不純物を選択的に拡散するための第１のマスク４４を得る。第１のマスク４４の第１のアンチモン導入用開口４３ａは図４の第１及び第２の鎖線４５ａ、４５ｂ間の内側に設けられている。第１及び第２の鎖線４５ａ、４５ｂ間は図５及び図６示す第１の埋め込み層８のための第１の選択部分４９に対応している。第１のマスク４４の第２のアンチモン導入用開口４３ｂは図４の第３及び第４の鎖線４５ｃ、４５ｄ間の内側に設けられている。第３及び第４の鎖線４５ｃ、４５ｄ間は第２の埋め込み層９のための第２の選択部分５０に対応している。第１のマスク４４の第３のアンチモン導入用開口４３ｃは図４の第５及び第６の鎖線４５ｅ、４５ｆ間の内側に設けられている。第５及び第６の鎖線４５ｅ、４５ｆ間は第３の埋め込み層１０のための第３の選択部分１０ａ’に対応している。既に説明したように、第１、第２及び第３の選択部分４９，５０、１０ａ’はＰ形半導体領域６における第１、第２及び第３の埋め込み層８，９，１０を形成するための予定領域を示す。
次に、第１のマスク４４の第１、第２及び第３のアンチモン導入用開口４３ａ、４３ｂ、４３ｃを通してＰ形半導体領域６内に選択的に第１のＮ形不純物としてのアンチモンを同時に導入即ち拡散し、第１、第２及び第３の埋め込み層８、９、１０のための第１、第２及び第３の選択部分４９，５０、１０ａ’に第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａを形成する。第１及び第２のアンチモン導入領域２４ａ、２７ａは第１及び第２のＦＥＴ１、２のための第１及び第２の埋め込み層８、９を形成するために使用される。また、第３のアンチモン導入領域１０ａはトランジスタ３のための第３の埋め込み層１０を形成するために使用される。各アンチモン導入領域２４ａ、２７ａ、１０ａは、拡散温度が約１２３０℃、拡散時間が約１８０分の条件によるアンチモンの熱拡散によって形成されており、約２×１０18ｃｍ-3の表面不純物濃度を有し、約６μｍの拡散の深さを有する。なお、本願においては、Ｐ形半導体領域６が第１の半導体領域、第１及び第２のアンチモン導入領域２４ａ、２７ａが第２及び第３の半導体領域と呼ばれることもある。
【０００９】
次に、図４の第１のマスク４４を取り除き、しかる後、不純物のドーピングを阻止する機能を有するシリコン酸化膜から成る第２のマスク４６を形成する。この第２のマスク４６は、図５に示すように第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａが形成されたＰ形半導体領域６の表面上に形成される。なお、図４の第１のマスク４４を除去しないで、この第１のマスク４４に重ねてシリコン酸化膜を形成することによって第２のマスク４６を得ることもできる。
図５の第２のマスク４６は第２の不純物としてのリンを選択的に導入するための第１及び第２のリン導入用開口４７、４８を有する。第１及び第２のリン導入用開口４７、４８は、平面的に見て、即ち半導体基板４１の表面に対して垂直の方向から見て図６で鎖線で示す第１及び第２の埋め込み層８，９のための第１及び第２の選択部分４９，５０の内側にそれぞれ配置されている。第１及び第２の選択部分４９，５０の相互間及び第３の埋め込み層１０のための第３の選択部分１０ａ’は第２のマスク４６で覆われている。
第１のリン導入用開口４７はそれぞれＷ１の幅を有する６個の帯状開口の集まりから成り、第１の選択部分４９の一部を露出させるように形成されている。即ち、第１のリン導入用開口４７は第１のアンチモン導入領域２４ａの表面の一部を露出させるように配置されている。６個の帯状の第１のリン導入用開口４７の相互間にはマスク４６の幅Ｗ2 の細条部分が配置されている。第２のリン導入用開口４８はそれぞれ幅Ｗ3 を有する６個の帯状開口の集まりから成り、第２の選択部分５０の一部を露出させるように形成されている。即ち、第２のリン導入用開口４８は第２のアンチモン導入領域２７ａの一部を露出させるように配置されている。６個の帯状の第２のリン導入用開口４８の相互間にはマスク４６の幅Ｗ4 の細条部分が配置されている。互いに並置された６個の第１のリン導入用開口４７の相互間の幅Ｗ2 の半分の値及び６個の第２のリン導入用開口４８の相互間の幅Ｗ4 の半分の値はこれ等の開口４７、４８から導入されたリンの横方向の拡散距離よりも十分に小さいことが望ましい。第１のリン導入用開口４７の幅Ｗ1 は第２のリン導入用開口４８の幅Ｗ3 よりも大きい。第１及び第２のリン導入用開口４７、４８の長さＬ1 は同一値である。今、平面的に見て第１及び第２の選択部分４９、５０の面積をＳ1 、Ｓ2 、６個の第１のリン導入用開口４７の合計面積をＳa 、６個の第２のリン導入用開口４８の合計面積をＳb とした時に、第１の選択部分４９の面積Ｓ1 に対する６個の第１のリン導入用開口４７の合計面積Ｓa の割合Ｓa ／Ｓ1 は、第２の選択部分５０の面積Ｓ2 に対する６個の第２のリン導入用開口４８の合計面積Ｓb の割合Ｓb ／Ｓ1 よりも大きい。図６では第１及び第２のリン導入用開口４７、４８がそれぞれ６個であるが、これ等の数を増減することができる。なお、第１及び第２のリン導入用開口４７、４８は第１及び第２の選択部分４９、５０の中に均一に分布することが望ましい。また、リンの拡散速度が速いので、第１及び第２のリン導入用開口４７、４８の最外周縁は、平面的に見て第１のマスク４４の第１及び第２のアンチモン導入用開口４３ａ、４３ｂの内側に位置することが望ましい。
【００１０】
次に、第２のマスク４６の開口４７、４８を通して第１及び第２のアンチモン導入領域２４ａ、２７ａを有する半導体基板４１に第２のＮ形不純物であるリンを導入し、図５に示す第１及び第２のリン導入領域５１、５２を形成する。第１及び第２のリン導入領域５１、５２を形成する時には、例えば拡散温度が約１１５０℃、拡散時間が約１５０分の条件でリンを拡散させる。第１及び第２のリン導入領域５１、５２の表面の不純物濃度はそれぞれ約３×１０17ｃｍ-3であり、第１及び第２のリン導入領域５１、５２の拡散の深さは約８μｍである。第２の不純物としてのリンの拡散係数即ち拡散速度は、第１の不純物としてのアンチモンの拡散係数よりも十分に大きい。従って、リンは第１及び第２のアンチモン導入領域２４ａ、２７ａよりも深く拡散する。図５において第１及び第２のアンチモン導入領域２４ａ、２７ａと第１及び第２のリン導入領域５１、５２とが重なっている部分にはアンチモンとリンとの両方が含まれている。
第１の選択部分４９の複数の第１のリン導入用開口４７の相互間の幅Ｗ2 は比較的狭いので、熱処理によるリンお拡散によって複数の第１のリン導入用開口４７の相互間のマスク４６の下にもリン導入領域５１が生じる。
第２の選択部分５０の複数の第２のリン導入用開口４８の相互間の幅Ｗ4 は第１の選択部分４９の複数の第１のリン導入用開口４７の相互間の幅Ｗ2 よりも広い。しかし、図５の例では複数の第２のリン導入用開口４８の相互間のマスク４６の下にも第２のリン導入領域５２が生じている。なお、複数の第１及び第２のリン導入用開口４７、４８のそれぞれの相互間の距離Ｗ2、Ｗ4は、Ｎ形半導体エピタキシャル層７を形成する前の熱処理におけるリンの拡散距離の２倍以下にすることが望ましい。これにより、図８に示す連続性の良い第１及び第２の埋め込み層８，９の第２及び第４の部分２５、２８が得られる。
第１及び第２のリン導入領域５１、５２のリンの不純物濃度は半導体基板４１の表面即ち第１及び第２のアンチモン導入領域２４ａ、２７ａの表面で最も高く、半導体基板４１の下面方向に進むに従って徐々に低くなる。第１の選択部分４９の単位面積当りのリンの量は第２の選択部分５０の単位面積当りのリンの量よりも多い。即ち、前述したように第１の選択部分４９の面積Ｓ1 に対する6個の第１のリン導入用開口４７の合計面積Ｓa の割合Ｓa ／Ｓ1 が第２の選択部分５０の面積Ｓ2 に対する6個の第２のリン導入用開口４８の合計面積Ｓb の割合Ｓb ／Ｓ2 よりも大きい。従って、もし、第１及び第２の選択部分４９、５０の面積Ｓ1 、Ｓ2 が同一であると仮定すれば、第１の選択部分４９におけるリンの量は第２の選択部分５０におけるリンの量よりも多くなる。第１の選択部分４９へのリンの導入量が第２の選択部分５０に対するリンの導入量よりも多いということは、第１の選択部分４９の表面におけるリンの平均不純物濃度が第２の選択部分５０の表面におけるリンの平均不純物濃度よりも高いことを意味している。
【００１１】
次に、図７に示すように第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａ及び第１第２のリン導入領域５１、５２が形成されているP形半導体領域６の表面即ち半導体基板４１の表面上に、開口５３を有するシリコン酸化膜から成る第３のマスク５４を形成する。即ち、図５の第２のマスク４６を取り除き、しかる後、第３のマスク５４を形成する。なお、図５の第２のマスク４６を除去しないで、この第２のマスク４６に重ねてシリコン酸化膜を形成することによって第３のマスク５４を得ることもできる。また、Ｐ+形半導体領域２３ａ又は素子間分離領域２３をマスク以外の手段で形成する場合には第３のマスク５４を設けることが不要になる。
第３のマスク５４の開口５３は図１のＰ形分離領域２３に対応するように形成する。次に、第３のマスク５４の開口５３からＰ形半導体領域６にＰ形不純物であるボロンを拡散してＰ+形半導体領域２３ａを形成する。このＰ+形半導体領域２３ａは、例えば拡散温度が約１１５０℃、拡散時間が約１５０分の条件で形成される。このＰ+形半導体領域２３ａの表面の不純物濃度は例えば３×１０18ｃｍ-3、この拡散深さは例えば約３μｍである。
次に、図７の第３のマスク５４を除去し、半導体基板４１の表面を露出させる。しかる後、第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａ及び第１及び第２のリン導入領域５１、５２を伴なっているＰ形半導体領域６の上面即ち半導体基板４１の表面上に、図８に示すＮ形半導体から成るエピタキシャル層７を周知の気相エピタキシャル成長法によって成長させる。Ｎ形エピタキシャル層７を形成する時に半導体基板４１が約１１８０℃に加熱される。この結果、図７の第１、第２及び第３のアンチモン導入領域２４ａ、２７ａ、１０ａに含まれているアンチモン、第１及び第２のリン導入領域５１、５２に含まれているリン、及びＰ+形半導体領域２３ａに含まれているボロンが、半導体基板４１のＰ形半導体領域６側に拡散し、同時にＮ形エピタキシャル層７側にも拡散し、図１及び図８に示す第１及び第２の部分２４、２５から成る第１の埋め込み層８と、第３及び第４の部分２７、２８から成る第２の埋め込み層９と、第３の埋め込み層１０と、Ｐ+形半導体領域２３ｂとが得られる。第１、第２及び第３の埋め込み層８、９、１０の厚みＴ1、Ｔ2、Ｔ3は、第１及び第２のＦＥＴ１、２とトランジスタ３の形成のための熱処理によって変化する。しかし、説明を簡略化するために、図１、図８、図９及び図１０において第１、第２及び第３の埋め込み層８、９、１０と第１、第２第３及び第４の部分２４、２５、２７、２８がほぼ同一に示されている。
【００１２】
図１及び図８に示されている第１及び第３の部分２４、２７はアンチモンとリンとの両方を含む領域であり、第２及び第４の部分２５、２８はリンを含む領域であり、第３の埋め込み層１０はアンチモンを含む領域であり、Ｐ+形半導体領域２３ｂはボロンを含む領域である。前述したようにリンはアンチモンよりも拡散速度が速いので、リン拡散領域から成る第２及び第４の部分２５、２８が第１及び第３の部分２４、２７の上方及び下方の両方に形成される。第１及び第２の埋め込み層８、９の厚みＴ1、Ｔ2は、基板４１の表面におけるリンの平均不純物濃度に応じて変化する。図７の第１のリン導入領域５１のリンの平均不純物濃度は第２のリン導入領域５２のリンの平均不純物濃度よりも大きい。従って、エピタキシャル層７の形成工程及びその後の第１及び第２のＦＥＴ１、2とトランジスタ3の形成工程における熱処理に基づいて、リンが拡散された領域、即ち第１及び第３の埋め込み層８、９の第１及び第２の厚みＴ1 、Ｔ2 はＴ1 ＞Ｔ2 の関係になる。即ち、第１の厚みＴ1が第２の厚みＴ2よりもおおきくなる。第3の埋め込み層１０はリンを含まないアンチモンの拡散層であるので、この厚みＴ3は第1及び第2の厚みＴ1、Ｔ2よりも薄い。また、Ｎ形エピタキシャル層７の表面から第１及び第２の埋め込み層８、９までの第４及び第５の厚みＴ4 、Ｔ5 はＴ4 ＜Ｔ5の関係になる。即ち、第４の厚みＴ4が第５の厚みＴ５よりも薄くなる。また、Ｎ形エピタキシャル層７の表面から第3の埋め込み層１０までの第６の厚みＴ6は第4及び第５の厚みＴ4、Ｔ5よりも大きい。
図８の第１の部分２４と第２の部分２５から成る第１の埋め込み層８は、図１の第１のＦＥＴ１のドレイン電流の通路として機能する。また、第３の部分２７と第４の部分２８とから成る第２の埋め込み層９は第２のＦＥＴ２のドレイン電流の通路として機能する。
図７では複数の第１及び第２のリン導入領域５１、５２の先端が非平坦である。しかし、エピタキシャル成長工程及びその後の工程における熱処理におけるリンの拡散によって図１、図８、図９及び図１０に示すようにほぼ均一の厚みを有する第２及び第４の部分２５、２８が得られる。
なお、Ｎ形エピタキシャル層７を成長させる時に、Ｎ形エピタキシャル層７のための本来のＮ形不純物の他に基板４１側から蒸発したアンチモン、リン及びボロンがＮ形エピタキシャル層７に若干含まれることがある。
次に、図９に示すようにＮ形エピタキシャル層７の表面に開口５５を有するシリコン酸化膜から成る第４のマスク５６を形成する。なお、開口５５は図１の分離領域２３を得るための位置に設ける。続いて、このマスク５６の開口５５を通してＮ形エピタキシャル層７内にＰ形不純物であるボロンを選択的に拡散し、図９に示すように、Ｐ形半導体領域２３ｃを形成する。この領域２３ｃは下の領域２３ｂと連接して分離領域２３の一部となる。
次に、図１０に示すように、開口５７、５８、５９を有する第５のマスク６０をＮ形エピタキシャル層７の上面に形成する。続いて、このマスク６０の開口５７、５８、５９を通じてＮ形不純物であるリンをＮ形エピタキシャル層７に選択的に拡散して、第１及び第２のＦＥＴ１、２の第１及び第２の埋め込み層８，９の第１及び第３の部分２４、２７に連接するＮ+形半導体領域から成る第１及び第２のドレイン取り出し領域１４、１８と、トランジスタ３の埋め込み層１０に連接するＮ + 形半導体領域から成るコレクタ取り出し領域２２を同時に形成する。
次に、周知の拡散法等によって図１に示す第１及び第２のＦＥＴ１、２のＰ型ボデイ領域１２、１６及びＮ型ソース領域１３、１７、トランジスタ３のＰ型ベース領域２０及びＮ型エミッタ領域２１を同時に形成する。更に、図１に示す絶縁膜３０、ドレイン電極３１、３４、ソース電極３２、３５、ゲート電極３３、３６、コレクタ電極３７、エミッタ電極３８、ベース電極３９を形成することによって、図１の集積化された半導体装置を完成させる。
この実施形態では、第１及び第２のＦＥＴ１、２のＰ型ウェル領域から成るボデイ領域１２、１６とトランジスタ３のベース領域２０とが同一の選択拡散用マスクを使用したボロンの拡散によって同時に形成されており、これ等のＮ形エピタキシャル層７の表面からの深さは同一である。一方、Ｎ形エピタキシャル層７の表面から第１、第２及び第３の埋め込み層８、９、１０までの距離Ｔ4、Ｔ5、Ｔ6は互いに異なる。この結果、第１のＦＥＴ１のＰ形ボデイ領域１２と第１の埋め込み層８との間の第１のドレイン領域１１の厚みが、第２のＦＥＴ２のＰ形ボデイ領域１６と第２の埋め込み層９との間の第２のドレイン領域１５の厚み、及びトランジスタ３のベース領域２０と埋め込み層１０との間のコレクタ領域１９の厚みよりも小さくなる。また、第１の埋め込み層８の平均不純物濃度が第２の埋め込み層９の平均不純物濃度よりも高くなる。この結果、第１のＦＥＴ１のオン状態におけるドレイン電流の通路の抵抗値が第２のＦＥＴ２のドレイン電流の通路の抵抗値よりも小さくなる。従って、第１のＦＥＴ１の電力損失が第２のＦＥＴ２の電力損失よりも小さくなる。他方、第２のＦＥＴ２のドレイン領域１５の厚みが第１のドレイン領域１１の厚みよりも大きく、且つ第２の埋め込み層９の平均不純物濃度が第１の埋め込み層８の平均不純物濃度よりも低くなるので、第２のＦＥＴ２のドレイン・ソース間の耐圧が第１のＦＥＴ１のドレイン・ソース間の耐圧よりも大きくなる。また、バイポーラトランジスタ３のコレクタ領域１９の厚みは第１及び第２のＦＥＴ１、２のドレイン領域１１、１５の厚みよりも大きいので、トランジスタ３のベ−ス・コレクタ間及びコレクタ・エミッタ間の耐圧が比較的高い。
【００１３】
なお、この実施形態では図１０の状態で第１及び第２のドレイン引き出し領域１４、１８が第１及び第３の埋め込み領域２４、２７に接続され、コレクタ引き出し領域２２が第３の埋め込み層１０に接続されている。しかし、図１０の状態では各引き出し領域１４、１８、２２を第１及び第２の埋め込み層８，９の第１及び第３の部分２４、２７及び第３の埋め込み層１０に十分に接続させずに、これ等の十分な接続を図１に示すＰ形ボデイ領域１２、１６、ソース領域１３、１７、ベース領域２０、エミッタ領域２１の形成中の加熱による拡散によって達成させることができる。また、第１及び第２のドレイン引出し領域１４、１８は図１の完成した状態で第２及び第４の部分２５、２８のみに接続された状態であってもよい。
【００１４】
本実施形態は次の利点を有する。
（１） 厚み及び平均不純物濃度が異なる第１及び第２の埋め込み層８、９を同一製造工程で容易に形成することができる。即ち、図５及び図６に示すように同一のマスク４６における第１及び第２の埋め込み層８，９のための第１及び第２の選択部分４９，５０における第１及び第２のリン導入用開口４７、４８のパターンを互いに異なるパターンにするのみで、第１及び第２の埋め込み層８、９の厚み及び平均不純物濃度に差をつけることができる。更に詳細には、第１の選択部分４９の面積Ｓ1に対する複数の第１のリン導入用開口４７の合計面積Ｓa の割合Ｓa ／Ｓ1 を、第２の選択部分５０の面積Ｓ2 に対する複数の第２のリン導入用開口４８の合計面積Ｓb の割合Ｓb ／Ｓ2 よりも大きくすることによって、第１の選択部分４９におけるリンの平均不純物濃度が第２の選択部分５０におけるリンの平均不純物濃度よりも高くなる。この結果、第１の埋め込み層８の厚み及び平均不純物濃度が第２の埋め込み層９のこれ等よりも大きくなる。これにより、オン状態におけるドレイン・ソース間抵抗値が第２のＦＥＴ２よりも小さい第１のＦＥＴ１と、ドレイン・ソース間の耐圧が第１のＦＥＴ１よりも高い第２のＦＥＴ２とを同時に且つ容易に形成することができる。
（２） 厚み及び平均不純物濃度の異なる第１、第２及び第３の埋め込み層８、９、１０を容易に形成することができる。即ち、第１及び第２のＦＥＴ１、２の第１及び第２の埋め込み層８、９はアンチモンとこれよりも大きい拡散速度を有するリンとで形成し、トランジスタ３の第３の埋め込み層１０をアンチモンで形成する。このため、同一のエピタキシャル成長工程及びその後の工程の熱処理によって、厚み及び平均不純物濃度の異なる第１、第２及び第３の埋め込み層８、９、１０が得られる。なお、トランジスタ３の第３の埋め込み層１０の厚みを小さくすると、コレクタ領域１９の厚みが大きくなり、コレクタ・ベ−ス間及びコレクタ・エミッタ間の耐圧が高くなる。
（３） 第１及び第２の埋め込み層８、９をリン導入領域のみで形成しないで、アンチモン導入領域とリン導入領域との両方で形成する。この結果、リンの不純物濃度を比較的低く抑えることができ、エピタキシャル成長工程時にリンがバイポーラトランジスタ３側のエピタキシャル成長層に入り込むことを防ぐことができる。即ち、もし、第１及び第２のＦＥＴ１、２の第１及び第２の埋め込み層８、９をリンのみで形成し、トランジスタ３の埋め込み層１０をアンチモンのみで形成すれば、第１及び第２の埋め込み層８、９においてはアンチモンを含まない分だけリンの不純物濃度を高めることが要求される。この要求に応えるために、もし、基板４１におけるリン導入領域の不純物濃度を高くすると、エピタキシャル成長工程時にリンが蒸発してトランジスタ３のためのエピタキシャル成長層にリンが混入し、所望特性のトランジスタ３を得ることができなくなる。これに対し、本実施形態では拡散速度がリンよりも遅く且つリンよりも蒸発し難いアンチモンをリンと共に第１及び第２の埋め込み層８、９に使用しているので、リンの濃度を必要以上に高めることが不要になり、リンの蒸発によるトランジスタ３の特性劣化を防止することができる。
（４） 第１及び第２の埋め込み層８、９がアンチモンとリンとの組み合せで形成されている。従って、第１及び第２の埋め込み層８、９の厚さ及び不純物濃度の調整が容易になり、第１及び第２のＦＥＴ１、２の耐圧及びオン抵抗の調整が容易になる。
（５） 第１及び第２の埋め込み層８、９に高い不純物濃度でアンチモンを含む第１及び第３の埋め込み領域２４、２７が含まれているので、Ｐ形半導体領域６と第１及び第２の埋め込み層８、９との間に生じる寄生素子即ち不要な素子の動作を抑制することができる。
【００１5】
【第２の実施形態】
次に、図１１を参照して第２の実施形態の半導体装置を説明する。但し、図１１において図１と実質的に同一の部分には同一の符号を付してその説明を省略する。
図１１の半導体装置は図１の半導体装置の第１及び第２のＦＥＴ１、２を第１及び第２のバイポーラトランジスタ１ａ、２ａに変形し、この他は図１と同一に形成したものである。即ち、図１１の半導体装置は、図１の半導体装置のドレイン領域１１、１５、ボデイ領域１２、１６、ソース領域１３、１７、ドレイン引き出し領域１４、１８、ドレイン電極３１、３４、ソース電極３２、３５、ゲート電極３３、３６の代りに、コレクタ領域１１ａ、１５ａ、ベース領域１２ａ、１６ａ、エミッタ領域１３ａ、１７ａ、コレクタ引き出し領域１４ａ、１８ａ、コレクタ電極３１ａ、３４ａ、エミッタ電極３２ａ、３５ａ、ベース電極３３ａ、３６ａを設け、この他は図１と同一に形成したものである。
図１１の第１、第２及び第３の埋め込み層８、９、１０は第１の実施形態と同一の方法で形成されているので、第２の実施形態によっても第１の実施形態と同一の効果を得ることができる。即ち、特性の異なる第１、第２及び第３のバイポーラトランジスタ１ａ、２ａ、３を容易に形成することができる。
【００１６】
【第３の実施形態】
図１２は、図６の第２のマスク４６を変形した第２のマスク４６ａを示す。図１２の第２のマスク４６ａの複数の第１及び第２のリン導入用開口４７ａ、４８ａは、それぞれ平面形状四角形であって、行と列とを形成するようにマトリックス状に配置されている。第１及び第２のリン導入用開口４７ａ、４８ａの合計面積Ｓa 、Ｓb はＳa ＞Ｓb の関係を有し、異なる値を有している。従って、図１２のマスク４６ａによっても第１の実施形態と同様に第１及び第２の選択部分４９、５０に対するリンの導入量に差を持たせることができる。よって、第３の実施形態は第１の実施形態と同一の効果を有する。
【００１７】
【第４の実施形態】
図１３は、図５及び図６の第２のマスク４６を変形した第２のマスク４６ｂ、及びこの第２のマスク４６ｂを使用して形成された第１及び第２のリン導入領域５１ａ，５２を有する半導体基板４１を示す。図１３の第２のマスク４６ｂは、図５の第２のマスク４６の第１のリン導入用開口４７を変形した第１のリン導入用開口４７ｂを設け、この他は図５と同一に形成したものである。図１３の第１のリン導入用開口４７ｂは図４の第１のアンチモン導入用開口４３ａよりも少し小さい１つの開口から成る。第１及び第２のリン導入用開口４７ｂ、４８の面積Ｓa 、Ｓb はＳa ＞Ｓb の関係を有する。従って、図１３の第１及び第２のリン導入用開口４７ｂ、４８から半導体基板４１にリンを導入することによって形成された第１及び第２のリン導入領域５１ａ，５２の不純物濃度の関係は図５の第１及び第２のリン導入領域５１，５２の不純物濃度の関係と同様になる。このため、第４の実施形態によっても第１の実施形態と同一の効果を得ることができる。
【００１８】
第５の実施形態
次に、図１４〜図１７を参照して第５の実施形態の半導体装置の製造方法を説明する。但し、図１４〜図１７において図１〜図１０と実質的に同一の部分には同一の符号を付してその説明を省略する。
図１４に示す第５の実施形態の半導体装置は、図１に示す第１の実施形態の半導体装置におけるアンチモンとリンとの両方を含む第１及び第２の埋め込み層８，９の第１及び第３の部分２４、２７を省き、この他は図１と同一に形成したものである。従って、図１４の第１及び第２の埋め込み層８ａ、９ａは、図１の第２及び第４の部分２５，２８と同様に不純物としてリンのみを含む第１及び第２のＮ+形半導体領域２５’、２８’のみから成る。
図１４の半導体装置を製造する時には、まず、図１５に示すP+形半導体領域５及びP形半導体領域６から成る半導体基板４１ａを用意する。この半導体基板４１ａは図４に示す第１及び第２のアンチモン導入領域２４ａ、２７ａを有していない。
次に、図１５に示すようにP形半導体領域６の表面上にマスク４６を形成する。図１５の第１のマスク４６は図５及び図６に示す第２のマスク４６と同一パタ−ンを有する。即ち、第１のリン導入用開口４７の幅Ｗ1 は第２のリン導入用開口４８の幅Ｗ3 よりも大きい。第１及び第２のリン導入用開口４７、４８の長さＬ1 は同一値である。平面的に見て第１及び第２の埋め込み層８ａ，９ａのための第１及び第２の選択部分４９、５０の面積をＳ1 、Ｓ2 、６個の第１のリン導入用開口４７の合計面積をＳa 、６個の第２のリン導入用開口４８の合計面積をＳb とした時に、第１の選択部分４９の面積Ｓ1 に対する６個の第１のリン導入用開口４７の合計面積Ｓa の割合Ｓa ／Ｓ1 は、第２の選択部分５０の面積Ｓ2 に対する６個の第２のリン導入用開口４８の合計面積Ｓb の割合Ｓb ／Ｓ1 よりも大きい。
次に、図１５の第１のマスク４６の第１及び第２のリン導入用開口４７，４８を介して図５の工程と同様にN形不純物としてのリンをP形半導体領域６に拡散して第１及び第２のリン導入領域５１、５２を図５と同様に形成する。リンの不純物濃度はP形半導体領域６の表面で最も高く、P型半導体領域６の下面方向に進むに従って徐々に低くなる。第１の選択部分４９の単位面積当りのリンの量は第２の選択部分５０の単位面積当りのリンの量よりも多い。
次に、図１６に示すように第１及び第２のリン導入領域５１、５２が形成されているP形半導体領域６の表面即ち半導体基板４１ａの表面上に開口５３を有するシリコン酸化膜から成る第２のマスク５４を形成する。即ち、図１５の第１のマスク４６を取り除き、しかる後、図１６に示す第２のマスク５４を形成する。なお、図１５の第１のマスク４６を除去しないで、この第１のマスク４６に重ねてシリコン酸化膜を形成することによって第２のマスク５４を得ることもできる。また、Ｐ+形半導体領域２３ａ又は素子間分離領域２３をマスク以外の手段で形成する場合には第２のマスク５４を設けることが不要になる。図１６の第２のマスク５４は図７の第３のマスク５４と同一のパタ−ンを有する。第２のマスク５４の開口５３は図１４のＰ形分離領域２３に対応するように形成する。次に、第２のマスク５４の開口５３からＰ形半導体領域６にＰ形不純物であるボロンを拡散して図７と同様にＰ+形半導体領域２３ａを形成する。
次に、図１６の第２のマスク５４を除去し、半導体基板４１aの表面を露出させ、しかる後、図１７に示すようにアンチモン導入領域１０ａ及び第１及び第２のリン導入領域５１、５２を伴なっているＰ形半導体領域６の上面即ち半導体基板４１aの上面に、Ｎ形半導体領域から成るエピタキシャル層７を周知の気相エピタキシャル成長法によって成長させる。Ｎ形エピタキシャル層７を気相エピタキシャル成長法で形成する時には半導体基板４１ａが約１１８０℃に加熱される。この結果、図１６のアンチモン導入領域１０ａのアンチモン、第１及び第２のリン導入領域５１、５２のリン及びＰ+形半導体領域２３ａのボロンが、半導体基板４１ａのＰ形半導体領域６側に拡散し、同時にＮ形エピタキシャル層７側にも拡散し、図１４及び図１７に示す互いに異なる厚さ及び不純物濃度を有する第１、第２、及び第３の埋め込み層８a、９ａ、１０が得られる。なお、第１、第２及び第３の埋め込み層８a、９a，１０の厚さは、Ｐ形ボデイ領域１２、１６、ソ−ス領域１３、１７等の形成時の熱処理によっても大きくなる。
図１７の第１及び第２の埋め込み層８ａ、９ａは第１及び第２のリン拡散領域２５’,２８’から成る。
図１６の第１のリン導入領域５１のリンの平均不純物濃度は第２のリン導入領域５２のリンの平均不純物濃度よりも大きい。従って、エピタキシャル成長工程及びその後の工程の熱処理時に、第１及び第２のリン導入領域５１、５２のリン拡散によって形成される第１及び第２の埋め込み層８a、９ａの第１及び第２の厚みＴ1 、Ｔ2 はＴ1 ＞Ｔ2 の関係になる。また、エピタキシャル層７の表面から第１及び第２の埋め込み層８a、９ａまでの第４及び第５の厚みＴ4、Ｔ5はＴ4＜Ｔ5の関係になる。また、第１の埋め込み層８ａの平均不純物濃度は第２の埋め込み層９ａのそれよりも大きい。
図１７のＮ形半導体領域７には、図９及び図１０と同一の工程で素子分離領域２３、ドレイン引き出し領域１４、１８、及びコレクタ引き出し領域２２を形成し、しかる後、図１４に示すＰ形ボデイ領域１２、１６、Ｎ形ソ−ス領域１３、１７、Ｐ形ベ−ス領域２０、Ｎ形エミッタ領域２１を第１の実施形態と同一の方法で形成する。
図１４の第５の実施形態の半導体装置は、図１のアンチモンとリンとの両方を含む埋め込み領域２４、２７を有さない他は、図１と同一であるので、アンチモンの効果を除いて第１の実施形態と同一の利点を有する。
【００１９】
【変形例】
本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
（１） エピタキシャル層７に、更に、接合型電界効果トランジスタ等の別の半導体素子、更に抵抗やコンデンサ等の受動素子等を形成することができる。
（２） 図６及び図１２では、第１及び第２のリン導入用開口４７、４７ａ、４８、４８ａのそれぞれの面積が異なり、個数が同一であるが、この代わりに、第１及び第２のリン導入用開口４７、４７ａ、４８、４８ａのそれぞれの面積を同一とし、これらの個数を変えることができる。
（３） バイポーラトランジスタ３の代りに電界効果トランジスタを設けることができる。
（４） アンチモン導入領域２４ａ、２７ａを厚く形成し、図５のリン導入領域５１、５２がアンチモン導入領域２４ａ、２７ａの下側に形成されず、且つ図８の第２及び第４の部分２５、２８が第１及び第３の部分２４、２７の下側に生じないようにすることができる。
（５） 第１及び第３の部分２４、２７にアンチモンの代りにＡｓ（砒素）を導入することができる。
（６） 第１の埋め込み層８又は８ａと第２の埋め込み層９又は９ａとの一方又は両方がＰ+形半導体領域５に達するように半導体素子を構成することができる。
（７） 第１及び第２のＦＥＴ１、２、及び第１及び第２のバイポ−ラトランジスタ１ａ、２ａの代りに、絶縁ゲ−ト・バイポ−ラ・トランジスタ（ＩＧＢＴ）、サイリスタ、ダイオ−ド等の別の半導体素子を形成することができる。
（８） 図１１の第１及び第２のバイポ−ラトランジスタ１ａ、２ａの第１及び第２の埋め込み層８，９を図１４と同様にリンのみを含む半導体領域で構成することができる。
（９） 図１３の第１及び第２のアンチモン導入領域２４ａ、２７ａを省くことができる。
【００２０】
【産業上の利用の可能性】
上述から明らかなように、本発明は、複数のトランジスタ又はＦＥＴ等を含む複合半導体装置の製造に利用することができる。
【図面の簡単な説明】
【図１】
本発明の第１の実施形態に従う半導体装置を示す断面図である。
【図２】
図１の半導体基体の第１及び第２のＦＥＴを含む表面を示す平面図である。
【図３】
図１の半導体装置を製造するためのシリコン酸化膜を伴った半導体基板を示す断面図である。
【図４】
図３のシリコン酸化膜を使用して第１のマスクを形成し、更にアンチモンを導入した後の半導体基板を示す断面図である。
【図５】
第２のマスクを形成し、且つリンを導入した後の半導体基板を示す断面図である。
【図６】
図５の第２のマスクの平面図である。
【図７】
第３のマスクを形成し、且つ分離領域のためのＰ+形半導体領域を形成した後の半導体基板を示す断面図である。
【図８】
Ｎ形エピタキシャル層を形成した後の半導体基体を示す断面図である。
【図９】
第４のマスクを形成し、且つ分離領域を形成した後の半導体基体を示す断面図である。
【図１０】
第５のマスクを形成し、且つ引き出し領域を形成した後の半導体基体を示す断面図である。
【図１１】
第２の実施形態の半導体装置を示す断面図である。
【図１２】
第３の実施形態の第２のマスクを示す平面図である。
【図１３】
第４の実施形態の第２のマスクを伴った半導体基板を示す平面図である。
【図１４】
第５の実施形態に従う半導体装置を示す断面図である。
【図１５】
図１４の半導体装置を製造するために、マスクを介してリンを導入した後の半導体基板を示す断面図である。
【図１６】
分離領域を形成した後の半導体基板を示す断面図である。
【図１７】
図１６の半導体基板にエピタキシャル層を形成した後の半導体基体を示す断面図である。
【符号の説明】
1，２ 第1及び第2のFET
３ トランジスタ
４ 半導体基体
６ P形半導体領域
７ エピタキシャル成長のN形半導体領域
８、９、１０ 第１、第２及び第３の埋め込み層
２４，２７ 第１及び第２の主埋め込み領域
２５、２６、２８、２９ 第１、第２、第３及び第４の付加埋め込み領域
４６、４６a、４６b、４６ｃ 第２のマスク
４７、４７a、４７b、４７c 第１のリン導入用開口
４８、４８a、４８b 第２のリン導入用開口
Claims (15)
- 第１の半導体素子（１又は１ａ）のための第１の埋め込み層（８又は８ａ）を形成するための第１の選択部分（４９）と第２の半導体素子（２又は２ａ）のための第２の埋め込み層（９又は９ａ）を形成するための第２の選択部分（５０）とを有する第１の導電形の第１の半導体領域（６）を備えている半導体基板（４１）を用意するステップと、
前記第１の半導体領域（６）の表面に配置され、且つ前記第１の選択部分（４９）の一部に対応する第１の開口（４７又は４７ａ又は４７ｂ）と前記第２の選択部分（５０）の一部に対応する第２の開口（４８又は４８ａ）とを有し、且つ平面的に見て、前記第１の選択部分（４９）の面積（Ｓ１）に対する前記第１の開口（４７）の面積（Ｓａ）の割合（Ｓａ／Ｓ１）が、前記第２の選択部分（５０）の面積（Ｓ２）に対する前記第２の開口（４８）の面積（Ｓｂ）の割合（Ｓｂ／Ｓ２）よりも大きくなるように前記第１及び第２の開口が形成されているマスク（４６又は４６ａ又は４６ｂ）を形成するステップと、
前記マスクの前記第１及び第２の開口（４７又は４７ａ又は４７ｂ、４８又は４８ａ）を介して前記第１の半導体領域（６）に前記第１の導電形と反対の第２の導電形の不純物を導入し、これにより、前記第１及び第２の埋め込み層（８又は８ａ、９又は９ａ）のそれぞれの一部としての第２及び第３の半導体領域（５１又は５１ａ、５２）を形成するステップと、
前記半導体基板（４１）の表面上に、前記第２及び第３の半導体領域よりも低い不純物濃度を有する第２の導電形のエピタキシャル層（７）を成長させ、これにより、前記第２及び第３の半導体領域（５１又は５１ａ、５２）の中の不純物の熱拡散に基づいて、第１の埋め込み層（８又は８ａ）、及び前記第１の埋め込み層（８又は８ａ）よりも薄い厚みを有する第２の埋め込み層（９又は９ａ）を形成するステップと
を備えていることを特徴とする複数の半導体素子を含む半導体装置の製造方法。 - 更に、前記エピタキシャル層（７）に第１の導電形の不純物を選択的に拡散することによって前記第１及び第２の半導体素子としての第１及び第２の絶縁ゲート型電界効果トランジスタの第１及び第２のボデイ領域（１２、１６）を同時に形成するステップと、
前記第１及び第２のボデイ領域（１２、１６）の中に第２の導電形の不純物を選択的に拡散することによって第１及び第２のソース領域（１３、１７）を同時に形成するステップと
を有していることを特徴とする請求項１に従う半導体装置の製造方法。 - 更に、前記エピタキシャル層（７）に第１の導電形の不純物を選択的に拡散することによって前記第１及び第２の半導体素子としての第１及び第２のトランジスタ（１ａ、２ａ）の第１及び第２のベース領域（１２ａ、１６ａ）を同時に形成するステップと、
前記第１及び第２のトランジスタ（１ａ、２ａ）の前記第１及び第２のベース領域（１２ａ、１６ａ）の中に第２の導電形の不純物を選択的に拡散することによって第１及び第２のエミッタ領域（１３ａ、１７ａ）を同時に形成するステップと
を有していることを特徴とする請求項１に従う半導体装置の製造方法。 - 前記第２の導電形の不純物はリンであることを特徴とする請求項１に従う半導体装置の製造方法。
- 前記マスクの前記第１及び第２の開口のそれぞれは、平面的に見て互いに並置された複数の帯状開口（４７、４８）から成ることを特徴とする請求項１に従う半導体装置の製造方法。
- 前記マスクの前記第１及び第２の開口のそれぞれは、平面的に見て複数の行と複数の列を作るように分散配置されている複数の開口（４７ａ、４８ａ）から成ることを特徴とする請求項１に従う半導体装置の製造方法。
- 前記マスクの前記第１の開口は平面的に見て前記第１の半導体領域（６）の前記第１の選択部分（４９）の一部を露出させるための１つの開口（４７ｂ）から成り、前記第２の開口は平面的に見て前記第１の半導体領域（６）の前記第２の選択部分（５０）の複数箇所を露口させるための複数の開口（４８又は４８ａ）から成ることを特徴とする請求項１に従う半導体装置の製造方法。
- 第１の半導体素子（１又は１ａ）のための第１の埋め込み層（８又は８ａ）を形成するための第１の選択部分（４９）と第２の半導体素子（２又は２ａ）のための第２の埋め込み層（９又は９ａ）を形成するための第２の選択部分（５０）とを有する第１の導電形の第１の半導体領域（６）を備えている半導体基板（４１）を用意するステップと、
前記第１の半導体領域（６）の前記第１及び第２の選択部分に前記第１の導電形と反対の第２の導電形の第１の不純物を同時に導入して第２、及び第３の半導体領域（２４ａ、２７ａ）を形成するステップと、
前記半導体基板の表面上に配置され、且つ前記第１の選択部分（４９）の一部に対応する第１の開口（４７又は４７ａ又は４７ｂ）と前記第２の選択部分（５０）の一部に対応する第２の開口（４８又は４８ａ）とを有し、且つ平面的に見て、前記第１の選択部分（４９）の面積（Ｓ１）に対する前記第１の開口（４７）の面積（Ｓａ）の割合（Ｓａ／Ｓ１）が、前記第２の選択部分（５０）の面積（Ｓ２）に対する前記第２の開口（４８）の面積（Ｓｂ）の割合（Ｓｂ／Ｓ２）よりも大きくなるように前記第１及び第２の開口が形成されているマスク（４６又は４６ａ又は４６ｂ）を形成するステップと、
前記マスクの前記第１及び第２の開口（４７又は４７ａ又は４７ｂ、４８又は４８ａ）を介して前記第２及び第３の半導体領域（２４ａ、２７ａ）に前記第１の不純物よりも拡散係数の大きい第２の導電形の第２の不純物を導入し、これにより、前記第１及び第２の埋め込み層（８又は８ａ、９又は９ａ）のそれぞれの一部としての第４及び第５の半導体領域（５１又は５１ａ、５２）を形成するステップと、
前記半導体基板（４１）の表面上に、前記第２、第３、第４及び第５の半導体領域よりも低い不純物濃度を有する第２の導電形のエピタキシャル層（７）を成長させ、これにより、前記第１及び第２の不純物の熱拡散に基づき、前記第１及び第２の不純物の両方が含まれている第１の部分（２４）と前記第２の不純物が含まれている第２の部分（２５）とから成る第１の埋め込み層（８）、及び前記第１及び第２の不純物の両方が含まれている第３の部分（２７）と前記第２の不純物が含まれている第４の部分（２８）とから成り且つ前記第１の埋め込み層（８）よりも薄い厚みを有する第２の埋め込み層（８）を形成するステップと
を備えていることを特徴とする複数の半導体素子を含む半導体装置の製造方法。 - 更に、前記エピタキシャル層（７）に第１の導電形の不純物を選択的に拡散することによって前記第１及び第２の半導体素子としての第１及び第２の絶縁ゲート型電界効果トランジスタの第１及び第２のボデイ領域（１２、１６）を同時に形成するステップと、
前記第１及び第２のボデイ領域（１２、１６）の中に第２の導電形の不純物を選択的に拡散することによって第１及び第２のソース領域（１３、１７）を同時に形成するステップと
を有していることを特徴とする請求項８に従う半導体装置の製造方法。 - 更に、前記エピタキシャル層（７）に第１の導電形の不純物を選択的に拡散することによって前記第１及び第２の半導体素子としての第１及び第２のバイポーラ型トランジスタ（１ａ、２ａ）の第１及び第２のベース領域（１２ａ、１６ａ）を同時に形成するステップと、
前記第１及び第２のトランジスタ（１ａ、２ａ）の前記第１及び第２のベース領域（１２ａ、１６ａ）の中に第１の導電形の不純物を選択的に拡散することによって第１及び第２のエミッタ領域（１３ａ、１７ａ）を同時に形成するステップと
を有していることを特徴とする請求項８に従う半導体装置の製造方法。 - 前記第１の不純物はアンチモンであり、前記第２の不純物はリンであることを特徴とする請求項８に従う半導体装置の製造方法。
- 前記マスクの前記第１及び第２の開口のそれぞれは、平面的に見て互いに並置された複数の帯状開口（４７、４８）から成ることを特徴とする請求項８に従う半導体装置の製造方法。
- 前記マスクの前記第１及び第２の開口のそれぞれは、平面的に見て複数の行と複数の列を作るように分散配置されている複数の開口（４７ａ、４８ａ）から成ることを特徴とする請求項８に従う半導体装置の製造方法。
- 前記マスクの前記第１の開口は平面的に見て前記第２の半導体領域の少なくとも一部を露出させるための１つの開口（４７ｂ）から成り、前記第２の開口は平面的に見て前記第３の半導体領域の複数箇所を露口させるための複数の開口（４８又は４８ａ）から成ることを特徴とする請求項８に従う半導体装置の製造方法。
- 第１の半導体素子（１又は１ａ）のための第１の埋め込み層（８又は８ａ）を形成するための第１の選択部分（４９）と第２の半導体素子（２又は２ａ）のための第２の埋め込み層（９又は９ａ）を形成するための第２の選択部分（５０）と第３の半導体素子（３）のための第３の埋め込み層（１０）を形成するための第３の選択部分（１０ａ’）とを有する第１の導電形の第１の半導体領域（６）を備えている半導体基板（４１）を用意するステップと、
前記第１の半導体領域（６）の前記第１、第２及び第３の選択部分（４９，５０、１０ａ’）に前記第１の導電形と反対の第２の導電形の第１の不純物を同時に導入して第２、第３及び第４の半導体領域（２４ａ、２７ａ，１０ａ）を形成するステップと、
前記半導体基板の表面上に配置され、且つ前記第１の選択部分（４９）の一部に対応する第１の開口（４７又は４７ａ又は４７ｂ）と前記第２の選択部分（５０）の一部に対応する第２の開口（４８又は４８ａ）とを有し、且つ平面的に見て、前記第１の選択部分（４９）の面積（Ｓ１）に対する前記第１の開口（４７）の面積（Ｓａ）の割合（Ｓａ／Ｓ１）が、前記第２の選択部分（５０）の面積（Ｓ２）に対する前記第２の開口（４８）の面積（Ｓｂ）の割合（Ｓｂ／Ｓ２）よりも大きくなるように前記第１及び第２の開口が形成されているマスク（４６又は４６ａ又は４６ｂ又は４６ｃ）を形成するステップと、
前記マスクの前記第１及び第２の開口（４７又は４７ａ又は４７ｂ、４８又は４８ａ）を介して前記第２及び第３の半導体領域（２４ａ、２７ａ）に前記第１の不純物よりも拡散係数の大きい第２の導電形の第２の不純物を導入し、これにより、前記第１及び第２の埋め込み層（８又は８ａ、９又は９ａ）のそれぞれの一部としての第５及び第６の半導体領域（５１又は５１ａ、５２）を形成するステップと、
前記半導体基板（４１）の表面上に、前記第２、第３、第４、第５及び第６の半導体領域よりも低い不純物濃度を有する第２の導電形のエピタキシャル層（７）を成長させ、これにより、前記第１及び第２の不純物の熱拡散に基づき、前記第１及び第２の不純物の両方が含まれている第１の部分（２４）と前記第２の不純物が含まれている第２の部分（２５）とから成る第１の埋め込み層（８）、前記第１及び第２の不純物の両方が含まれている第３の部分（２７）と前記第２の不純物が含まれている第４の部分（２８）とから成り且つ前記第１の埋め込み層（８）よりも薄い厚みを有する第２の埋め込み層（８）、及び前記第１の不純物が含まれている領域から成る第３の埋め込み層（１０）を形成するステップと
を備えていることを特徴とする複数の半導体素子を含む半導体装置の製造方法。
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| JPH0645538A (ja) * | 1992-07-10 | 1994-02-18 | Omron Corp | 半導体装置およびその製造方法 |
| EP0584436A1 (en) * | 1992-08-26 | 1994-03-02 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for forming buried regions, having different doping concentration, in monolitic semiconductor devices |
| JPH06118622A (ja) * | 1992-10-01 | 1994-04-28 | Hitachi Ltd | マスク及びそれを用いた半導体装置の製造方法 |
| US5300454A (en) * | 1992-11-24 | 1994-04-05 | Motorola, Inc. | Method for forming doped regions within a semiconductor substrate |
| JPH06314663A (ja) * | 1993-04-30 | 1994-11-08 | Toyota Motor Corp | 半導体装置の製造方法 |
| JPH09223746A (ja) * | 1996-02-14 | 1997-08-26 | Olympus Optical Co Ltd | 半導体装置 |
| JPH09326441A (ja) * | 1996-06-04 | 1997-12-16 | Toyota Autom Loom Works Ltd | 半導体装置 |
| EP0851487A1 (en) * | 1996-12-27 | 1998-07-01 | Sanken Electric Co., Ltd. | Antimony-phosphor buried layer for a MOs FET or like semiconductor device, and method of fabrication |
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