JPH0645538A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0645538A JPH0645538A JP4207184A JP20718492A JPH0645538A JP H0645538 A JPH0645538 A JP H0645538A JP 4207184 A JP4207184 A JP 4207184A JP 20718492 A JP20718492 A JP 20718492A JP H0645538 A JPH0645538 A JP H0645538A
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- buried layer
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Abstract
(57)【要約】
【目的】 同一基板上に耐圧特性の異なる複数の半導体
素子をモノリシックに形成する。 【構成】 出力用高耐圧素子１６および制御用低耐圧
素子１５と、基板１上の間に埋込層３、４を形成し、そ
の埋込層を拡散係数の異なる材料によって形成したの
で、拡散係数の大きい材料で形成した埋込層４は厚みが
厚くなり、他方は薄くなる。これによって埋込層４と制
御用低耐圧素子１５までの間隔は他方よりも厚くなり、
コレクタ抵抗を少なく形成できる。埋込層３は埋込層４
より薄く形成されるので出力用高耐圧素子１６と埋込層
３との間の距離が大きくとれ、高耐圧を確保できる。
素子をモノリシックに形成する。 【構成】 出力用高耐圧素子１６および制御用低耐圧
素子１５と、基板１上の間に埋込層３、４を形成し、そ
の埋込層を拡散係数の異なる材料によって形成したの
で、拡散係数の大きい材料で形成した埋込層４は厚みが
厚くなり、他方は薄くなる。これによって埋込層４と制
御用低耐圧素子１５までの間隔は他方よりも厚くなり、
コレクタ抵抗を少なく形成できる。埋込層３は埋込層４
より薄く形成されるので出力用高耐圧素子１６と埋込層
３との間の距離が大きくとれ、高耐圧を確保できる。
Description
【０００１】
【産業上の利用分野】本発明は埋込み拡散を用いた半導
体装置およびその製造方法に関する。
体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、モノリシックＩＣの製造時、トラ
ンジスタのコレクタ抵抗を低減または抵抗部に発生する
例えば、図３に示すベース層８・エピタキシャル層２・
基板１の寄生素子の影響を低減するため、エピタキシャ
ル層２と基板１の間に埋込層３挿入している。
ンジスタのコレクタ抵抗を低減または抵抗部に発生する
例えば、図３に示すベース層８・エピタキシャル層２・
基板１の寄生素子の影響を低減するため、エピタキシャ
ル層２と基板１の間に埋込層３挿入している。
【０００３】また、出力用高耐圧素子１６は耐圧を高く
するためにエピタキシャル層２の不純物濃度を下げて厚
みを増したり、分離層６，コレクタ１０、ベース８、エ
ミッタ７の各拡散距離を十分に大きくし、素子面積を大
きくしている。
するためにエピタキシャル層２の不純物濃度を下げて厚
みを増したり、分離層６，コレクタ１０、ベース８、エ
ミッタ７の各拡散距離を十分に大きくし、素子面積を大
きくしている。
【０００４】一方、制御用素子１５は出力用の素子に比
べて高い耐圧を必要としないので、チップサイズを小さ
くする目的で拡散距離を極力小さくしている。
べて高い耐圧を必要としないので、チップサイズを小さ
くする目的で拡散距離を極力小さくしている。
【０００５】
【発明が解決しようとする課題】しかしながら出力用素
子に高耐圧を要求することから、エピタキシャル層の不
純物濃度を低く、また厚さを厚くしているので、制御用
素子のコレクタ抵抗が大きくなってしまい、それが回路
設計時の制約となって、設計がし難いという課題を有し
ていた。
子に高耐圧を要求することから、エピタキシャル層の不
純物濃度を低く、また厚さを厚くしているので、制御用
素子のコレクタ抵抗が大きくなってしまい、それが回路
設計時の制約となって、設計がし難いという課題を有し
ていた。
【０００６】本発明はこのような状況に鑑みてなされた
もので、アンチモン、燐等の不純物拡散を行うものと同
一導電形で、拡散係数の異なる多種類の埋込み層を用い
ることにより、耐圧、コレクタ抵抗、オン抵抗の異なる
素子を構成するようにしたものである。
もので、アンチモン、燐等の不純物拡散を行うものと同
一導電形で、拡散係数の異なる多種類の埋込み層を用い
ることにより、耐圧、コレクタ抵抗、オン抵抗の異なる
素子を構成するようにしたものである。
【０００７】
【課題を解決するための手段】このような課題を解決す
るために第１の発明は、少なくとも２種類の半導体素子
を同一基板上にモノリシックに形成し、各半導体素子の
耐圧を異なったものとする半導体装置において、それぞ
れの半導体素子と基板との間に埋込層を設け、耐圧の高
い方の半導体素子に対応する埋込層の厚みを他方よりも
薄くすることを特徴とする。
るために第１の発明は、少なくとも２種類の半導体素子
を同一基板上にモノリシックに形成し、各半導体素子の
耐圧を異なったものとする半導体装置において、それぞ
れの半導体素子と基板との間に埋込層を設け、耐圧の高
い方の半導体素子に対応する埋込層の厚みを他方よりも
薄くすることを特徴とする。
【０００８】第２の発明は、少なくとも２種類の半導体
素子を同一基板上にモノリシックに形成し、その半導体
素子の下方に各半導体素子の耐圧を異なったものとする
ための埋込層を設ける半導体装置の製造方法において、
各埋込層を拡散係数の異なる材料による拡散によって形
成することを特徴とする。
素子を同一基板上にモノリシックに形成し、その半導体
素子の下方に各半導体素子の耐圧を異なったものとする
ための埋込層を設ける半導体装置の製造方法において、
各埋込層を拡散係数の異なる材料による拡散によって形
成することを特徴とする。
【０００９】
【作用】出力用高耐圧素子１６および制御用低耐圧素子
１５と、基板１との間に埋込層３、４を形成し、その埋
込層を拡散係数の異なる材料によって形成したので、拡
散係数の大きい材料で形成した埋込層４は厚みが厚くな
り、他方は薄くなる。これによって埋込層４と制御用低
耐圧素子１５までの間隔は他方よりも厚くなり、コレク
タ抵抗を少なく形成できる。埋込層３は埋込層４より薄
く形成されるので出力用高耐圧素子１６と埋込層３との
間の距離が大きくとれ、高耐圧を確保できる。
１５と、基板１との間に埋込層３、４を形成し、その埋
込層を拡散係数の異なる材料によって形成したので、拡
散係数の大きい材料で形成した埋込層４は厚みが厚くな
り、他方は薄くなる。これによって埋込層４と制御用低
耐圧素子１５までの間隔は他方よりも厚くなり、コレク
タ抵抗を少なく形成できる。埋込層３は埋込層４より薄
く形成されるので出力用高耐圧素子１６と埋込層３との
間の距離が大きくとれ、高耐圧を確保できる。
【００１０】
【実施例】図１は本発明の一実施例を示す断面図であ
り、この例では左側に出力用高耐圧素子１６を、右側に
制御用低耐圧素子１５を配置している。出力用高耐圧素
子１６はＰ形ベース拡散層８、Ｎ+ エミッタ拡散層７か
らなるプレーナ形半導体の下側であってＮ形エピタキシ
ャル層２とＰ形の基板１との間に埋込層３を設けてい
る。また、コレクタウォール１０がエピタキシャル層２
の表面から埋込層３まで達している。
り、この例では左側に出力用高耐圧素子１６を、右側に
制御用低耐圧素子１５を配置している。出力用高耐圧素
子１６はＰ形ベース拡散層８、Ｎ+ エミッタ拡散層７か
らなるプレーナ形半導体の下側であってＮ形エピタキシ
ャル層２とＰ形の基板１との間に埋込層３を設けてい
る。また、コレクタウォール１０がエピタキシャル層２
の表面から埋込層３まで達している。
【００１１】一方、、制御用低耐圧素子１５はＰ形ベー
ス拡散層８、Ｎ+ エミッタ拡散層７、Ｎ+ コレクタ拡散
層９からなるプレーナ形半導体の下側であってＮ形エピ
タキシャル層２とＰ形の基板１との間に埋込層４を設け
ている。
ス拡散層８、Ｎ+ エミッタ拡散層７、Ｎ+ コレクタ拡散
層９からなるプレーナ形半導体の下側であってＮ形エピ
タキシャル層２とＰ形の基板１との間に埋込層４を設け
ている。
【００１２】出力用高耐圧素子１６の埋込層３はその形
成時にアンチモン等の拡散定数の小さな不純物を用いて
拡散を行い、エピタキシャル層２への盛上がりを少なく
し、埋込層３からベース層８までのエピタキシャル層２
の距離を長く確保し、高耐圧素子を実現している。
成時にアンチモン等の拡散定数の小さな不純物を用いて
拡散を行い、エピタキシャル層２への盛上がりを少なく
し、埋込層３からベース層８までのエピタキシャル層２
の距離を長く確保し、高耐圧素子を実現している。
【００１３】制御用低耐圧素子１５の埋込層４はその形
成時に燐等の拡散定数の大きい不純物を用いて拡散を行
い、エピタキシャル層２への盛上がりを大きくし、埋込
層４からベース層８までのエピタキシャル層２の長さを
短くすることによってコレクタ抵抗を低減している。
成時に燐等の拡散定数の大きい不純物を用いて拡散を行
い、エピタキシャル層２への盛上がりを大きくし、埋込
層４からベース層８までのエピタキシャル層２の長さを
短くすることによってコレクタ抵抗を低減している。
【００１４】図２はこのような装置を製造する製造工程
を示す断面図である。先ず図２（ａ）に示すようにＰ形
基板１の表面に酸化膜５ａを形成し、その酸化膜５ａに
窓５ｂを開け、それをマスクとして拡散定数の小さなア
ンチモンを使用して拡散を行う。この処理によってアン
チモンが窓５ｂから基板１に拡散浸透し、窓５ｂより若
干広い面積にわたり、Ｎ+ 埋込み層３を形成する。
を示す断面図である。先ず図２（ａ）に示すようにＰ形
基板１の表面に酸化膜５ａを形成し、その酸化膜５ａに
窓５ｂを開け、それをマスクとして拡散定数の小さなア
ンチモンを使用して拡散を行う。この処理によってアン
チモンが窓５ｂから基板１に拡散浸透し、窓５ｂより若
干広い面積にわたり、Ｎ+ 埋込み層３を形成する。
【００１５】次に酸化膜５ａを除去して図２（ｂ）に示
すように酸化膜５ｃを形成し、その酸化膜５ｃに窓５ｄ
を開け、それをマスクとして拡散定数の大きな燐を使用
して拡散を行う。この処理によって燐が窓５ｄから基板
１に拡散浸透し、窓５ｄより若干広い面積にわたり、埋
込層３と同一導電形のＮ+ 埋込層４を形成する。このと
き、アンチモンより燐の方が拡散係数が大きいので、埋
込層４は埋込層３より基板１の奥深くまで浸透し、埋込
層４の厚みは埋込層３より厚くなる。
すように酸化膜５ｃを形成し、その酸化膜５ｃに窓５ｄ
を開け、それをマスクとして拡散定数の大きな燐を使用
して拡散を行う。この処理によって燐が窓５ｄから基板
１に拡散浸透し、窓５ｄより若干広い面積にわたり、埋
込層３と同一導電形のＮ+ 埋込層４を形成する。このと
き、アンチモンより燐の方が拡散係数が大きいので、埋
込層４は埋込層３より基板１の奥深くまで浸透し、埋込
層４の厚みは埋込層３より厚くなる。
【００１６】そして酸化膜５ｃを除去し、その後に図２
（ｃ）で示すようにＮ形エピタキシャル層２を形成す
る。このとき熱処理を行うと、先に基板１に拡散したア
ンチモンおよび燐がエピタキシャル層２に再度拡散さ
れ、埋込層３、４はエピタキシャル層２に浸透し、盛り
上がる。
（ｃ）で示すようにＮ形エピタキシャル層２を形成す
る。このとき熱処理を行うと、先に基板１に拡散したア
ンチモンおよび燐がエピタキシャル層２に再度拡散さ
れ、埋込層３、４はエピタキシャル層２に浸透し、盛り
上がる。
【００１７】次に図２（ｄ）に示すようにエピタキシャ
ル層２の表面に酸化膜５ｅを形成しその、その酸化膜５
ｅの所定個所に窓を設け、酸化膜５ｅをマスクとして、
Ｐ+分離拡散層６をＮ形エピタキシャル層２の表面から
Ｐ形基板１に達するまで形成する。同様にして、Ｎ+ コ
レクタウォール拡散層１０をＮ形エピタキシャル層２の
表面からＰ形基板１に達するまで形成する。
ル層２の表面に酸化膜５ｅを形成しその、その酸化膜５
ｅの所定個所に窓を設け、酸化膜５ｅをマスクとして、
Ｐ+分離拡散層６をＮ形エピタキシャル層２の表面から
Ｐ形基板１に達するまで形成する。同様にして、Ｎ+ コ
レクタウォール拡散層１０をＮ形エピタキシャル層２の
表面からＰ形基板１に達するまで形成する。
【００１８】そして図２（ｅ）に示すようにベース拡散
層８、エミッタ拡散層７を形成し、その後に各電極を形
成し、図１の構造の半導体を完成する。
層８、エミッタ拡散層７を形成し、その後に各電極を形
成し、図１の構造の半導体を完成する。
【００１９】
【発明の効果】以上説明したように、本発明はモノリシ
ックに形成した半導体素子の下側に複数の埋込層を形成
するとき、拡散係数の異なる材料により拡散を行うよう
にしたので、埋込層は拡散係数差による厚みの差がで
き、埋込層からプレーナ形半導体までの距離を任意に形
成することができる。これにより各半導体の特性を独立
に制御でき、各半導体が所望の特性を得ることができる
という効果を有する。
ックに形成した半導体素子の下側に複数の埋込層を形成
するとき、拡散係数の異なる材料により拡散を行うよう
にしたので、埋込層は拡散係数差による厚みの差がで
き、埋込層からプレーナ形半導体までの距離を任意に形
成することができる。これにより各半導体の特性を独立
に制御でき、各半導体が所望の特性を得ることができる
という効果を有する。
【図１】本発明を適用して形成した半導体装置の構成を
示す断面図である。
示す断面図である。
【図２】図１の半導体装置を製造する工程を示す図であ
る。
る。
【図３】従来の半導体装置の一例を示す図である。
１ 基板 ２ エピタキシャル層 ３、４ 埋込層 ５ 酸化膜 ６ 分離層 ７ エミッタ ８ ベース層 ９ コレクタ拡散層 １０ コレクタ １５ 制御用低耐圧素子 １６ 出力用高耐圧素子
Claims (2)
- 【請求項１】 少なくとも２種類の半導体素子を同一基
板上にモノリシックに形成し、各半導体素子の耐圧を異
なったものとする半導体装置において、 それぞれの半導体素子と基板との間に埋込層を設け、耐
圧の高い方の半導体素子に対応する埋込層の厚みを他方
よりも薄くすることを特徴とする半導体装置。 - 【請求項２】 少なくとも２種類の半導体素子を同一基
板上にモノリシックに形成し、その半導体素子の下方に
各半導体素子の耐圧を異なったものとするための埋込層
を設ける半導体装置の製造方法において、 各埋込層を拡散係数の異なる材料による拡散によって形
成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207184A JPH0645538A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207184A JPH0645538A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645538A true JPH0645538A (ja) | 1994-02-18 |
Family
ID=16535642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4207184A Withdrawn JPH0645538A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645538A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003061009A1 (fr) * | 2002-01-16 | 2003-07-24 | Sanken Electric Co., Ltd. | Procede de fabrication de dispositif semi-conducteur |
-
1992
- 1992-07-10 JP JP4207184A patent/JPH0645538A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003061009A1 (fr) * | 2002-01-16 | 2003-07-24 | Sanken Electric Co., Ltd. | Procede de fabrication de dispositif semi-conducteur |
| US7074663B2 (en) | 2002-01-16 | 2006-07-11 | Sanken Electric Co., Ltd. | Method of making semiconductor device including a first set of windows in a mask with larger ratio of surface area than a second set of windows |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |