Nothing Special   »   [go: up one dir, main page]

JPWO2005114729A1 - 半導体装置及び配線基板 - Google Patents

半導体装置及び配線基板 Download PDF

Info

Publication number
JPWO2005114729A1
JPWO2005114729A1 JP2006513704A JP2006513704A JPWO2005114729A1 JP WO2005114729 A1 JPWO2005114729 A1 JP WO2005114729A1 JP 2006513704 A JP2006513704 A JP 2006513704A JP 2006513704 A JP2006513704 A JP 2006513704A JP WO2005114729 A1 JPWO2005114729 A1 JP WO2005114729A1
Authority
JP
Japan
Prior art keywords
wiring
wiring portion
semiconductor chip
semiconductor device
thermal expansion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006513704A
Other languages
English (en)
Other versions
JP4844392B2 (ja
Inventor
田子　雅基
雅基 田子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2006513704A priority Critical patent/JP4844392B2/ja
Publication of JPWO2005114729A1 publication Critical patent/JPWO2005114729A1/ja
Application granted granted Critical
Publication of JP4844392B2 publication Critical patent/JP4844392B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

配線基板（２０Ａ）が、複数の配線層（１）と複数の外部接続バンプ（５）とを有する第１配線部（１０Ａ）と、複数のコンタクトプラグ（１４）が配置された少なくとも１つの第２配線部（１５Ａ）とを備える。第２配線部のコンタクトプラグの一端（１４ａ）が第１配線部のいずれかの配線層と直接接した状態で、第２配線部が第１配線部と一体化されている。このため、はんだバンプの成分が周囲に拡散することに起因して第２配線部と第１配線部との接続箇所に内部応力が生じるという危惧がない。したがって、高集積化を図るために低誘電率材料が使用された半導体チップ（３０）を配線基板に実装しても、信頼性の高い半導体装置（５０）を得ることができる。

Description

本発明は、半導体装置及び配線基板に関し、更に詳しくは、半導体チップを配線基板に実装した構造を有する半導体装置（以下、単に「半導体装置」という。）、及び前記の半導体装置に用いられる配線基板に関する。
電子機器を小型化、高性能化するために、近年では、半導体チップや半導体装置の実装密度の高密度化が図られている。半導体チップの実装密度は、多くの場合、ワイヤレスボンディング、特にフリップチップボンディングにより半導体チップを配線基板に実装することによって高められている。半導体装置の実装密度は、多くの場合、当該半導体装置を配線基板（半導体装置を構成している配線基板とは別の配線基板を意味する。以下、この配線基板を「マザーボード」という。）に表面実装することによって高められている。半導体装置については、例えばボール・グリッド・アレイ型半導体パッケージ等、表面実装に適した種々のパッケージ方法が開発されている。フリップチップボンディングや表面実装は、半導体チップや半導体装置の小型化、微細化、多ピン化等を進めるうえで有利である他、ワイヤボンディングに比べて配線抵抗を小さくすることができるので、半導体チップに形成されている集積回路等の高速動作性を確保するうえでも有利である。
また、例えばシステム大規模集積回路（システムＬＳＩ）を高機能化、高速化しようとする場合、１個のＬＳＩで当該高機能化、高速化を図るよりも、複数のＬＳＩ及び受動素子を１つの半導体チップに搭載した方が高機能化、高速化を低コストの下に図ることができることから、このようなシステムＬＳＩ（システムオンチップ）も広く採用されるようになってきている。
高集積化及び多ピン化された半導体チップを所望の配線基板に実装して半導体装置を形成する場合、半導体チップの熱膨張率と配線基板の熱膨張率との差が大きいと、半導体チップへの通電に伴う発熱により半導体装置の内部応力が大きくなって、半導体装置における半導体チップと配線基板との接合箇所や、半導体装置とマザーボードとの接続箇所等において応力集中が生じ、断線等が生じ易くなる。その結果として、半導体装置又は半導体装置を用いた電子機器の信頼性が低下する。信頼性の高い半導体装置又は電子機器を得るために、多くの場合、半導体装置における半導体チップと配線基板との接合箇所や、半導体装置とマザーボードとの接合部及びその周辺に樹脂を充填して、これらの接合箇所が補強される。
また、特開昭６４−３２６６２号公報（文献１）には、半導体チップと配線基板（大基板）との間に特定の熱膨張係数を有する小基板、すなわち半導体チップとの熱膨張係数差が配線基板（大基板）との熱膨張係数差よりも小さい小基板を介在させることによって信頼性を高めた半導体パッケージ構造（半導体装置）が記載されている。上記半導体チップは小基板に搭載され、配線基板（大基板）上には、半導体チップを搭載した小基板がはんだバンプを介して複数搭載される。
半導体装置の発明ではないが、特開平８−１６７６３０号公報（文献２）には、集積回路チップと配線基板とをダイレクトスルーホールコネクションさせるにあたって、集積回路チップと配線基板との間に接着フィルムを介在させ、かつ、配線基板の熱膨張係数を集積回路の熱膨張係数に概ね等しくしたチップ接続構造が記載されている。
文献１に記載されているように、配線基板（大基板）と半導体チップとの間に特定の熱膨張特性を有している小基板を介在させることは、半導体装置の内部応力を抑制するうえで有用である。
しかしながら、配線基板（大基板）上にはんだバンプを介して小基板を搭載（実装）して半導体装置を形成すると、この半導体装置をマザーボードに実装する際の昇温や半導体装置の駆動に伴う発熱によって、はんだバンプの成分が周囲に拡散して内部応力が生じることがある。文献１では、小基板と半導体チップとの間が樹脂封止されていないベアチップ実装の形態であるが、配線基板（大基板）への実装性を考慮すると、半導体チップはパッケージ化されていることが望ましい。
また、特定の小基板を介在させるだけでは、高性能化に伴って微細かつ多ピン化している半導体チップの配線基板（大基板）の設計が困難になることや、チップを実装することが困難を極める。
今日、集積回路における層間絶縁膜の材料としては、配線抵抗（Ｒ）と配線間容量（Ｃ）と増加に伴うＲＣ遅延を抑制しつつ高集積化を図るために、フッ素ドープシリコン酸化物や水素ドープシリコン酸化物等の低誘電率材料の使用が検討されている。これらの低誘電率材料は従来の層間絶縁膜材料（例えばシリコン酸化物）に比べて脆弱であるため、内部応力の許容限界も従来の層間絶縁膜材料に比べて低くなる。また、鉛による地下水の汚染を防止するために、従来より多用されている錫−鉛はんだは、例えば錫ベースの鉛フリーはんだに置き換えられつつある。錫ベースの鉛フリーはんだは、錫−鉛はんだに比べて応力緩和効果が非常に小さい。
したがって、今後の技術動向を考慮すると、文献１に記載された構造の半導体装置（半導体パッケージ構造）では、前記はんだバンプを用いた箇所での接続の信頼性、ひいては半導体装置の信頼性を高めることが困難であると予想される。
本発明は上述した事情に鑑みてなされたものであり、その目的は、半導体チップでの素子の高集積化が更に進んでも、信頼性が高い半導体装置を得られるようにすることにある。
このような目的を達成するために、本発明の半導体装置は、厚さ方向の一方の面に複数の接続端子が配置されると共に前記厚さ方向の他方の面に複数の外部接続バンプが配置された配線基板と、前記配線基板上にフリップチップボンディングされることにより前記接続端子に接続された複数の半導体チップとを備え、前記配線基板は、複数の配線層と前記外部接続バンプとを備える第１配線部と、前記第１配線部上で前記第１配線部と一体化された少なくとも１つの第２配線部とを備え、前記接続端子は、前記第２配線部を厚さ方向に貫く貫通孔に設けられたコンタクトプラグからなり、前記コンタクトプラグの一端は、前記配線層のいずれかと直接接し、前記第２配線部における前記第１配線部側の面の大きさは、前記第１配線部における前記第２配線部側の面の大きさよりも小さく、前記第２配線部の熱膨張率は、前記第１配線部の熱膨張率よりも小さく、前記半導体チップの熱膨張率と同等であることを特徴とする。
また、本発明の配線基板は、複数の配線層と複数の外部接続バンプとを備える第１配線部と、半導体チップをフリップチップボンディングすることが可能な状態で複数の接続端子が配置された少なくとも１つの第２配線部とを備え、前記第２配線部は、前記第１配線部上で前記第１配線部と一体化され、前記接続端子は、前記第２配線部を厚さ方向に貫く貫通孔に設けられたコンタクトプラグからなり、前記コンタクトプラグの一端は、前記配線層のいずれかと直接接し、前記第２配線部における前記第１配線部側の面の大きさは、前記第１配線部における前記第２配線部側の面の大きさよりも小さく、前記第２配線部の熱膨張率は、前記第１配線部の熱膨張率よりも小さく、前記半導体チップの熱膨張率と同等であることを特徴とする。
本発明によれば、半導体チップでの素子の高集積化が更に進んでも、信頼性が高い半導体装置を得ることができる。また、半導体装置がマザーボードに実装された電子機器の信頼性を高めることもできる。
また、本発明では、第１配線部を有することにより、端子ピッチの拡張が可能であり、配線基板での配線引き回しの負荷を低減することが可能となるため、パッケージとして高性能化を実現しつつ、パッケージ実装が容易になると共に、低コスト化を実現できる。
図１は、本発明の半導体装置及び配線基板それぞれの第１実施例を概略的に示す部分切り欠き側面図である。 図２は、本発明の半導体装置及び配線基板それぞれの第２実施例を概略的に示す側面図である。 図３は、本発明の半導体装置及び配線基板それぞれの第３実施例を概略的に示す側面図である。 図４は、本発明の半導体装置及び配線基板それぞれの第４実施例を概略的に示す側面図である。 図５は、本発明の半導体装置及び配線基板それぞれの第５実施例を概略的に示す側面図である。 図６は、本発明の半導体装置及び配線基板それぞれの第６実施例を概略的に示す側面図である。 図７は、本発明の半導体装置及び配線基板それぞれの第７実施例を概略的に示す側面図である。 図８は、本発明の半導体装置及び配線基板それぞれの第８実施例を概略的に示す側面図である。 図９は、本発明の半導体装置及び配線基板それぞれの変形例を概略的に示す側面図である。
以下、本発明の半導体装置及び配線基板の実施例について、図面を適宜引用しつつ詳述する。
＜半導体装置及び配線基板（第１実施例）＞
図１に示す半導体装置５０では、配線基板２０Ａに半導体チップ３０が複数、フリップチップボンディングされている。ただし、同図においては、１つの半導体チップ３０のみが現れている。配線基板２０Ａには、厚さ方向の一方の面に複数の接続端子１４が配置されると共に、厚さ方向の他方の面に複数の外部接続バンプ５が配置されている。
上記の配線基板２０Ａは、第１配線部１０Ａと、第１配線部１０Ａに電気的に接続されかつこの第１配線部１０Ａ上で第１配線部１０Ａと一体化された１又は複数の第２配線部とを備えている。ただし、同図においては、１つの第２配線部１５Ａのみが現れている。
第１配線部１０Ａの内部には配線層１が複数層（図示の例では２層）形成され、配線層１それぞれの周囲には樹脂製の層間絶縁膜３が形成されている。また、第１配線部１０Ａにおける厚さ方向の一方の面側には、各々が所定の配線層１に電気的に導通した状態で、外部接続バンプ５が複数形成されている。
一方、上記の第２配線部１５Ａは、基材１２Ａと、基材１２Ａをその厚さ方向に貫く接続端子１４とを有している。接続端子１４の個数は、例えば１つの第２配線部１５Ａに１つの半導体チップ３０を実装する場合、半導体チップ３０の電極端子２５の個数と同じ数にすることができる。１つの第２配線部１５Ａに複数の半導体チップ３０を実装する場合、各半導体チップ３０の電極端子２５の個数の総和と同じ数にすることができる。個々の接続端子１４は、第２配線部１５Ａ（基材１２Ａ）をその厚さ方向に貫く貫通孔に設けられたコンタクトプラグ（以下、「コンタクトプラグ１４」という。）からなる。各コンタクトプラグ１４は、第１配線部１０Ａ側の一端に薄肉のランド部１４ａを有している。なお、「ランド」とは、導体中の一領域であって、この導体が他の導体と接続される領域を意味する。
この第２配線部１５Ａは、個々のコンタクトプラグ１４におけるランド部１４ａがそれぞれ所定の配線層１と直接接した状態で、第１配線部１０Ａと一体化されている。第２配線部１５Ａの平面視上の大きさは、当該第２配線部１５Ａに実装されている半導体チップ３０の平面視上の大きさより大きい。すなわち、第２配線部１５Ａにおいて半導体チップ３０が実装される面の大きさは、この面に対向する半導体チップ３０の面の大きさより大きい。第２配線部１５Ａをこの第２配線部１５Ａに実装されている半導体チップ３０と共に平面視したときには、半導体チップ３０の全周に亘って第２配線部１５Ａが例えば１ｍｍ以上はみ出す。しかし、第２配線部１５Ａの平面視上の大きさは、第１配線部１０Ａの平面視上の大きさよりは小さい。すなわち、第２配線部１５Ａにおいて第１配線部１０Ａ側の面の大きさは、第１配線部１０Ａにおける第２配線部１５Ａ側の面の大きさよりは小さい。
また、第２配線部１５Ａでは、その熱膨張率が第１配線部１０Ａの熱膨張率よりも小さく、かつ、第２配線部１５Ａの熱膨張率が各半導体チップ３０の熱膨張率と同等となるように、基材１２Ａの材料が選定されている。例えば、半導体チップ３０がシリコンチップである場合には、基材１２Ａの材料としてシリコン、セラミックス、又は感光性ガラスを用いることができる。このような材料を用いることにより、第２配線部１５Ａの熱膨張率を半導体チップ３０の熱膨張率と同等にすることが容易になる。図１に現れていない他の第２配線部も、上述した第２配線部１５Ａと同様の構成を有している。
ここで、「第２配線部１５Ａの熱膨張率が、第１配線部１０Ａの熱膨張率よりも小さい」とは、第２配線部１５Ａ全体での熱膨張率が第１配線部１０Ａ全体での熱膨張率よりも小さいことを意味する。また、「第２配線部１５Ａの熱膨張率が半導体チップ３０の熱膨張率と同等である」とは、第２配線部１５Ａ全体での熱膨張率と半導体チップ３０全体での熱膨張率との差が１０ｐｐｍ／℃程度以下であることを意味する。
上記の半導体チップ３０は、例えばシリコン基板２３にＬＳＩ等の集積回路が形成されたものである。この半導体チップ３０に形成されている各電極端子２５は、それぞれ、内部接続バンプ３５により所定のコンタクトプラグ１４に接続されている。必要に応じて、図示のように半導体チップ３０と第２配線部１５Ａとの間隙及びその周辺に樹脂４０を充填して、半導体チップ３０と第２配線部１５Ａとの接合箇所を補強することができる。このときの樹脂４０としては、例えばエポキシ系樹脂等のように、半導体チップ３０と第２配線部１５Ａとの接合箇所に過大の応力を生じさせないものを適宜選定することが好ましい。また、半導体チップ３０の周囲のみを樹脂４０で封止してもよい。第２配線部１５Ａの平面視上の大きさが半導体チップ３０の平面視上の大きいので、第１配線部１０Ａ上への樹脂４０のブリード(濡れ広がり)を防止し易い。
上述した構成を有する半導体装置５０では、個々のコンタクトプラグ１４におけるランド部１４ａがそれぞれ所定の配線層１と直接接した状態で、第２配線部１５Ａが第１配線部１０Ａと一体化されているので、はんだバンプの成分が周囲に拡散することに起因して第２配線部１５Ａと第１配線部１０Ａとの接続箇所に内部応力が生じるという危惧がない。また、第２配線部１５Ａ、半導体チップ３０、及び第１配線部１０Ａそれぞれの熱膨張率が上述の関係にあるので、半導体チップ３３と配線基板２０Ａとの熱膨張率差に起因する内部応力を抑えることができると共に、半導体装置５０をマザーボードに表面実装した場合には半導体チップ３０とマザーボードとの熱膨張率差に起因する内部応力を緩和することができる。このため、集積回路における層間絶縁膜を低誘電率膜にした場合でも、内部応力によって層間絶縁膜に機能低下や破壊が引き起こされるのを抑制することができる。さらに、半導体チップ３０と第２配線部１５Ａとを鉛フリーはんだを利用して接続した場合でも、半導体チップ３０と第２配線部１５Ａとの熱膨張率が上述の関係にあるので、半導体チップ３０と第２配線部１５Ａとの熱膨張率差に起因する内部応力を抑えることができる。
したがって、半導体装置５０では、高性能化に対応し易いと共に信頼性が高いものを得易い。また、半導体装置５０をマザーボードに実装して電子機器を構成したときには、信頼性が高い高性能の電子機器を得ることも容易になる。
＜半導体装置及び配線基板（第２実施例）＞
図２に示す半導体装置６０は、個々の第２配線部１５Ｂと当該第２配線部１５Ｂに実装されている半導体チップ３０との平面視上の大きさとが同じである。すなわち、第２配線部１５Ｂにおいて半導体チップ３０が実装される面の大きさが、この面に対向する半導体チップ３０の面の大きさと同じである。この点を除いて、半導体装置６０は、図１に示した第１実施例の半導体装置５０と同様の構成を有している。図２に示した構成部材のうち、図１に示した構成部材と共通するものには図１で用いた参照符号と同じ参照符号を付してその説明を省略する。同図中の参照符号「１２Ｂ」は、第２配線部１５Ｂを構成する基材を示しており、参照符号「２０Ｂ」は、第２配線部１５Ｂを備えた配線基板を示している。
この半導体装置６０は、第１実施例の半導体装置５０と同様の技術的効果を奏する。ただし、個々の第２配線部１５Ｂと当該第２配線部１５Ｂに実装されている半導体チップ３０との平面視上の大きさとが同じであるので、図２に示すように半導体チップ３０と第２配線部１５Ｂとの間隙及びその周辺に樹脂４０を充填したときには、樹脂４０が第１配線部１０Ａ上にも広がる。同様に、半導体チップ３０の周囲のみを樹脂４０で封止した場合も、樹脂４０が第１配線部１０Ａ上にも広がる。第１配線部１０Ａにおける層間絶縁膜３（図１参照）を樹脂によって形成することにより、第２配線部１５Ｂ上での樹脂４０の濡れ性と第１配線部１０Ａ上（層間絶縁膜３上）での樹脂４０の濡れ性との相違を利用して、樹脂４０のブリード(濡れ広がり)を防止することができる。
＜半導体装置及び配線基板（第３実施例）＞
図３に示す半導体装置７０は、個々の第２配線部１５Ｃの平面視上の大きさが当該第２配線部１５Ｃに実装されている半導体チップ３０の平面視上の大きさよりも小さい。すなわち、第２配線部１５Ｃにおいて半導体チップ３０が実装される面の大きさが、この面に対向する半導体チップ３０の面の大きさよりも小さい。この点を除いて、半導体装置７０は、図１に示した第１実施例の半導体装置５０と同様の構成を有している。図３に示した構成部材のうち、図１に示した構成部材と共通するものには図１で用いた参照符号と同じ参照符号を付してその説明を省略する。同図中の参照符号「１２Ｃ」は、第２配線部１５Ｃを構成する基材を示しており、参照符号「２０Ｃ」は、第２配線部１５Ｃを備えた配線基板を示している。この半導体装置７０は、図２に示した第２実施例の半導体装置６０と同様の技術的効果を奏する。
＜半導体装置及び配線基板（第４実施例）＞
図４に示す半導体装置８０は、個々の第２配線部１５Ａがコンタクトプラグ１４それぞれの上端（ランド部１４ａが形成された一端と反対側の他端であり、半導体チップ３０と直接接する端である。）を露出させた状態で第１配線部１０Ｂに埋設されているという点を除いて、図１に示した第１実施例の半導体装置５０と同様の構成を有している。図４に示した構成部材のうち、図１に示した構成部材と共通するものには図１で用いた参照符号と同じ参照符号を付してその説明を省略する。
第１配線部１０Ｂにおける第２配線部１５Ａ側の層間絶縁膜（図示せず。）の膜厚は、図１に示した第１配線部１０Ａでの層間絶縁膜３の膜厚よりも厚く、第２配線部１５Ａはこの層間絶縁膜に埋設されている。
このような構造を有する半導体装置８０では、第１配線部１０Ｂにおける上記の層間絶縁膜を樹脂で形成することにより、当該層間絶縁膜によって第２配線部１５Ａをその側面から拘束することが可能になる。そして、第２配線部１５Ａを層間絶縁膜によってその側面から拘束することにより、熱膨張又は熱収縮に起因して第１配線部１０Ｂと第２配線部１５Ａとの電気的な接続箇所にクラックが生じること自体や、生じてしまったクラックが成長することによる上記接続箇所の破壊等を抑制することが可能になる。
したがって、半導体装置８０によれば、上述した第１〜３実施例の半導体装置に比べて、高性能化に対応し易いと共に信頼性が高いものを更に得易くなる。また、この半導体装置８０がマザーボードに実装されている電子機器の信頼性を高めることも更に容易になる。
なお、図示を省略するが、第２配線部１５Ａに代えて、図２に示した第２配線部１５Ｂ又は図３に示した第２配線部１５Ｃを用いても、半導体装置８０と同様の技術的効果を奏する半導体装置を得ることができる。
＜半導体装置及び配線基板（第５実施例）＞
図５に示す半導体装置９０は、図２に示した第２実施例の半導体装置６０における配線基板２０Ｂ上の半導体チップ３０と隣接する領域に、２つの補強枠材（スティフナ）８５ａ、８５ｂを接合させた構造を有している。より具体的には、補強枠材８５ａ、８５ｂは、配線基板２０Ｂの第１配線部１０Ａ上における第２配線部１５Ｂの周囲に配置されている。図５に示した構成部材のうち、図２に示した構成部材と共通するものには図２で用いた参照符号と同じ参照符号を付してその説明を省略する。
第２配線部１５Ｂにコンタクトプラグ１４を精度よく形成するという観点、及び半導体装置９０を薄肉化するという観点からは、第２配線部１５Ｂにおける基材１２Ｂを薄肉にすることが望まれる。しかし、基材１２Ｂを薄くすると第２配線部１５Ｂが熱変形し易くなり、結果として、配線基板２０Ｂ（ただし、補強枠材８５ａ、８５ｂが設けられていないものとする。）においても、第２配線部１５Ｂが搭載されたエリアでの熱変形が大きくなり易くなる。
図示の半導体装置９０のように第１配線部１０Ａ上に補強枠材８５ａ、８５ｂを接合させることによって、第２配線部１５Ｂを薄肉化した場合でもその熱変形を抑えることが容易になると共に、半導体チップ３０の実装性を維持しつつ信頼性の高い半導体装置９０を得ることが容易になる。補強枠材８５ａ、８５ｂの材料としては、半導体装置９０での内部応力を抑えるという観点から、熱膨張率が半導体チップ３０の熱膨張率以下であるもの（半導体チップ３０の熱膨張率と同程度であるものを含む。）を用いることが好ましい。第１配線部１０Ａ上への補強枠材８５ａ、８５ｂの接合は、例えば熱伝導性が良好な接着剤を用いて行うことができる。
本実施例の半導体装置９０では、第２配線部１５Ｂを薄肉化した場合でも上述のように配線基板２０Ｂの熱変形を抑制し易い。したがって、この半導体装置９０によれば、高性能化に対応し易いと共に信頼性が高いものを更に得易くなる。また、半導体装置９０の薄肉化も図り易い。さらに、半導体装置９０をマザーボードに実装して電子機器を構成したときには、信頼性が高い高性能の電子機器を得ることも更に容易になる。
なお、図示を省略するが、図１に示した第１実施例の半導体装置５０、図３に示した第３実施例の半導体装置７０、又は図４に示した第４実施例の半導体装置８０に補強枠材を設けることもできる。
＜半導体装置及び配線基板（第６実施例）＞
図６に示す半導体装置１００は、図４に示した第４実施例の半導体装置８０における配線基板２０Ｄ上に２つの補強枠材（スティフナ）９５ａ、９５ｂを特定の形態、すなわち、各補強枠材９５ａ、９５ｂが第１配線部１０Ｂと第２配線部１５Ａとをそれぞれ部分的に覆った状態の下に接合させた構造を有している。図６に示した構成部材のうち、図４に示した構成部材と共通するものには図４で用いた参照符号と同じ参照符号を付してその説明を省略する。
各補強枠材９５ａ、９５ｂが第１配線部１０Ｂと第２配線部１５Ａとをそれぞれ部分的に覆っているので、半導体装置１００では、上述した第５実施例の半導体装置９０と比べても、配線基板２０Ｄの熱変形を抑制し易い。
したがって、半導体装置１００によれば、高性能化に対応し易いと共に信頼性が高いものを更に得易くなる。また、半導体装置１００の薄肉化も更に図り易くなる。さらに、半導体装置１００をマザーボードに実装して電子機器を構成したときには、信頼性が高い高性能の電子機器を得ることも更に容易になる。
なお、図示を省略するが、補強枠材の形状を適宜選定することによって、図１に示した第１実施例の半導体装置５０、図２に示した第２実施例の半導体装置６０、又は図３に示した第３実施例の半導体装置７０にも、上述の実施例の下に補強枠材を設けることも可能である。
＜半導体装置及び配線基板（第７実施例）＞
図７に示す半導体装置１１０は、図５に示した第５実施例の半導体装置９０に放熱板１０５を設けた構造を有している。この放熱板１０５は、２つの補強枠材８５ａ、８５ｂを覆うようにして、かつ、半導体チップ３０と面接触するようにして、これら２つの補強枠材８５ａ、８５ｂ上に架け渡されている。図７に示した構成部材のうち、図５に示した構成部材と共通するものには図５で用いた参照符号と同じ参照符号を付してその説明を省略する。
図示のようにして放熱板１０５を設けることにより、半導体チップ３０への通電に伴って生じる熱を効率よく放散させることができるので、配線基板２０Ｂの熱変形を抑えることが更に容易になると共に、半導体装置１１０の内部応力を抑えることが更に容易になる。また、昇温に起因する半導体チップ３０の性能の低下も抑制することができる。
したがって、半導体装置１００によれば、高性能化に対応し易いと共に信頼性が高いものを更に得易くなる。また、半導体装置１００の薄肉化も更に図り易くなる。さらに、半導体装置１００をマザーボードに実装して電子機器を構成したときには、信頼性が高い高性能の電子機器を得ることも更に容易になる。なお、放熱板は、他の実施例の半導体装置にも適宜設けることができる。
＜半導体装置及び配線基板（第８実施例）＞
図８に示す半導体装置１５０は、（１）受動素子１２０及び第２半導体チップ１３０を更に備えているという点、及び、（２）第１配線部１０Ｃ内に受動素子１２０及び第２半導体チップ１３０それぞれに対応した回路が形成されているという点で、図２に示した半導体装置６０と異なる。半導体装置１５０における他の構成は半導体装置６０の構成と同様であるので、図８に示した構成部材のうちで図２に示した構成部材と共通するものには図２で用いた参照符号と同じ参照符号を付して、その説明を省略する。
受動素子１２０は、例えば抵抗器、キャパシタ、コイル等であり、この受動素子１２０に形成されている各電極端子１１５は、はんだバンプ１２３を介して、第１配線部１０Ｃ中の所定のランド（図示せず。）に接続されている。必要に応じて、図示のように受動素子１２０と第１配線部１０Ｃとの間隙及びその周辺に樹脂１２５を充填して、受動素子１２０と第１配線部１０Ｃとの接合箇所を補強することができる。
第２半導体チップ１４０は、例えばシリコン基板１３３上に集積回路が形成されたものであり、この第２半導体チップ１４０に形成されている各電極端子１３５は、はんだバンプを用いることなく金属細線１３７を用いて、第１配線部１０Ｃ中の所定のランド（図示せず。）に接続されている。
このような構造を有する半導体装置１５０は、図２に示した半導体装置６０と同様の技術的効果を奏する。また、複数の半導体チップ３０に加えて受動素子１２０及び第２半導体チップ１４０を備えているので、高性能化を図り易い。
＜半導体装置（変形例）＞
上述した半導体装置は、上述した配線基板上に複数の半導体チップがフリップチップボンディングされているものであればよい。１つの第２配線部にフリップチップボンディングする半導体チップの数は、１以上の所望数とすることができる。また、これら複数の半導体チップ以外の素子を配線基板上に実装するか否かは適宜選択可能である。上記複数の半導体チップ以外の素子を配線基板上に実装する場合、どのような素子を実装するかは、製造しようとする半導体装置に求められる機能、性能等に応じて適宜選定される。
上記複数の半導体チップ以外の素子を配線基板上に実装する場合、発熱量の少ない素子はワイヤレスボンディングにより実装してもよいし、ワイヤボンディングにより実装してもよい。発熱量の多い素子はワイヤボンディングにより実装することが好ましい。
＜配線基板（変形例）＞
第１配線部と第２配線部との一体化は、例えば第１配線部における層間絶縁膜が樹脂製である場合には、第１配線部及び第２配線部を互いに別個に作製した後に、第１配線部における所定の層間絶縁膜を軟化させて第２配線部と熱融着させることにより行うことができるが、第２配線部又はその基材の所定の面上にいわゆるビルドアップ法によって第１配線部を形成することで両者を一体化させた方が好ましい。第２配線部の基材の所定の面上にビルドアップ法によって第１配線部を形成した場合には、その後に前記基材にコンタクトプラグを形成して、第２配線部を得る。
図９に示すように、第１配線部１０Ｄには、必要に応じて、少なくとも１つの機能素子１６０を形成することができる。機能素子１６０としては、例えば、コンデンサ、デカップリングコンデンサ、抵抗器、インダクタ等を形成することができる。第２配線部における第１配線部側の面に、同様の機能素子を形成することもできる。同図中の参照符号「２０Ｅ」は、第１配線部１０Ｄを備えた配線基板を示しており、参照符号「１７０」は、配線基板２０Ｅを備えた半導体装置を示している。
第２配線部に形成するコンタクトプラグの数は、この第２配線部上に実装しようとする半導体チップにおける電極端子の総数、及び、前記半導体チップ以外の素子も実装する場合には当該素子における電極端子の総数を考慮して、適宜選定可能である。
少なくとも第２配線部にフリップチップボンディングにより実装される半導体チップに対しては、この半導体チップに形成されている電極端子の各々が、当該電極端子毎に互いに別個のコンタクトプラグに電気的に接続されるように、第２配線部にコンタクトプラグを形成することが好ましい。その理由は以下の通りである。
内部応力の緩和を実現するために、上述した実施例では、緩和層として第２配線部を付加する。この場合に、上述したようにしてコンタクトプラグを形成することにより、少なくとも上記の半導体チップに対しては、第２配線部内での配線の引き回しが不要となる。その結果、当該半導体チップの特性を設計通り又は設計値に近い特性に保ちつつ、内部応力を抑えることが容易になる。
また、デカップリングコンデンサ等の機能素子を設ける場合、半導体チップの電極にできるだけ近い位置に機能素子を設置することが望ましい。上述したように第２配線部内での配線の引き回しが不要であれば、半導体チップの電極に近い位置に機能素子を配置することが容易になる。
第２配線部における個々のコンタクトプラグの形状は、長手方向の端部にランド部を有していない形状とすることもできるし、長手方向の一端又は両端にランド部を有している形状とすることもできる。コンタクトプラグにランド部を設けるか否かは、適宜選択可能である。
以下、第１配線部及び第２配線部それぞれの形成方法の一例を、第２配線部の基材材料としてシリコンを用いる場合を例にとり説明する。
（第１配線部の形成方法）；
第１配線部は、いわゆるビルドアップ法により、第２配線部の所定の面上、コンタクトプラグ形成用の貫通孔まで形成した第２配線部用基材の所定の面上、又は前記貫通孔が未形成の第２配線部用基材の所望の面上に形成することが好ましい。このビルドアップ法では、例えば、（１）層間絶縁膜となる電気絶縁膜を形成する第１サブ工程、（２）前記電気絶縁膜に所定数のビアホールを形成し、レーザ加工によりビアホールを形成したときには必要に応じてデスミア処理を施す第２サブ工程、及び（３）配線層となる導電膜を形成する第３サブ工程、（４）前記導電膜をパターニングして配線層を形成する第４サブ工程がこの順番で所望回数繰り返し行われ、その後、最上層として位置する配線層における所望の領域、すなわち、ランド部として利用しようとする領域を除いた領域をポリイミド等のソルダーレジストで被覆してから前記の領域上に外部接続バンプを形成することによって、第１配線部を得ることができる。ただし、外部接続バンプの形成は、外部接続バンプが未形成の第１配線部を一旦形成した後に第２配線部を形成し、その後に行うこともできる。
（第２配線部の形成方法）；
第２配線部は、例えば、（ａ）第２配線部用基材の母材に凹部を形成する第１サブ工程、（ｂ）前記の凹部を導電性材料で埋める第２サブ工程、及び（ｃ）前記母材を薄肉化して、前記凹部を埋めている導電性材料を露出させる第３サブ工程を、この順番で行うことによって得られる。第３サブ工程後に、必要に応じて、第３サブ工程で薄肉化した母材の平面形状を所定形状にパターニングすることができる。
上記（ａ）の第１サブ工程では、上記の母材の所望の面上に例えばシリコン酸化物、シリコン窒化物、シリコン炭化物、フッ素ドープシリコン酸化物、酸炭化ケイ素等によって電気絶縁層を形成し、この電気絶縁層をリソグラフィー法によりパターニングして所定箇所に開口部を形成した後、リアクティブ・イオン・エッチング（ＲＩＥ）により上記の開口部から母材を所望深さにまでエッチングする。これにより、母材の所望箇所に凹部を形成することができる。母材の厚さは１００〜７５０μｍ程度の範囲内で適宜選定可能であり、凹部の深さは例えば５０〜５００μｍ程度の範囲内で適宜選定可能である。また、凹部の水平断面形状を円形とする場合、その直径は例えば１０〜１５０μｍ程度の範囲内で適宜選定可能である。
上記（ｂ）の第２サブ工程では、まず、凹部の内表面及び電気絶縁層の表面に、例えばＴＥＯＳ（Ｓｉ（ＯＣ2Ｈ5）4） ガスを原料ガスの１つとして用いたプラズマＣＶＤ法によりシリコン酸化物を堆積させて電気絶縁膜を形成し、その上に例えばスパッタリング法により銅を堆積させる。原料ガスの１つとしてＴＥＯＳ（Ｓｉ（ＯＣ2Ｈ5）4） ガスを用いたプラズマＣＶＤ法によれば、高い被覆性の下に電気絶縁膜を形成することができるので、たとえ凹部の深さが深くても、所望の電気絶縁膜を容易に形成することができる。また、上記の電気絶縁膜上に堆積させる銅は、ダマシン法（めっき法の１種）により銅めっきを施す際にシードとして機能する。
次に、ダマシン法により銅めっきを施して凹部を銅めっき層により埋め、当該ダマシン法で形成した銅めっき層をケミカル・メカニカル・ポリッシング（ＣＭＰ）により平坦化してからエッチングにより不要箇所の銅めっき層を除去して、凹部内と当該凹部の周囲に銅めっき層を残す。凹部の周囲に残した銅めっき層は、後述するコンタクトプラグでのランド部として機能する。なお、ダマシン法による銅めっきによって凹部を埋める他に、化学的気相蒸着法（ＣＶＤ）法により導電材料を堆積させて凹部を埋めることも可能である。また、導電材料としては、銅以外の金属材料や導電性樹脂を用いることもできる。
必要に応じて、母材における厚さ方向の一方の面（凹部を形成した側の面）に、薄膜プロセスによりコンデンサ、抵抗器、インダクタ等の機能素子を形成してもよい。母材がシリコン製であるので、種々の半導体拡散プロセスを利用して機能素子を精度がよく形成することができる。また、設備投資等のコストも容易に抑制することができる。
上記（ｃ）の第３サブ工程では、第２サブ工程まで経た母材における厚さ方向の他方の面側から当該母材を機械研磨により所望の厚さまで薄くした後にＲＩＥにより更に薄くして、凹部の底面上に形成されている層（プラズマＣＶＤ法によって形成された電気絶縁膜上にスパッタリング法によって銅を堆積させたもの）を露出させ、その後、凹部５内に形成されている銅めっき層が露出するまでＣＭＰにより更に研磨する。これにより、第２配線部を得ることができる。露出した銅めっき層がコンタクトプラグとして機能する。
このとき、機械研磨後の表面には、通常、歪みを持った層が形成され、条件によってはマイクロクラックが発生し信頼性低下の原因となる可能性があるため、機械研磨による除去量、及び切削速度等の条件には充分配慮する必要がある。また、信頼性に影響を与えない範囲であれば、全て機械研磨で薄肉化を行うこともできる。
上述の方法の他に、第２配線部用基材に例えばエッチング法によって貫通孔を形成し、この貫通孔内に例えばめっき法やＣＶＤ法等によって導電性材料を堆積させて当該貫通孔を埋め、その後、堆積させた導電性材料の表面を平坦化することによっても、第２配線部を得ることができる。
必要に応じて、コンタクトプラグ上にランド部を形成する第４サブ工程を行うことができる。この第４サブ工程では、まず、第２配線部上にシリコン酸化物等によって第１電気絶縁膜を形成し、この第１電気絶縁膜をフォトリソグラフィー法によってパターニングして、コンタクトプラグ上に開口部を形成する。次に、開口部を埋めるようにして所望形状の導電膜を形成し、この導電膜を覆う保護膜をシリコン酸化物、シリコン窒化物、シリコン炭化物、フッ素ドープシリコン酸化物、酸炭化ケイ素等によって形成した後、この保護膜のうちでコンタクトプラグの上方に位置する領域を除去してここに開口部を形成する。導電膜のうちで開口部に露出している領域が上記のランド部となる。
上述した配線基板は、例えば上述した第１配線部の形成方法及び第２配線部の形成方法それぞれに基づいて第１配線部及び第２配線部を形成することにより、得ることができる。このとき、第１配線部の形成方法での工程順及び第２配線部の形成方法での工程順が上述の順番であれば、例えば第２配線部の形成途中で第１配線部を形成することも可能である。
図１〜図３に示した配線基板２０Ａ〜２０Ｃは、例えば、第２配線部用基材の母材を用意し、この母材を用いて前記（ａ）の第１サブ工程及び前記（ｂ）の第２サブ工程を順次行った後に、第１サブ工程で凹部を形成した面とは反対側の面上に第１配線部（ただし、外部接続バンプが形成されていないもの）を形成し、その後に前記（ｃ）の第３サブ工程を行って第２配線部を得た後に外部接続バンプを形成することによって、製造することができる。第２配線部を形成する過程で、第２配線部用基材の母材又は当該母材を薄肉化したものの平面形状を、例えばエッチングにより所望形状にする。
また、図４に示した第２配線部２０Ｄは、例えば、第２配線部用基材の母材を用意し、この母材の一方の面に（ｉ）第１配線部に形成される凹部（第２配線部を収容するための凹部）に対応した形状の凸部と（ii）コンタクトプラグを形成するための凹部とを形成した後、前記凹部を導電性材料で埋め、前記凸部の周辺に例えば樹脂層を形成して前記凸部の上面との段差をなくしてから当該樹脂層上及び前記凸部上に第１配線部用の層間絶縁膜及び配線層を例えばビルドアップ法によって形成し、前記母材の他の面側から前記樹脂層が露出するまで当該母材を例えばエッチングにより薄肉化することによって第２配線部を得た後に外部接続バンプを形成することによって、製造することができる。このとき、前記樹脂層は第１配線部の一部として機能する。
以上、幾つかの実施例を挙げて本発明の半導体装置、並びに配線基板及びその製造方法について説明したが、本発明はこれらの実施例に限定されるものではない。種々の変形、修飾、組み合わせ等が可能である。

Claims (23)

  1. 厚さ方向の一方の面に複数の接続端子が配置されると共に前記厚さ方向の他方の面に複数の外部接続バンプが配置された配線基板と、
    前記配線基板上にフリップチップボンディングされることにより前記接続端子に接続された複数の半導体チップとを備え、
    前記配線基板は、
    複数の配線層と前記外部接続バンプとを備える第１配線部と、
    前記第１配線部上で前記第１配線部と一体化された少なくとも１つの第２配線部とを備え、
    前記接続端子は、前記第２配線部を厚さ方向に貫く貫通孔に設けられたコンタクトプラグからなり、
    前記コンタクトプラグの一端は、前記配線層のいずれかと直接接し、
    前記第２配線部における前記第１配線部側の面の大きさは、前記第１配線部における前記第２配線部側の面の大きさよりも小さく、
    前記第２配線部の熱膨張率は、前記第１配線部の熱膨張率よりも小さく、前記半導体チップの熱膨張率と同等であることを特徴とする半導体装置。
  2. 前記半導体チップは、前記第２配線部上に実装され、
    前記第２配線部における前記半導体チップが実装される面の大きさは、この面に対向する前記半導体チップの面の大きさよりも大きいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２配線部は、前記第２配線部を前記半導体チップと共に平面視したときに、前記半導体チップの全周に亘って１ｍｍ以上はみ出していることを特徴とする請求項２に記載の半導体装置。
  4. 前記半導体チップは、前記第２配線部上に実装され、
    前記第２配線部における前記半導体チップが実装される面の大きさは、この面に対向する前記半導体チップの面の大きさ以下であることを特徴とする請求項１に記載の半導体装置。
  5. 前記第２配線部は、前記コンタクトプラグの他端を露出させた状態で前記第１配線部に埋設されていることを特徴とする請求項１に記載の半導体装置。
  6. 前記半導体チップは、少なくとも１つの電極端子を備え、
    前記電極端子は、それぞれ別個のコンタクトプラグに電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  7. 前記半導体チップは、シリコンチップであり、
    前記第２配線部は、シリコン、セラミック、及び感光性ガラスのいずれかからなる基材を有し、
    前記コンタクトプラグは、前記基材に形成されていることを特徴とする請求項１に記載の半導体装置。
  8. 前記配線基板上に接合された少なくとも１つの補強枠材をさらに備えることを特徴とする請求項１に記載の半導体装置。
  9. 前記補強枠材の熱膨張率は、前記半導体チップの熱膨張率以下であることを特徴とする請求項８に記載の半導体装置。
  10. 前記補強枠材は、前記第１配線部と少なくとも１つの前記第２配線部とをそれぞれ部分的に覆っていることを特徴とする請求項８に記載の半導体装置。
  11. 前記補強部材を覆うと共に前記半導体チップと接触した放熱板をさらに備えることを特徴とする請求項８に記載の半導体装置。
  12. 前記第２配線部における前記第１配線部側の面及び前記第１配線部の少なくとも一方に形成された少なくとも１つの機能素子をさらに備えることを特徴とする請求項１に記載の半導体装置。
  13. 複数の配線層と複数の外部接続バンプとを備える第１配線部と、
    半導体チップをフリップチップボンディングすることが可能な状態で複数の接続端子が配置された少なくとも１つの第２配線部とを備え、
    前記第２配線部は、前記第１配線部上で前記第１配線部と一体化され、
    前記接続端子は、前記第２配線部を厚さ方向に貫く貫通孔に設けられたコンタクトプラグからなり、
    前記コンタクトプラグの一端は、前記配線層のいずれかと直接接し、
    前記第２配線部における前記第１配線部側の面の大きさは、前記第１配線部における前記第２配線部側の面の大きさよりも小さく、
    前記第２配線部の熱膨張率は、前記第１配線部の熱膨張率よりも小さく、前記半導体チップの熱膨張率と同等であることを特徴とする配線基板。
  14. 前記第２配線部における前記半導体チップが実装される面の大きさは、この面に対向する前記半導体チップの面の大きさよりも大きいことを特徴とする請求項１３に記載の配線基板。
  15. 前記第２配線部は、前記第２配線部をこの第２配線部に前記半導体チップが実装された状態で平面視したときに、前記半導体チップの全周に亘って１ｍｍ以上はみ出すことを特徴とする請求項１４に記載の配線基板。
  16. 前記第２配線部における前記半導体チップが実装される面の大きさは、この面に対向する前記半導体チップの面の大きさ以下であることを特徴とする請求項１３に記載の配線基板。
  17. 前記第２配線部は、前記コンタクトプラグの他端を露出させた状態で前記第１配線部に埋設されていることを特徴とする請求項１３に記載の配線基板。
  18. 前記半導体チップは、少なくとも１つの電極端子を備え、
    前記第２配線部における前記接続端子の個数は、前記第２配線部に実装される前記半導体チップの前記電極端子の総数と等しいことを特徴とする請求項１３に記載の配線基板。
  19. 前記第２配線部は、シリコン、セラミック、及び感光性ガラスのいずれかからなる基材を有し、
    前記コンタクトプラグは、前記基材に形成されていることを特徴とする請求項１３に記載の配線基板。
  20. 前記第１配線部上における少なくとも前記第２配線部の周囲に接合された少なくとも１つの補強枠材をさらに備えることを特徴とする請求項１３に記載の配線基板。
  21. 前記補強枠材の熱膨張率は、前記半導体チップの熱膨張率以下であることを特徴とする請求項２０に記載の配線基板。
  22. 前記補強枠材は、前記第１配線部と少なくとも１つの前記第２配線部とをそれぞれ部分的に覆っていることを特徴とする請求項２０に記載の配線基板。
  23. 前記第２配線部における前記第１配線部側の面及び前記第１配線部の少なくとも一方に形成された少なくとも１つの機能素子をさらに備えることを特徴とする請求項１３に記載の配線基板。
JP2006513704A 2004-05-21 2005-05-18 半導体装置及び配線基板 Active JP4844392B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006513704A JP4844392B2 (ja) 2004-05-21 2005-05-18 半導体装置及び配線基板

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004152629 2004-05-21
JP2004152629 2004-05-21
JP2006513704A JP4844392B2 (ja) 2004-05-21 2005-05-18 半導体装置及び配線基板
PCT/JP2005/009062 WO2005114729A1 (ja) 2004-05-21 2005-05-18 半導体装置及び配線基板

Publications (2)

Publication Number Publication Date
JPWO2005114729A1 true JPWO2005114729A1 (ja) 2008-03-27
JP4844392B2 JP4844392B2 (ja) 2011-12-28

Family

ID=35428619

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006513704A Active JP4844392B2 (ja) 2004-05-21 2005-05-18 半導体装置及び配線基板

Country Status (4)

Country Link
US (1) US7692287B2 (ja)
JP (1) JP4844392B2 (ja)
CN (1) CN1957465B (ja)
WO (1) WO2005114729A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005114728A1 (ja) * 2004-05-21 2005-12-01 Nec Corporation 半導体装置並びに配線基板及びその製造方法
JP4844216B2 (ja) * 2006-04-26 2011-12-28 凸版印刷株式会社 多層回路配線基板及び半導体装置
DE102006022748B4 (de) * 2006-05-12 2019-01-17 Infineon Technologies Ag Halbleiterbauteil mit oberflächenmontierbaren Bauelementen und Verfahren zu seiner Herstellung
JP2009231635A (ja) * 2008-03-24 2009-10-08 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、及び半導体装置及びその製造方法
US10037941B2 (en) 2014-12-12 2018-07-31 Qualcomm Incorporated Integrated device package comprising photo sensitive fill between a substrate and a die
WO2017064791A1 (ja) * 2015-10-15 2017-04-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2018006724A (ja) * 2016-06-23 2018-01-11 京セラ株式会社 配線基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330506A (ja) * 1995-06-02 1996-12-13 Tokuyama Corp 回路基板構造
JP2001007248A (ja) * 1999-06-25 2001-01-12 Ibiden Co Ltd パッケージ基板
JP2001196521A (ja) * 2000-01-11 2001-07-19 Mitsubishi Electric Corp 半導体装置
JP2003309209A (ja) * 2002-04-16 2003-10-31 Ngk Spark Plug Co Ltd 配線基板

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6432662U (ja) 1987-08-25 1989-03-01
JP2574902B2 (ja) * 1989-09-20 1997-01-22 株式会社日立製作所 半導体装置
US5258648A (en) * 1991-06-27 1993-11-02 Motorola, Inc. Composite flip chip semiconductor device with an interposer having test contacts formed along its periphery
WO1996009645A1 (fr) * 1994-09-20 1996-03-28 Hitachi, Ltd. Composant a semiconducteurs et sa structure de montage
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
JPH08335653A (ja) * 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
JPH09306954A (ja) * 1996-05-20 1997-11-28 Hitachi Ltd 半導体装置及びその実装方法並びに実装構造体
US5790384A (en) * 1997-06-26 1998-08-04 International Business Machines Corporation Bare die multiple dies for direct attach
US6175160B1 (en) * 1999-01-08 2001-01-16 Intel Corporation Flip-chip having an on-chip cache memory
US6617681B1 (en) * 1999-06-28 2003-09-09 Intel Corporation Interposer and method of making same
US6900534B2 (en) * 2000-03-16 2005-05-31 Texas Instruments Incorporated Direct attach chip scale package
US6404043B1 (en) * 2000-06-21 2002-06-11 Dense-Pac Microsystems, Inc. Panel stacking of BGA devices to form three-dimensional modules
JP2003007921A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2003258189A (ja) * 2002-03-01 2003-09-12 Toshiba Corp 半導体装置及びその製造方法
JP2004356618A (ja) * 2003-03-19 2004-12-16 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体、中継基板の製造方法
US7390700B2 (en) * 2006-04-07 2008-06-24 Texas Instruments Incorporated Packaged system of semiconductor chips having a semiconductor interposer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330506A (ja) * 1995-06-02 1996-12-13 Tokuyama Corp 回路基板構造
JP2001007248A (ja) * 1999-06-25 2001-01-12 Ibiden Co Ltd パッケージ基板
JP2001196521A (ja) * 2000-01-11 2001-07-19 Mitsubishi Electric Corp 半導体装置
JP2003309209A (ja) * 2002-04-16 2003-10-31 Ngk Spark Plug Co Ltd 配線基板

Also Published As

Publication number Publication date
WO2005114729A1 (ja) 2005-12-01
CN1957465A (zh) 2007-05-02
US7692287B2 (en) 2010-04-06
US20080237890A1 (en) 2008-10-02
CN1957465B (zh) 2011-04-06
JP4844392B2 (ja) 2011-12-28

Similar Documents

Publication Publication Date Title
JP5576334B2 (ja) 半導体装置並びに配線基板及びその製造方法
US7839649B2 (en) Circuit board structure having embedded semiconductor element and fabrication method thereof
JP5099377B2 (ja) 配線基板製造方法
JP4581768B2 (ja) 半導体装置の製造方法
CN100593843C (zh) 电子设备和制造电子设备的方法
US5521435A (en) Semiconductor device and a fabrication process thereof
US6596560B1 (en) Method of making wafer level packaging and chip structure
JP5091221B2 (ja) 半導体装置
KR100969441B1 (ko) 반도체칩이 실장된 인쇄회로기판 및 그 제조방법
JP2005327984A (ja) 電子部品及び電子部品実装構造の製造方法
JP5826029B2 (ja) 電子デバイス実装方法
JP2006019433A (ja) 半導体装置およびその製造方法
KR20120061309A (ko) 반도체 장치의 제조 방법
JP2008532292A (ja) フリップ・チップ・デバイスを形成するための構造および方法
JP2012501077A (ja) チップ・パッケージ相互作用安定性を高めるための応力緩和ギャップを含む半導体デバイス。
TWI651741B (zh) 附電容器之半導體裝置
JP4844392B2 (ja) 半導体装置及び配線基板
US20040256715A1 (en) Wiring board, semiconductor device and process of fabricating wiring board
JP2007142026A (ja) インターポーザとその製造方法及び半導体装置
JP6712051B2 (ja) 半導体装置、半導体装置の製造方法及び電子装置
JP2005317704A (ja) 半導体装置、配線基板および配線基板製造方法
JP4356196B2 (ja) 半導体装置組立体
JP2005317705A (ja) 半導体装置、配線基板および配線基板の製造方法
US20230387078A1 (en) Semiconductor structure with integrated passive device having opposed solder bumps
KR101068305B1 (ko) 적층형 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110329

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110913

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110926

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141021

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4844392

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

SZ02 Written request for trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R313Z02

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

SZ02 Written request for trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R313Z02

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250