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WO2005114729A1 - 半導体装置及び配線基板 - Google Patents

半導体装置及び配線基板 Download PDF

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WO2005114729A1 PCT/JP2005/009062 JP2005009062W WO2005114729A1 WO 2005114729 A1 WO2005114729 A1 WO 2005114729A1 JP 2005009062 W JP2005009062 W JP 2005009062W WO 2005114729 A1 WO2005114729 A1 WO 2005114729A1
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semiconductor
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Masamoto Tago
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Nec Corporation
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    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Definitions

  • the present invention relates to a semiconductor device and a wiring substrate, and more particularly, to a semiconductor device having a structure in which a semiconductor chip is mounted on a wiring substrate (hereinafter, simply referred to as “semiconductor device”), and to the semiconductor device.
  • semiconductor device having a structure in which a semiconductor chip is mounted on a wiring substrate (hereinafter, simply referred to as “semiconductor device”), and to the semiconductor device.
  • semiconductor device a structure in which a semiconductor chip is mounted on a wiring substrate
  • the mounting density of semiconductor chips and semiconductor devices has been increased in recent years.
  • the mounting density of semiconductor chips is often increased by mounting the semiconductor chips on a wiring board by wireless bonding, especially by flip chip bonding.
  • the mounting density of a semiconductor device means that the semiconductor device is a wiring board (a wiring board different from the wiring board that constitutes the semiconductor device! Hereinafter, this wiring board is referred to as “mother board”). ”) Is increased by surface mounting.
  • various node / cage methods suitable for surface mounting have been developed, for example, ball grid 'array type semiconductor packages.
  • Flip chip bonding and surface mounting are advantageous in promoting miniaturization of semiconductor chips and semiconductor devices, miniaturization, multi-pinning, and the like, and can reduce wiring resistance as compared with wire bonding. This is advantageous in securing high-speed operability of an integrated circuit formed on a semiconductor chip.
  • system LSI system large-scale integrated circuit
  • passive circuits are required rather than improving the function and increasing the speed with a single LSI.
  • Mounting such devices on one semiconductor chip can increase the functionality and speed up the operation at lower cost, and such system LSIs (system-on-chip) are becoming widely adopted. ing.
  • Japanese Patent Application Laid-Open No. 64-32662 discloses that a small substrate having a specific coefficient of thermal expansion between a semiconductor chip and a wiring substrate (large substrate), that is, a thermal expansion between the semiconductor chip and the wiring substrate (large substrate).
  • a semiconductor package structure semiconductor device is described in which reliability is improved by interposing a small substrate having a coefficient difference smaller than a thermal expansion coefficient difference from a wiring substrate (large substrate).
  • the semiconductor chip is mounted on a small substrate, and a plurality of small substrates on which a semiconductor chip is mounted are mounted on a wiring substrate (large substrate) via solder bumps.
  • Japanese Patent Application Laid-Open No. 8-167630 discloses that a direct through-hole connection is made between an integrated circuit chip and a wiring board. It describes a chip connection structure in which an adhesive film is interposed therebetween and the thermal expansion coefficient of the wiring substrate is substantially equal to the thermal expansion coefficient of the integrated circuit. Disclosure of the invention
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a highly reliable semiconductor device even when the integration of elements in a semiconductor chip is further advanced. It is in.
  • a semiconductor device of the present invention has a plurality of connection terminals arranged on one surface in a thickness direction and a plurality of external connections on the other surface in the thickness direction.
  • the wiring board includes a plurality of wiring layers and the external connection bumps.
  • a first wiring portion comprising: a first wiring portion; and at least one second wiring portion integrated with the first wiring portion on the first wiring portion, wherein the connection terminal has a thickness of the second wiring portion.
  • One end of the contact plug is in direct contact with any force of the wiring layer, and the size of the surface of the second wiring portion on the first wiring portion side is ,
  • the thermal expansion coefficient of the second wiring portion which is smaller than the size of the surface on the second wiring portion side, is equal to the thermal expansion coefficient of the semiconductor chip, which is smaller than the thermal expansion coefficient of the first wiring portion.
  • a first wiring portion provided with a plurality of wiring layers and a plurality of external connection bumps, and a plurality of connection terminals are arranged so that the semiconductor chip can be flip-chip bonded.
  • At least one second wiring portion wherein the second wiring portion is integrated with the first wiring portion on the first wiring portion, and the connection terminal has a thickness of the second wiring portion.
  • one end of the contact plug is in direct contact with any of the wiring layers, and the size of the surface of the second wiring portion on the first wiring portion side is
  • the thermal expansion coefficient of the second wiring portion which is smaller than the size of the surface of the first wiring portion on the side of the second wiring portion, is smaller than the thermal expansion coefficient of the first wiring portion. It is characterized by being equal to the coefficient of thermal expansion.
  • a highly reliable semiconductor device can be obtained even when the integration of elements in a semiconductor chip is further advanced. Further, the reliability of an electronic device in which the semiconductor device is mounted on a mother board can be improved.
  • the provision of the first wiring portion allows the terminal pitch to be extended, and reduces the load of wiring on the wiring board, thereby improving the performance of the package.
  • package mounting becomes easy and cost reduction can be realized.
  • FIG. 1 is a partially cutaway side view schematically showing a first embodiment of each of a semiconductor device and a wiring board of the present invention.
  • FIG. 2 is a side view schematically showing a semiconductor device and a wiring board according to a second embodiment of the present invention.
  • FIG. 3 is a side view schematically showing a semiconductor device and a wiring board according to a third embodiment of the present invention.
  • FIG. 4 is a side view schematically showing a semiconductor device and a wiring board according to a fourth embodiment of the present invention.
  • FIG. 5 is a side view schematically showing a semiconductor device and a wiring board according to a fifth embodiment of the present invention.
  • FIG. 6 is a side view schematically showing a semiconductor device and a wiring board according to a sixth embodiment of the present invention.
  • FIG. 7 is a side view schematically showing a semiconductor device and a wiring board according to a seventh embodiment of the present invention.
  • FIG. 8 is a side view schematically showing a semiconductor device and a wiring board according to an eighth embodiment of the present invention.
  • FIG. 9 is a side view schematically showing a modified example of each of the semiconductor device and the wiring board of the present invention.
  • a plurality of semiconductor chips 30 are flip-chip bonded to a wiring board 20A. However, only one semiconductor chip 30 appears in FIG.
  • a plurality of connection terminals 14 are arranged on one surface in the thickness direction, and a plurality of external connection bumps 5 are arranged on the other surface in the thickness direction.
  • the above-mentioned wiring board 20A has a first wiring portion 10A, and a first wiring portion 10A electrically connected to the first wiring portion 10A and integrated with the first wiring portion 10A on the first wiring portion 10A. And a plurality of second wiring sections. However, only one second wiring portion 15A appears in FIG.
  • a plurality of wiring layers 1 are formed inside the first wiring portion 10A, and a resin interlayer insulating film 3 is formed around each of the wiring layers 1. .
  • a plurality of external connection bumps 5 are formed on one surface side of the first wiring portion 10A in the thickness direction, each of which is electrically connected to a predetermined wiring layer 1.
  • the second wiring portion 15A has a base material 12A and connection terminals 14 that penetrate the base material 12A in the thickness direction.
  • the number of connection terminals 14 is the same as the number of electrode terminals 25 of the semiconductor chip 30, for example, when one semiconductor chip 30 is mounted on one second wiring portion 15A. Can be a number. When a plurality of semiconductor chips 30 are mounted on one second wiring portion 15A, the number can be the same as the total number of the electrode terminals 25 of each semiconductor chip 30.
  • Each connection terminal 14 is formed of a contact plug (hereinafter, referred to as “contact plug 14”) provided in a through-hole penetrating the second wiring portion 15A (base material 12A) in its thickness direction.
  • Each contact plug 14 has a thin land portion 14a at one end on the first wiring portion 10A side. Note that a “land” is a region in a conductor and means a region where this conductor is connected to another conductor.
  • the second wiring portion 15A is integrated with the first wiring portion 10A in a state where the land portions 14a of the individual contact plugs 14 are in direct contact with the predetermined wiring layers 1, respectively.
  • the size of the second wiring portion 15A in plan view is larger than the size of the semiconductor chip 30 mounted on the second wiring portion 15A in plan view. That is, the size of the surface of the second wiring portion 15A on which the semiconductor chip 30 is mounted is larger than the size of the surface of the semiconductor chip 30 facing this surface.
  • the second wiring portion 15A extends over, for example, 1 mm or more over the entire circumference of the semiconductor chip 30.
  • the size of the second wiring portion 15A in plan view is smaller than the size of the first wiring portion 10A in plan view. That is, the size of the surface of the second wiring portion 15A on the first wiring portion 10A side is / J, which is larger than the size of the surface of the first wiring portion 10A on the second wiring portion 15A side.
  • the coefficient of thermal expansion is smaller than that of the first wiring portion 10A, and the coefficient of thermal expansion of the second wiring portion 15A is smaller than that of each semiconductor chip 30.
  • the material of the base material 12A is selected to be equal to the rate.
  • the semiconductor chip 30 is a silicon chip, silicon, ceramics, or photosensitive glass can be used as the material of the base material 12A.
  • the other second wiring sections have the same configuration as the above-described second wiring section 15A.
  • the coefficient of thermal expansion of the second wiring part 15A is smaller than the coefficient of thermal expansion of the first wiring part 10A” means that the coefficient of thermal expansion of the entire second wiring part 15A is the first wiring part. It means that it is smaller than the thermal expansion coefficient of the entire 10A.
  • the coefficient of thermal expansion of the second wiring portion 15A is "Is equivalent to the expansion coefficient” means that the difference between the thermal expansion coefficient of the entire second wiring portion 15A and the thermal expansion coefficient of the entire semiconductor chip 30 is about 10 ppmZ ° C or less.
  • the semiconductor chip 30 is formed by forming an integrated circuit such as an LSI on the silicon substrate 23, for example. Each electrode terminal 25 formed on the semiconductor chip 30 is connected to a predetermined contact plug 14 by an internal connection bump 35. If necessary, the gap between the semiconductor chip 30 and the second wiring portion 15A and the periphery thereof may be filled with a resin 40 as shown to reinforce the joint between the semiconductor chip 30 and the second wiring portion 15A. Can be. As the resin 40 at this time, it is preferable to appropriately select a resin that does not generate excessive stress at a joint portion between the semiconductor chip 30 and the second wiring portion 15A, such as an epoxy resin. Alternatively, only the periphery of the semiconductor chip 30 may be sealed with the resin 40. Since the size of the second wiring portion 15A in plan view is large in the plan view of the semiconductor chip 30, it is easy to prevent the resin 40 from bleeding (wetting and spreading) on the first wiring portion 1OA.
  • the second wiring portion 15A is connected to the first wiring portion 10A while the land portions 14a of the individual contact plugs 14 are in direct contact with the predetermined wiring layer 1, respectively. Since the solder bumps are integrated, there is no fear that internal stress is generated at the connection portion between the second wiring portion 15A and the first wiring portion 10A due to the diffusion of the components of the solder bumps to the surroundings. Further, since the thermal expansion coefficients of the second wiring section 15A, the semiconductor chip 30, and the first wiring section 10A have the above-described relationship, the internal stress caused by the difference in the thermal expansion coefficient between the semiconductor chip 33 and the wiring board 20A is reduced.
  • the internal stress caused by the difference in the coefficient of thermal expansion between the semiconductor chip 30 and the motherboard can be reduced.
  • the interlayer insulating film in the integrated circuit is made of a low dielectric constant film, it is possible to prevent the internal stress from causing functional deterioration or destruction of the interlayer insulating film.
  • the semiconductor chip 30 and the second wiring portion 15A are connected using lead-free solder, since the coefficient of thermal expansion between the semiconductor chip 30 and the second wiring portion 15A has the above-described relationship, The internal stress resulting from the difference in the coefficient of thermal expansion between the chip 30 and the second wiring portion 15A can be suppressed.
  • the semiconductor device 50 it is easy to respond to high performance and to obtain a highly reliable device. Also, when the semiconductor device 50 is mounted on a mother board to form an electronic device, In this case, it becomes easy to obtain a highly reliable and high-performance electronic device.
  • the size in plan view of each of the second wiring portions 15B and the semiconductor chip 30 mounted on the second wiring portion 15B is the same. That is, the size of the surface of the second wiring portion 15B on which the semiconductor chip 30 is mounted is the same as the size of the surface of the semiconductor chip 30 facing this surface. Except for this point, the semiconductor device 60 has the same configuration as the semiconductor device 50 of the first embodiment shown in FIG. Among the constituent members shown in FIG. 2, those which are common to the constituent members shown in FIG. 1 are denoted by the same reference numerals as those used in FIG. 1, and description thereof is omitted.
  • the reference numeral “12B” in the figure indicates a base material forming the second wiring portion 15B, and the reference numeral “20B” indicates a wiring substrate provided with the second wiring portion 15B.
  • the semiconductor device 60 has the same technical effects as the semiconductor device 50 of the first embodiment. However, since the size of each second wiring portion 15B and the semiconductor chip 30 mounted on the second wiring portion 15B are the same in plan view, as shown in FIG. When the resin 40 is filled into the gap between the second wiring portion 15B and the periphery thereof, the resin 40 also spreads over the first wiring portion 10A. Similarly, when only the periphery of the semiconductor chip 30 is sealed with the resin 40, the resin 40 spreads over the first wiring portion 10A. By forming the interlayer insulating film 3 (see FIG.
  • each second wiring portion 15C is smaller than the size in plan view of the semiconductor chip 30 mounted on the second wiring portion 15C. That is, the size of the surface of the second wiring portion 15C on which the semiconductor chip 30 is mounted is smaller than the size of the surface of the semiconductor chip 30 opposed to this surface. Except for this point, the semiconductor device 70 has the same configuration as the semiconductor device 50 of the first embodiment shown in FIG. Of the constituent members shown in FIG. 3, those common to the constituent members shown in FIG. 1 are denoted by the same reference numerals as those used in FIG. 1, and description thereof will be omitted.
  • Reference symbol “12C” in the figure Indicates a base material constituting the second wiring portion 15C, and reference numeral “20C” indicates a wiring board provided with the second wiring portion 15C.
  • the semiconductor device 70 has the same technical effects as the semiconductor device 60 of the second embodiment shown in FIG.
  • each of the second wiring portions 15A has the upper end of the contact plug 14 (the other end opposite to the one end where the land portion 14a is formed, and the end directly in contact with the semiconductor chip 30).
  • the semiconductor device 50 has the same configuration as the semiconductor device 50 of the first embodiment shown in FIG. 1 except that the semiconductor device 50 is buried in the first wiring portion 10B in a state where it is exposed. 4, components common to those shown in FIG. 1 are denoted by the same reference numerals as those used in FIG. 1, and description thereof is omitted.
  • the thickness of the interlayer insulating film (not shown) on the second wiring portion 15A side in the first wiring portion 10B is larger than the thickness of the interlayer insulating film 3 in the first wiring portion 10A shown in FIG.
  • the thick second wiring portion 15A is buried in this interlayer insulating film.
  • the second wiring portion 15A can also reduce the lateral force by the interlayer insulating film. It becomes possible to be restrained. Then, the second wiring portion 15A is also restrained by the side surface force by the interlayer insulating film, so that an electrical connection between the first wiring portion 10B and the second wiring portion 15A due to thermal expansion or thermal contraction. It is possible to suppress the occurrence of cracks in the wire itself and the destruction of the above-mentioned connection portion due to the growth of cracks that have occurred.
  • the semiconductor device 80 a device having high reliability and high reliability can be obtained more easily than the semiconductor devices of the above-described first to third embodiments. In addition, it becomes easier to increase the reliability of the electronic device in which the semiconductor device 80 is mounted on the motherboard.
  • the semiconductor device 80 and the second wiring portion 15B shown in FIG. 2 or the second wiring portion 15C shown in FIG. 3 may be used instead of the second wiring portion 15A.
  • a semiconductor device having the same technical effects can be obtained.
  • the semiconductor device 90 shown in FIG. 5 is the same as the semiconductor device 60 of the second embodiment shown in FIG. It has a structure in which two reinforcing frame members (stiffeners) 85a and 85b are joined to a region adjacent to the semiconductor chip 30 on the line substrate 20B. More specifically, the reinforcing frame members 85a and 85b are arranged around the second wiring portion 15B on the first wiring portion 10A of the wiring board 20B.
  • those common to the constituent members shown in FIG. 2 are denoted by the same reference numerals as those used in FIG. 2, and description thereof will be omitted.
  • the material of the reinforcing frame members 85a and 85b has a coefficient of thermal expansion equal to or less than the coefficient of thermal expansion of the semiconductor chip 30 (same as the coefficient of thermal expansion of the semiconductor chip 30). Is preferable.
  • the joining of the reinforcing frame members 85a and 85b onto the first wiring portion 10A can be performed using, for example, an adhesive having good thermal conductivity.
  • the semiconductor device 90 of the present embodiment even when the second wiring portion 15B is thinned, the thermal deformation of the wiring substrate 20B is easily suppressed as described above. Therefore, according to the semiconductor device 90, it is easy to respond to high performance and to obtain a device having high reliability. Further, the semiconductor device 90 can be easily thinned. Furthermore, when the semiconductor device 90 is mounted on a mother board to form an electronic device, it is easier to obtain a highly reliable and high-performance electronic device.
  • the semiconductor device 80 may be provided with a reinforcing frame material.
  • two reinforcing frames (stiffeners) 95a and 95b are formed on the wiring board 20D in the semiconductor device 80 of the fourth embodiment shown in FIG. 95a and 95b have a structure in which the first wiring portion 10B and the second wiring portion 15A are joined under a partially covered state, respectively.
  • the components common to the components shown in FIG. 4 are denoted by the same reference numerals as those used in FIG. 4, and the description thereof is omitted.
  • the semiconductor device 100 is different from the semiconductor device 90 of the fifth embodiment described above. However, it is easy to suppress thermal deformation of the wiring board 20D.
  • the semiconductor device 100 it is easy to cope with higher performance and obtain a device having high reliability. In addition, it becomes easier to make the semiconductor device 100 thinner. Further, when the semiconductor device 100 is mounted on a mother board to form an electronic device, it is easier to obtain a highly reliable and high-performance electronic device.
  • the semiconductor device 50 of the first embodiment shown in FIG. 1 and the semiconductor device 60 of the second embodiment shown in FIG. 3 may be provided with a reinforcing frame member below the above-described embodiment.
  • a semiconductor device 110 shown in FIG. 7 has a structure in which a heat sink 105 is provided on the semiconductor device 90 of the fifth embodiment shown in FIG.
  • the heat sink 105 is bridged over the two reinforcing frames 85a and 85b so as to cover the two reinforcing frames 85a and 85b and to make surface contact with the semiconductor chip 30.
  • those which are common to the constituent members shown in FIG. 5 are denoted by the same reference numerals as those used in FIG. 5, and description thereof will be omitted.
  • the heat radiating plate 105 As shown in the figure, the heat generated when the semiconductor chip 30 is energized can be efficiently dissipated, so that it is easier to suppress the thermal deformation of the wiring board 20B. And it is easier to reduce the internal stress of the semiconductor device 110. become. In addition, a decrease in the performance of the semiconductor chip 30 due to a rise in temperature can be suppressed.
  • the semiconductor device 100 it is easy to cope with higher performance and obtain a device with high reliability. In addition, it becomes easier to make the semiconductor device 100 thinner. Further, when the semiconductor device 100 is mounted on a mother board to form an electronic device, it is easier to obtain a highly reliable and high-performance electronic device. It should be noted that the heat radiating plate can be appropriately provided in the semiconductor device of another embodiment.
  • the semiconductor device 150 shown in FIG. 8 has (1) the point that the passive element 120 and the second semiconductor chip 130 are further provided, and (2) the passive element 120 and the second semiconductor chip in the first wiring portion 10C.
  • the semiconductor device differs from the semiconductor device 60 shown in FIG. 2 in that a circuit corresponding to each of the 130 is formed.
  • the other configuration of the semiconductor device 150 is the same as the configuration of the semiconductor device 60. Therefore, among the components shown in FIG. 8 that are common to the components shown in FIG.
  • the same reference numerals as in the first embodiment denote the same parts, and a description thereof will be omitted.
  • the passive element 120 is, for example, a resistor, a capacitor, a coil, or the like.
  • Each electrode terminal 115 formed on the passive element 120 is connected to a predetermined part of the first wiring part 10C via a solder bump 123. It is connected to a land (not shown). If necessary, the gap between the passive element 120 and the first wiring section 10C and the periphery thereof are filled with resin 125 as shown to reinforce the joint between the passive element 120 and the first wiring section 10C. can do.
  • the second semiconductor chip 140 is, for example, an integrated circuit formed on a silicon substrate 133, and each electrode terminal 135 formed on the second semiconductor chip 140 can be formed without using a solder bump. It is connected to a predetermined land (not shown) in the first wiring portion 10C by using a thin metal wire 137.
  • the semiconductor device 150 having such a structure has the same technical effects as the semiconductor device 60 shown in FIG. Further, since the passive element 120 and the second semiconductor chip 140 are provided in addition to the plurality of semiconductor chips 30, high performance can be easily achieved.
  • a plurality of semiconductor chips are flip-chip mounted on the above-described wiring board. If it's a thing that has been bonded.
  • the number of semiconductor chips to be flip-chip bonded to one second wiring portion can be one or more desired numbers. Whether or not elements other than the plurality of semiconductor chips are mounted on the wiring board can be appropriately selected. When elements other than the plurality of semiconductor chips are mounted on a wiring board, the type of elements to be mounted is appropriately selected according to the functions and performance required of the semiconductor device to be manufactured.
  • an element generating a small amount of heat may be mounted by wireless bonding or wire bonding. It is preferable to mount the element by wire bonding because of the large amount of heat generated.
  • the interlayer insulating film in the first wiring portion is made of resin
  • the first wiring portion and the second wiring portion are formed separately from each other. Later, a force that can be performed by softening a predetermined interlayer insulating film in the first wiring portion and thermally bonding it to the second wiring portion, so-called build-up on a predetermined surface of the second wiring portion or its base material. It is preferable that both are integrated by forming the first wiring portion by the method.
  • a contact plug is then formed on the base material to obtain a second wiring portion.
  • At least one functional element 160 can be formed in the first wiring section 10D as necessary.
  • the functional element 160 for example, a capacitor, a decoupling capacitor, a resistor, an inductor, or the like can be formed.
  • a similar functional element can be formed on the surface of the second wiring portion on the first wiring portion side.
  • reference numeral “20EJ” indicates a wiring board including the first wiring portion 10D
  • reference numeral “170” indicates a semiconductor device including the wiring substrate 20E.
  • the number of contact plugs formed in the second wiring portion depends on the total number of electrode terminals in the semiconductor chip to be mounted on the second wiring portion, and in the case where elements other than the semiconductor chip are also mounted. It can be appropriately selected in consideration of the total number of electrode terminals in the element.
  • a second wiring portion is added as a relaxation layer in order to realize the relaxation of the internal stress.
  • the contact plugs it is not necessary to route the wiring in the second wiring portion for at least the semiconductor chip. As a result, it is easy to suppress the internal stress while maintaining the characteristics of the semiconductor chip as designed or close to the designed values.
  • a functional element such as a decoupling capacitor
  • wiring does not need to be routed in the second wiring portion, it becomes easy to arrange the functional element at a position close to the electrode of the semiconductor chip.
  • each contact plug in the second wiring portion may be a shape having no land portion at the longitudinal end, or may have a land portion at one or both ends in the longitudinal direction. Shape. Whether or not the contact plug has a land can be appropriately selected.
  • the first wiring portion is formed on a predetermined surface of the second wiring portion, on a predetermined surface of the base material for the second wiring portion formed up to a through hole for forming a contact plug, or by the so-called build-up method. Is preferably formed on a desired surface of the unformed second wiring portion base material.
  • this build-up method for example, (1) a first sub-process for forming an electric insulating film to be an interlayer insulating film, and (2) a predetermined number of via holes are formed in the electric insulating film, and the via holes are formed by laser processing.
  • a second sub-step of performing desmear treatment as needed (3) a third sub-step of forming a conductive film to be a wiring layer, and (4) a second sub-step of patterning the conductive film to form a wiring layer 4
  • Sub-process force S This process is repeated the desired number of times in this order, and then the desired area in the wiring layer positioned as the uppermost layer, that is, the area to be used as the land
  • the first wiring portion can be obtained by covering the region excluding the region with a solder resist such as polyimide and forming an external connection bump on the region.
  • the formation of the external connection bumps may be performed after the first wiring portions where the external connection bumps are not formed are once formed, and then the second wiring portions are formed.
  • the second wiring portion includes, for example, (a) a first sub-process for forming a concave portion in the base material of the second wiring portion base material, (b) a second sub-process for filling the concave portion with a conductive material, and c) A third sub-step of reducing the thickness of the base material and exposing the conductive material filling the concave portions is performed in this order. After the third sub-step, if necessary, the planar shape of the base material thinned in the third sub-step can be patterned into a predetermined shape.
  • the first sub-step (a) for example, silicon oxide, silicon nitride, silicon carbide, fluorine-doped silicon oxide, silicon oxycarbide, or the like is formed on a desired surface of the base material. Then, an electric insulating layer is formed, the electric insulating layer is patterned by lithography to form an opening at a predetermined location, and the base material is also subjected to the above-mentioned opening force by reactive 'ion' etching (RIE). Etch to desired depth. Thereby, a concave portion can be formed at a desired portion of the base material.
  • RIE reactive 'ion' etching
  • the thickness of the base material can be appropriately selected within a range of about 100 to 750 m, and the depth of the concave portion can be appropriately selected within a range of, for example, about 50 to 500 m.
  • the diameter can be appropriately selected within a range of, for example, about 10 to 150 m.
  • TEOS Si (OC H) 2
  • An electrical insulating film is formed by depositing silicon oxide, and copper is deposited thereon by, for example, a sputtering method.
  • an electric insulating film can be formed with high coverage, so that a desired electric insulating film can be easily formed even if the depth of the concave portion is deep.
  • the copper deposited on the above-mentioned electrical insulating film functions as a seed when copper is applied by a damascene method (a type of plating method).
  • copper is applied by a damascene method to fill the recess with a copper-coated layer.
  • the copper plating layer formed by the copper method is flattened by chemical 'mechanical' polishing (CMP), and the copper plating layer at unnecessary locations is removed by etching. Leave the copper plating layer.
  • CMP chemical 'mechanical' polishing
  • the copper plating layer left around the concave portion functions as a land portion in a contact plug described later.
  • CVD chemical vapor deposition
  • the conductive material a metal material other than copper or a conductive resin is used.
  • a functional element such as a capacitor, a resistor, or an inductor may be formed on one surface of the base material in the thickness direction (the surface on which the concave portion is formed) by a thin film process. Since the base material is made of silicon, the functional element can be formed with high accuracy using various semiconductor diffusion processes. In addition, costs such as capital investment can be easily suppressed.
  • the other surface side force in the thickness direction of the base material that has passed through the second sub-step is reduced to a desired thickness by mechanical polishing, and then further reduced by RIE.
  • the layer formed on the bottom surface of the concave portion (copper deposited by sputtering on an electrical insulating film formed by plasma CVD) is exposed, and then formed in the concave portion 5. Polish further by CMP until the copper plating layer is exposed. Thereby, a second wiring portion can be obtained.
  • the exposed copper plating layer functions as a contact plug.
  • a layer having a strain is usually formed on the surface after the mechanical polishing, and depending on the conditions, a microcrack may be generated, which may cause a reduction in reliability. Careful consideration must be given to conditions such as the amount removed by polishing and the cutting speed. In addition, the thickness can be reduced by mechanical polishing within a range that does not affect the reliability.
  • a through hole is formed in the base material for the second wiring portion by, for example, an etching method, and a conductive material is deposited in the through hole by, for example, a plating method or a CVD method.
  • the second wiring portion can also be obtained by filling the through hole and thereafter flattening the surface of the deposited conductive material.
  • a fourth sub-step of forming a land portion on the contact plug can be performed. Wear.
  • a first electrical insulating film is formed on the second wiring portion by using a silicon oxide or the like, and the first electrical insulating film is patterned by a photolithography method to form a contact. An opening is formed on the plug.
  • a conductive film having a desired shape is formed so as to fill the opening, and a protective film covering the conductive film is formed of silicon oxide, silicon nitride, silicon carbide, fluorine-doped silicon oxide, and acid.
  • an area of the protective film located above the contact plug is removed to form an opening therein. A region of the conductive film exposed to the opening is the land.
  • the above-described wiring board is obtained by forming the first wiring portion and the second wiring portion based on, for example, the above-described method for forming the first wiring portion and the method for forming the second wiring portion, respectively. be able to. At this time, if the process order in the method of forming the first wiring portion and the process order in the method of forming the second wiring portion are the above-described order, for example, the first wiring portion is formed during the formation of the second wiring portion. It is also possible.
  • the wiring boards 20A to 20C shown in FIGS. 1 to 3 are prepared, for example, by preparing a base material for the second wiring portion base material and using the base material to perform the first sub-step of (a) and After sequentially performing the second sub-step (b), a first wiring portion (provided that no external connection bump is formed) is formed on the surface opposite to the surface on which the concave portion is formed in the first sub-process. ), And thereafter, the third sub-step (c) is performed to obtain the second wiring portion, and then the external connection bumps are formed.
  • the planar shape of the base material of the second wiring portion base material or the thinned base material is made into a desired shape by, for example, etching.
  • the second wiring portion 20D shown in FIG. 4 is prepared, for example, by preparing a base material of a base material for a second wiring portion and forming (i) a first wiring portion on one surface of the base material. After forming a convex portion having a shape corresponding to the concave portion to be formed (a concave portion for accommodating the second wiring portion) and (ii) a concave portion for forming a contact plug, the concave portion is filled with a conductive material. For example, a resin layer is formed around the protrusion to eliminate a step with the upper surface of the protrusion, and a force is applied on the resin layer and the protrusion to form an interlayer insulating film and a wiring for a first wiring portion.
  • the layer is formed by, for example, a build-up method, and the base material is thinned by, for example, etching until the resin layer is exposed from the other surface side of the base material. Can be manufactured by forming At this time, the resin layer functions as a part of the first wiring portion.
  • the semiconductor device, the wiring board, and the method of manufacturing the same according to the present invention have been described with reference to some embodiments. However, the present invention is not limited to these embodiments. Various modifications, modifications, combinations, and the like are possible.

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Abstract

　配線基板（２０Ａ）が、複数の配線層（１）と複数の外部接続バンプ（５）とを有する第１配線部（１０Ａ）と、複数のコンタクトプラグ（１４）が配置された少なくとも１つの第２配線部（１５Ａ）とを備える。第２配線部のコンタクトプラグの一端（１４ａ）が第１配線部のいずれかの配線層と直接接した状態で、第２配線部が第１配線部と一体化されている。このため、はんだバンプの成分が周囲に拡散することに起因して第２配線部と第１配線部との接続箇所に内部応力が生じるという危惧がない。したがって、高集積化を図るために低誘電率材料が使用された半導体チップ（３０）を配線基板に実装しても、信頼性の高い半導体装置（５０）を得ることができる。

Description

明 細 書
半導体装置及び配線基板
技術分野
[0001] 本発明は、半導体装置及び配線基板に関し、更に詳しくは、半導体チップを配線 基板に実装した構造を有する半導体装置 (以下、単に「半導体装置」という。）、及び 前記の半導体装置に用いられる配線基板に関する。 背景技術
[0002] 電子機器を小型化、高性能化するために、近年では、半導体チップや半導体装置 の実装密度の高密度化が図られている。半導体チップの実装密度は、多くの場合、 ワイヤレスボンディング、特にフリップチップボンディングにより半導体チップを配線基 板に実装することによって高められている。半導体装置の実装密度は、多くの場合、 当該半導体装置を配線基板 (半導体装置を構成して！ヽる配線基板とは別の配線基 板を意味する。以下、この配線基板を「マザ一ボード」という。）に表面実装することに よって高められている。半導体装置については、例えばボール ·グリッド 'アレイ型半 導体パッケージ等、表面実装に適した種々のノ¾ /ケージ方法が開発されている。フリ ップチップボンディングや表面実装は、半導体チップや半導体装置の小型化、微細 ィ匕、多ピンィ匕等を進めるうえで有利である他、ワイヤボンディングに比べて配線抵抗 を小さくすることができるので、半導体チップに形成されて 、る集積回路等の高速動 作性を確保するうえでも有利である。
[0003] また、例えばシステム大規模集積回路 (システム LSI)を高機能化、高速化しようと する場合、 1個の LSIで当該高機能化、高速ィ匕を図るよりも、複数の LSI及び受動素 子を iつの半導体チップに搭載した方が高機能化、高速ィ匕を低コストの下に図ること ができることから、このようなシステム LSI (システムオンチップ)も広く採用されるように なってきている。
[0004] 高集積ィ匕及び多ピン化された半導体チップを所望の配線基板に実装して半導体 装置を形成する場合、半導体チップの熱膨張率と配線基板の熱膨張率との差が大き いと、半導体チップへの通電に伴う発熱により半導体装置の内部応力が大きくなつて 、半導体装置における半導体チップと配線基板との接合箇所や、半導体装置とマザ 一ボードとの接続箇所等において応力集中が生じ、断線等が生じ易くなる。その結 果として、半導体装置又は半導体装置を用いた電子機器の信頼性が低下する。信 頼性の高い半導体装置又は電子機器を得るために、多くの場合、半導体装置にお ける半導体チップと配線基板との接合箇所や、半導体装置とマザ一ボードとの接合 部及びその周辺に榭脂を充填して、これらの接合箇所が補強される。
[0005] また、特開昭 64— 32662号公報 (文献 1)には、半導体チップと配線基板 (大基板) との間に特定の熱膨張係数を有する小基板、すなわち半導体チップとの熱膨張係数 差が配線基板 (大基板)との熱膨張係数差よりも小さい小基板を介在させることによつ て信頼性を高めた半導体パッケージ構造 (半導体装置)が記載されている。上記半 導体チップは小基板に搭載され、配線基板 (大基板)上には、半導体チップを搭載し た小基板がはんだバンプを介して複数搭載される。
[0006] 半導体装置の発明ではないが、特開平 8— 167630号公報 (文献 2)には、集積回 路チップと配線基板とをダイレクトスルーホールコネクションさせるにあたって、集積回 路チップと配線基板との間に接着フィルムを介在させ、かつ、配線基板の熱膨張係 数を集積回路の熱膨張係数に概ね等しくしたチップ接続構造が記載されている。 発明の開示
発明が解決しょうとする課題
[0007] 文献 1に記載されているように、配線基板 (大基板）と半導体チップとの間に特定の 熱膨張特性を有している小基板を介在させることは、半導体装置の内部応力を抑制 するうえで有用である。
[0008] しカゝしながら、配線基板 (大基板)上にはんだバンプを介して小基板を搭載 (実装） して半導体装置を形成すると、この半導体装置をマザ一ボードに実装する際の昇温 や半導体装置の駆動に伴う発熱によって、はんだバンプの成分が周囲に拡散して内 部応力が生じることがある。文献 1では、小基板と半導体チップとの間が榭脂封止さ れて 、な 、ベアチップ実装の形態であるが、配線基板 (大基板)への実装性を考慮 すると、半導体チップはパッケージィ匕されて 、ることが望ま 、。
また、特定の小基板を介在させるだけでは、高性能化に伴って微細かつ多ピンィ匕 している半導体チップの配線基板 (大基板)の設計が困難になることや、チップを実 装することが困難を極める。
[0009] 今日、集積回路における層間絶縁膜の材料としては、配線抵抗 (R)と配線間容量（ C)と増加に伴う RC遅延を抑制しつつ高集積ィ匕を図るために、フッ素ドープシリコン 酸化物や水素ドープシリコン酸化物等の低誘電率材料の使用が検討されて!、る。こ れらの低誘電率材料は従来の層間絶縁膜材料 (例えばシリコン酸ィ匕物）に比べて脆 弱であるため、内部応力の許容限界も従来の層間絶縁膜材料に比べて低くなる。ま た、鉛による地下水の汚染を防止するために、従来より多用されている錫 鉛はんだ は、例えば錫ベースの鉛フリーはんだに置き換えられつつある。錫ベースの鉛フリー はんだは、錫 鉛はんだに比べて応力緩和効果が非常に小さい。
[0010] したがって、今後の技術動向を考慮すると、文献 1に記載された構造の半導体装置
(半導体パッケージ構造)では、前記はんだバンプを用いた箇所での接続の信頼性、 ひいては半導体装置の信頼性を高めることが困難であると予想される。
[0011] 本発明は上述した事情に鑑みてなされたものであり、その目的は、半導体チップで の素子の高集積ィ匕が更に進んでも、信頼性が高い半導体装置を得られるようにする ことにある。
課題を解決するための手段
[0012] このような目的を達成するために、本発明の半導体装置は、厚さ方向の一方の面 に複数の接続端子が配置されると共に前記厚さ方向の他方の面に複数の外部接続 バンプが配置された配線基板と、前記配線基板上にフリップチップボンディングされ ることにより前記接続端子に接続された複数の半導体チップとを備え、前記配線基板 は、複数の配線層と前記外部接続バンプとを備える第 1配線部と、前記第 1配線部上 で前記第 1配線部と一体化された少なくとも 1つの第 2配線部とを備え、前記接続端 子は、前記第 2配線部を厚さ方向に貫く貫通孔に設けられたコンタクトプラグ力 なり 、前記コンタクトプラグの一端は、前記配線層のいずれ力と直接接し、前記第 2配線 部における前記第 1配線部側の面の大きさは、前記第 1配線部における前記第 2配 線部側の面の大きさよりも小さぐ前記第 2配線部の熱膨張率は、前記第 1配線部の 熱膨張率よりも小さぐ前記半導体チップの熱膨張率と同等であることを特徴とする。 [0013] また、本発明の配線基板は、複数の配線層と複数の外部接続バンプとを備える第 1 配線部と、半導体チップをフリップチップボンディングすることが可能な状態で複数の 接続端子が配置された少なくとも 1つの第 2配線部とを備え、前記第 2配線部は、前 記第 1配線部上で前記第 1配線部と一体化され、前記接続端子は、前記第 2配線部 を厚さ方向に貫く貫通孔に設けられたコンタクトプラグ力 なり、前記コンタクトプラグ の一端は、前記配線層のいずれかと直接接し、前記第 2配線部における前記第 1配 線部側の面の大きさは、前記第 1配線部における前記第 2配線部側の面の大きさより も小さぐ前記第 2配線部の熱膨張率は、前記第 1配線部の熱膨張率よりも小さぐ前 記半導体チップの熱膨張率と同等であることを特徴とする。
発明の効果
[0014] 本発明によれば、半導体チップでの素子の高集積化が更に進んでも、信頼性が高 い半導体装置を得ることができる。また、半導体装置がマザ一ボードに実装された電 子機器の信頼性を高めることもできる。
[0015] また、本発明では、第 1配線部を有することにより、端子ピッチの拡張が可能であり、 配線基板での配線引き回しの負荷を低減することが可能となるため、パッケージとし て高性能化を実現しつつ、パッケージ実装が容易になると共に、低コスト化を実現で きる。
図面の簡単な説明
[0016] [図 1]図 1は、本発明の半導体装置及び配線基板それぞれの第 1実施例を概略的に 示す部分切り欠き側面図である。
[図 2]図 2は、本発明の半導体装置及び配線基板それぞれの第 2実施例を概略的に 示す側面図である。
[図 3]図 3は、本発明の半導体装置及び配線基板それぞれの第 3実施例を概略的に 示す側面図である。
[図 4]図 4は、本発明の半導体装置及び配線基板それぞれの第 4実施例を概略的に 示す側面図である。
[図 5]図 5は、本発明の半導体装置及び配線基板それぞれの第 5実施例を概略的に 示す側面図である。 [図 6]図 6は、本発明の半導体装置及び配線基板それぞれの第 6実施例を概略的に 示す側面図である。
[図 7]図 7は、本発明の半導体装置及び配線基板それぞれの第 7実施例を概略的に 示す側面図である。
[図 8]図 8は、本発明の半導体装置及び配線基板それぞれの第 8実施例を概略的に 示す側面図である。
[図 9]図 9は、本発明の半導体装置及び配線基板それぞれの変形例を概略的に示 す側面図である。
発明を実施するための最良の形態
[0017] 以下、本発明の半導体装置及び配線基板の実施例について、図面を適宜引用し つつ詳述する。
[0018] <半導体装置及び配線基板 (第 1実施例） >
図 1に示す半導体装置 50では、配線基板 20Aに半導体チップ 30が複数、フリップ チップボンディングされている。ただし、同図においては、 1つの半導体チップ 30の みが現れている。配線基板 20Aには、厚さ方向の一方の面に複数の接続端子 14が 配置されると共に、厚さ方向の他方の面に複数の外部接続バンプ 5が配置されてい る。
[0019] 上記の配線基板 20Aは、第 1配線部 10Aと、第 1配線部 10Aに電気的に接続され かっこの第 1配線部 10A上で第 1配線部 10Aと一体ィ匕された 1又は複数の第 2配線 部とを備えている。ただし、同図においては、 1つの第 2配線部 15Aのみが現れてい る。
[0020] 第 1配線部 10Aの内部には配線層 1が複数層（図示の例では 2層）形成され、配線 層 1それぞれの周囲には榭脂製の層間絶縁膜 3が形成されている。また、第 1配線部 10Aにおける厚さ方向の一方の面側には、各々が所定の配線層 1に電気的に導通 した状態で、外部接続バンプ 5が複数形成されて ヽる。
[0021] 一方、上記の第 2配線部 15Aは、基材 12Aと、基材 12Aをその厚さ方向に貫く接 続端子 14とを有している。接続端子 14の個数は、例えば 1つの第 2配線部 15Aに 1 つの半導体チップ 30を実装する場合、半導体チップ 30の電極端子 25の個数と同じ 数にすることができる。 1つの第 2配線部 15Aに複数の半導体チップ 30を実装する 場合、各半導体チップ 30の電極端子 25の個数の総和と同じ数にすることができる。 個々の接続端子 14は、第 2配線部 15A (基材 12A)をその厚さ方向に貫く貫通孔に 設けられたコンタクトプラグ（以下、「コンタクトプラグ 14」という。）からなる。各コンタク トプラグ 14は、第 1配線部 10A側の一端に薄肉のランド部 14aを有している。なお、「 ランド」とは、導体中の一領域であって、この導体が他の導体と接続される領域を意 味する。
[0022] この第 2配線部 15Aは、個々のコンタクトプラグ 14におけるランド部 14aがそれぞれ 所定の配線層 1と直接接した状態で、第 1配線部 10Aと一体化されている。第 2配線 部 15 Aの平面視上の大きさは、当該第 2配線部 15Aに実装されて 、る半導体チップ 30の平面視上の大きさより大きい。すなわち、第 2配線部 15Aにおいて半導体チッ プ 30が実装される面の大きさは、この面に対向する半導体チップ 30の面の大きさよ り大き 、。第 2配線部 15Aをこの第 2配線部 15Aに実装されて 、る半導体チップ 30と 共に平面視したときには、半導体チップ 30の全周に亘つて第 2配線部 15Aが例えば lmm以上はみ出す。しかし、第 2配線部 15Aの平面視上の大きさは、第 1配線部 10 Aの平面視上の大きさよりは小さい。すなわち、第 2配線部 15Aにおいて第 1配線部 10A側の面の大きさは、第 1配線部 10Aにおける第 2配線部 15A側の面の大きさよ りは/ J、さい。
[0023] また、第 2配線部 15Aでは、その熱膨張率が第 1配線部 10Aの熱膨張率よりも小さ ぐかつ、第 2配線部 15 Aの熱膨張率が各半導体チップ 30の熱膨張率と同等となる ように、基材 12Aの材料が選定されている。例えば、半導体チップ 30がシリコンチッ プである場合には、基材 12Aの材料としてシリコン、セラミックス、又は感光性ガラスを 用いることができる。このような材料を用いることにより、第 2配線部 15Aの熱膨張率を 半導体チップ 30の熱膨張率と同等にすることが容易になる。図 1に現れて 、な 、他 の第 2配線部も、上述した第 2配線部 15Aと同様の構成を有している。
[0024] ここで、「第 2配線部 15Aの熱膨張率が、第 1配線部 10Aの熱膨張率よりも小さい」 とは、第 2配線部 15A全体での熱膨張率が第 1配線部 10A全体での熱膨張率よりも 小さいことを意味する。また、「第 2配線部 15Aの熱膨張率が半導体チップ 30の熱膨 張率と同等である」とは、第 2配線部 15A全体での熱膨張率と半導体チップ 30全体 での熱膨張率との差が 10ppmZ°C程度以下であることを意味する。
[0025] 上記の半導体チップ 30は、例えばシリコン基板 23に LSI等の集積回路が形成され たものである。この半導体チップ 30に形成されている各電極端子 25は、それぞれ、 内部接続バンプ 35により所定のコンタクトプラグ 14に接続されている。必要に応じて 、図示のように半導体チップ 30と第 2配線部 15Aとの間隙及びその周辺に榭脂 40を 充填して、半導体チップ 30と第 2配線部 15Aとの接合箇所を補強することができる。 このときの榭脂 40としては、例えばエポキシ系榭脂等のように、半導体チップ 30と第 2配線部 15Aとの接合箇所に過大の応力を生じさせないものを適宜選定することが 好ましい。また、半導体チップ 30の周囲のみを榭脂 40で封止してもよい。第 2配線部 15Aの平面視上の大きさが半導体チップ 30の平面視上の大きいので、第 1配線部 1 OA上への榭脂 40のブリード (濡れ広がり)を防止し易い。
[0026] 上述した構成を有する半導体装置 50では、個々のコンタクトプラグ 14におけるラン ド部 14aがそれぞれ所定の配線層 1と直接接した状態で、第 2配線部 15Aが第 1配 線部 10Aと一体ィ匕されているので、はんだバンプの成分が周囲に拡散することに起 因して第 2配線部 15Aと第 1配線部 10Aとの接続箇所に内部応力が生じるという危 惧がない。また、第 2配線部 15A、半導体チップ 30、及び第 1配線部 10Aそれぞれ の熱膨張率が上述の関係にあるので、半導体チップ 33と配線基板 20Aとの熱膨張 率差に起因する内部応力を抑えることができると共に、半導体装置 50をマザ一ボー ドに表面実装した場合には半導体チップ 30とマザ一ボードとの熱膨張率差に起因 する内部応力を緩和することができる。このため、集積回路における層間絶縁膜を低 誘電率膜にした場合でも、内部応力によって層間絶縁膜に機能低下や破壊が引き 起こされるのを抑制することができる。さら〖こ、半導体チップ 30と第 2配線部 15Aとを 鉛フリーはんだを利用して接続した場合でも、半導体チップ 30と第 2配線部 15Aとの 熱膨張率が上述の関係にあるので、半導体チップ 30と第 2配線部 15Aとの熱膨張 率差に起因する内部応力を抑えることができる。
[0027] したがって、半導体装置 50では、高性能化に対応し易いと共に信頼性が高いもの を得易い。また、半導体装置 50をマザ一ボードに実装して電子機器を構成したとき には、信頼性が高 、高性能の電子機器を得ることも容易になる。
[0028] <半導体装置及び配線基板 (第 2実施例） >
図 2に示す半導体装置 60は、個々の第 2配線部 15Bと当該第 2配線部 15Bに実装 されている半導体チップ 30との平面視上の大きさとが同じである。すなわち、第 2配 線部 15Bにおいて半導体チップ 30が実装される面の大きさ力 この面に対向する半 導体チップ 30の面の大きさと同じである。この点を除いて、半導体装置 60は、図 1に 示した第 1実施例の半導体装置 50と同様の構成を有している。図 2に示した構成部 材のうち、図 1に示した構成部材と共通するものには図 1で用!、た参照符号と同じ参 照符号を付してその説明を省略する。同図中の参照符号「12B」は、第 2配線部 15B を構成する基材を示しており、参照符号「20B」は、第 2配線部 15Bを備えた配線基 板を示している。
[0029] この半導体装置 60は、第 1実施例の半導体装置 50と同様の技術的効果を奏する 。ただし、個々の第 2配線部 15Bと当該第 2配線部 15Bに実装されている半導体チッ プ 30との平面視上の大きさとが同じであるので、図 2に示すように半導体チップ 30と 第 2配線部 15Bとの間隙及びその周辺に榭脂 40を充填したときには、榭脂 40が第 1 配線部 10A上にも広がる。同様に、半導体チップ 30の周囲のみを榭脂 40で封止し た場合も、榭脂 40が第 1配線部 10A上にも広がる。第 1配線部 10Aにおける層間絶 縁膜 3 (図 1参照）を榭脂によって形成することにより、第 2配線部 15B上での榭脂 40 の濡れ性と第 1配線部 10A上 (層間絶縁膜 3上)での榭脂 40の濡れ性との相違を利 用して、榭脂 40のブリード (濡れ広がり)を防止することができる。
[0030] <半導体装置及び配線基板 (第 3実施例） >
図 3に示す半導体装置 70は、個々の第 2配線部 15Cの平面視上の大きさが当該 第 2配線部 15Cに実装されている半導体チップ 30の平面視上の大きさよりも小さい。 すなわち、第 2配線部 15Cにおいて半導体チップ 30が実装される面の大きさ力 こ の面に対向する半導体チップ 30の面の大きさよりも小さい。この点を除いて、半導体 装置 70は、図 1に示した第 1実施例の半導体装置 50と同様の構成を有している。図 3に示した構成部材のうち、図 1に示した構成部材と共通するものには図 1で用いた 参照符号と同じ参照符号を付してその説明を省略する。同図中の参照符号「 12C」 は、第 2配線部 15Cを構成する基材を示しており、参照符号「20C」は、第 2配線部 1 5Cを備えた配線基板を示している。この半導体装置 70は、図 2に示した第 2実施例 の半導体装置 60と同様の技術的効果を奏する。
[0031] <半導体装置及び配線基板 (第 4実施例） >
図 4に示す半導体装置 80は、個々の第 2配線部 15Aがコンタクトプラグ 14それぞ れの上端 (ランド部 14aが形成された一端と反対側の他端であり、半導体チップ 30と 直接接する端である。）を露出させた状態で第 1配線部 10Bに埋設されているという 点を除いて、図 1に示した第 1実施例の半導体装置 50と同様の構成を有している。 図 4に示した構成部材のうち、図 1に示した構成部材と共通するものには図 1で用い た参照符号と同じ参照符号を付してその説明を省略する。
[0032] 第 1配線部 10Bにおける第 2配線部 15A側の層間絶縁膜 (図示せず。 )の膜厚は、 図 1に示した第 1配線部 10Aでの層間絶縁膜 3の膜厚よりも厚ぐ第 2配線部 15Aは この層間絶縁膜に埋設されて 、る。
[0033] このような構造を有する半導体装置 80では、第 1配線部 10Bにおける上記の層間 絶縁膜を榭脂で形成することにより、当該層間絶縁膜によって第 2配線部 15 Aをそ の側面力も拘束することが可能になる。そして、第 2配線部 15Aを層間絶縁膜によつ てその側面力も拘束することにより、熱膨張又は熱収縮に起因して第 1配線部 10Bと 第 2配線部 15Aとの電気的な接続箇所にクラックが生じること自体や、生じてしまった クラックが成長することによる上記接続箇所の破壊等を抑制することが可能になる。
[0034] したがって、半導体装置 80によれば、上述した第 1〜3実施例の半導体装置に比 ベて、高性能化に対応し易いと共に信頼性が高いものを更に得易くなる。また、この 半導体装置 80がマザ一ボードに実装されている電子機器の信頼性を高めることも更 に容易になる。
[0035] なお、図示を省略するが、第 2配線部 15Aに代えて、図 2に示した第 2配線部 15B 又は図 3に示した第 2配線部 15Cを用いても、半導体装置 80と同様の技術的効果を 奏する半導体装置を得ることができる。
[0036] <半導体装置及び配線基板 (第 5実施例） >
図 5に示す半導体装置 90は、図 2に示した第 2実施例の半導体装置 60における配 線基板 20B上の半導体チップ 30と隣接する領域に、 2つの補強枠材 (スティフナ） 85 a、 85bを接合させた構造を有している。より具体的には、補強枠材 85a、 85bは、配 線基板 20Bの第 1配線部 10A上における第 2配線部 15Bの周囲に配置されて 、る。 図 5に示した構成部材のうち、図 2に示した構成部材と共通するものには図 2で用 ヽ た参照符号と同じ参照符号を付してその説明を省略する。
[0037] 第 2配線部 15Bにコンタクトプラグ 14を精度よく形成するという観点、及び半導体装 置 90を薄肉化するという観点からは、第 2配線部 15Bにおける基材 12Bを薄肉にす ることが望まれる。しかし、基材 12Bを薄くすると第 2配線部 15Bが熱変形し易くなり、 結果として、配線基板 20B (ただし、補強枠材 85a、 85bが設けられていないものとす る。）においても、第 2配線部 15Bが搭載されたエリアでの熱変形が大きくなり易くなる
[0038] 図示の半導体装置 90のように第 1配線部 10A上に補強枠材 85a、 85bを接合させ ることによって、第 2配線部 15Bを薄肉化した場合でもその熱変形を抑えることが容 易になると共に、半導体チップ 30の実装性を維持しつつ信頼性の高い半導体装置 9 0を得ることが容易になる。補強枠材 85a、 85bの材料としては、半導体装置 90での 内部応力を抑えるという観点から、熱膨張率が半導体チップ 30の熱膨張率以下であ るもの（半導体チップ 30の熱膨張率と同程度であるものを含む。）を用いることが好ま しい。第 1配線部 10A上への補強枠材 85a、 85bの接合は、例えば熱伝導性が良好 な接着剤を用いて行うことができる。
[0039] 本実施例の半導体装置 90では、第 2配線部 15Bを薄肉化した場合でも上述のよう に配線基板 20Bの熱変形を抑制し易い。したがって、この半導体装置 90によれば、 高性能化に対応し易いと共に信頼性が高いものを更に得易くなる。また、半導体装 置 90の薄肉ィ匕も図り易い。さらに、半導体装置 90をマザ一ボードに実装して電子機 器を構成したときには、信頼性が高い高性能の電子機器を得ることも更に容易になる
[0040] なお、図示を省略するが、図 1に示した第 1実施例の半導体装置 50、図 3に示した 第 3実施例の半導体装置 70、又は図 4に示した第 4実施例の半導体装置 80に補強 枠材を設けることもできる。 [0041] <半導体装置及び配線基板 (第 6実施例） >
図 6に示す半導体装置 100は、図 4に示した第 4実施例の半導体装置 80における 配線基板 20D上に 2つの補強枠材 (スティフナ） 95a、 95bを特定の形態、すなわち、 各補強枠材 95a、 95bが第 1配線部 10Bと第 2配線部 15Aとをそれぞれ部分的に覆 つた状態の下に接合させた構造を有している。図 6に示した構成部材のうち、図 4に 示した構成部材と共通するものには図 4で用いた参照符号と同じ参照符号を付して その説明を省略する。
[0042] 各補強枠材 95a、 95bが第 1配線部 10Bと第 2配線部 15Aとをそれぞれ部分的に 覆っているので、半導体装置 100では、上述した第 5実施例の半導体装置 90と比べ ても、配線基板 20Dの熱変形を抑制し易い。
[0043] したがって、半導体装置 100によれば、高性能化に対応し易いと共に信頼性が高 いものを更に得易くなる。また、半導体装置 100の薄肉ィ匕も更に図り易くなる。さらに 、半導体装置 100をマザ一ボードに実装して電子機器を構成したときには、信頼性 が高 、高性能の電子機器を得ることも更に容易になる。
[0044] なお、図示を省略するが、補強枠材の形状を適宜選定することによって、図 1に示 した第 1実施例の半導体装置 50、図 2に示した第 2実施例の半導体装置 60、又は図 3に示した第 3実施例の半導体装置 70にも、上述の実施例の下に補強枠材を設ける ことも可能である。
[0045] <半導体装置及び配線基板 (第 7実施例） >
図 7に示す半導体装置 110は、図 5に示した第 5実施例の半導体装置 90に放熱板 105を設けた構造を有している。この放熱板 105は、 2つの補強枠材 85a、 85bを覆 うようにして、かつ、半導体チップ 30と面接触するようにして、これら 2つの補強枠材 8 5a、 85b上に架け渡されている。図 7に示した構成部材のうち、図 5に示した構成部 材と共通するものには図 5で用いた参照符号と同じ参照符号を付してその説明を省 略する。
[0046] 図示のようにして放熱板 105を設けることにより、半導体チップ 30への通電に伴つ て生じる熱を効率よく放散させることができるので、配線基板 20Bの熱変形を抑える ことが更に容易になると共に、半導体装置 110の内部応力を抑えることが更に容易 になる。また、昇温に起因する半導体チップ 30の性能の低下も抑制することができる
[0047] したがって、半導体装置 100によれば、高性能化に対応し易いと共に信頼性が高 いものを更に得易くなる。また、半導体装置 100の薄肉ィ匕も更に図り易くなる。さらに 、半導体装置 100をマザ一ボードに実装して電子機器を構成したときには、信頼性 が高い高性能の電子機器を得ることも更に容易になる。なお、放熱板は、他の実施 例の半導体装置にも適宜設けることができる。
[0048] <半導体装置及び配線基板 (第 8実施例） >
図 8に示す半導体装置 150は、（1)受動素子 120及び第 2半導体チップ 130を更 に備えているという点、及び、（2)第 1配線部 10C内に受動素子 120及び第 2半導体 チップ 130それぞれに対応した回路が形成されているという点で、図 2に示した半導 体装置 60と異なる。半導体装置 150における他の構成は半導体装置 60の構成と同 様であるので、図 8に示した構成部材のうちで図 2に示した構成部材と共通するもの には図 2で用いた参照符号と同じ参照符号を付して、その説明を省略する。
[0049] 受動素子 120は、例えば抵抗器、キャパシタ、コイル等であり、この受動素子 120に 形成されている各電極端子 115は、はんだバンプ 123を介して、第 1配線部 10C中 の所定のランド（図示せず。）に接続されている。必要に応じて、図示のように受動素 子 120と第 1配線部 10Cとの間隙及びその周辺に榭脂 125を充填して、受動素子 1 20と第 1配線部 10Cとの接合箇所を補強することができる。
[0050] 第 2半導体チップ 140は、例えばシリコン基板 133上に集積回路が形成されたもの であり、この第 2半導体チップ 140に形成されている各電極端子 135は、はんだバン プを用いることなく金属細線 137を用いて、第 1配線部 10C中の所定のランド（図示 せず。）に接続されている。
[0051] このような構造を有する半導体装置 150は、図 2に示した半導体装置 60と同様の技 術的効果を奏する。また、複数の半導体チップ 30に加えて受動素子 120及び第 2半 導体チップ 140を備えているので、高性能化を図り易い。
[0052] <半導体装置 (変形例） >
上述した半導体装置は、上述した配線基板上に複数の半導体チップがフリツプチ ップボンディングされて 、るものであればょ 、。 1つの第 2配線部にフリップチップボン デイングする半導体チップの数は、 1以上の所望数とすることができる。また、これら 複数の半導体チップ以外の素子を配線基板上に実装するか否かは適宜選択可能で ある。上記複数の半導体チップ以外の素子を配線基板上に実装する場合、どのよう な素子を実装するかは、製造しょうとする半導体装置に求められる機能、性能等に応 じて適宜選定される。
[0053] 上記複数の半導体チップ以外の素子を配線基板上に実装する場合、発熱量の少 ない素子はワイヤレスボンディングにより実装してもよいし、ワイヤボンディングにより 実装してもよ 、。発熱量の多 、素子はワイヤボンディングにより実装することが好まし い。
[0054] <配線基板 (変形例） >
第 1配線部と第 2配線部との一体ィ匕は、例えば第 1配線部における層間絶縁膜が 榭脂製である場合には、第 1配線部及び第 2配線部を互いに別個に作製した後に、 第 1配線部における所定の層間絶縁膜を軟化させて第 2配線部と熱融着させること により行うことができる力 第 2配線部又はその基材の所定の面上にいわゆるビルドア ップ法によって第 1配線部を形成することで両者を一体化させた方が好ましい。第 2 配線部の基材の所定の面上にビルドアップ法によって第 1配線部を形成した場合に は、その後に前記基材にコンタクトプラグを形成して、第 2配線部を得る。
[0055] 図 9に示すように、第 1配線部 10Dには、必要に応じて、少なくとも 1つの機能素子 160を形成することができる。機能素子 160としては、例えば、コンデンサ、デカツプリ ングコンデンサ、抵抗器、インダクタ等を形成することができる。第 2配線部における 第 1配線部側の面に、同様の機能素子を形成することもできる。同図中の参照符号「 20EJは、第 1配線部 10Dを備えた配線基板を示しており、参照符号「170」は、配線 基板 20Eを備えた半導体装置を示して 、る。
[0056] 第 2配線部に形成するコンタクトプラグの数は、この第 2配線部上に実装しょうとする 半導体チップにおける電極端子の総数、及び、前記半導体チップ以外の素子も実装 する場合には当該素子における電極端子の総数を考慮して、適宜選定可能である。
[0057] 少なくとも第 2配線部にフリップチップボンディングにより実装される半導体チップに 対しては、この半導体チップに形成されている電極端子の各々力 当該電極端子毎 に互いに別個のコンタクトプラグに電気的に接続されるように、第 2配線部にコンタクト プラグを形成することが好ましい。その理由は以下の通りである。
内部応力の緩和を実現するために、上述した実施例では、緩和層として第 2配線 部を付加する。この場合に、上述したようにしてコンタクトプラグを形成することにより、 少なくとも上記の半導体チップに対しては、第 2配線部内での配線の引き回しが不要 となる。その結果、当該半導体チップの特性を設計通り又は設計値に近い特性に保 ちつつ、内部応力を抑えることが容易になる。
また、デカップリングコンデンサ等の機能素子を設ける場合、半導体チップの電極 にできるだけ近 、位置に機能素子を設置することが望ま 、。上述したように第 2配 線部内での配線の引き回しが不要であれば、半導体チップの電極に近い位置に機 能素子を配置することが容易になる。
[0058] 第 2配線部における個々のコンタクトプラグの形状は、長手方向の端部にランド部を 有していない形状とすることもできるし、長手方向の一端又は両端にランド部を有して いる形状とすることもできる。コンタクトプラグにランド部を設ける力否かは、適宜選択 可能である。
[0059] 以下、第 1配線部及び第 2配線部それぞれの形成方法の一例を、第 2配線部の基 材材料としてシリコンを用いる場合を例にとり説明する。
[0060] (第 1配線部の形成方法）；
第 1配線部は、いわゆるビルドアップ法により、第 2配線部の所定の面上、コンタクト プラグ形成用の貫通孔まで形成した第 2配線部用基材の所定の面上、又は前記貫 通孔が未形成の第 2配線部用基材の所望の面上に形成することが好ましい。このビ ルドアップ法では、例えば、（1)層間絶縁膜となる電気絶縁膜を形成する第 1サブェ 程、（2)前記電気絶縁膜に所定数のビアホールを形成し、レーザ加工によりビアホー ルを形成したときには必要に応じてデスミア処理を施す第 2サブ工程、及び（3)配線 層となる導電膜を形成する第 3サブ工程、（4)前記導電膜をパターユングして配線層 を形成する第 4サブ工程力 Sこの順番で所望回数繰り返し行われ、その後、最上層とし て位置する配線層における所望の領域、すなわち、ランド部として利用しょうとする領 域を除いた領域をポリイミド等のソルダーレジストで被覆して力 前記の領域上に外 部接続バンプを形成することによって、第 1配線部を得ることができる。ただし、外部 接続バンプの形成は、外部接続バンプが未形成の第 1配線部を一旦形成した後に 第 2配線部を形成し、その後に行うこともできる。
[0061] (第 2配線部の形成方法）；
第 2配線部は、例えば、（a)第 2配線部用基材の母材に凹部を形成する第 1サブェ 程、（b)前記の凹部を導電性材料で埋める第 2サブ工程、及び (c)前記母材を薄肉 化して、前記凹部を埋めている導電性材料を露出させる第 3サブ工程を、この順番で 行うことによって得られる。第 3サブ工程後に、必要に応じて、第 3サブ工程で薄肉化 した母材の平面形状を所定形状にパターユングすることができる。
[0062] 上記 (a)の第 1サブ工程では、上記の母材の所望の面上に例えばシリコン酸化物、 シリコン窒化物、シリコン炭化物、フッ素ドープシリコン酸ィ匕物、酸炭化ケィ素等によ つて電気絶縁層を形成し、この電気絶縁層をリソグラフィ一法によりパターユングして 所定箇所に開口部を形成した後、リアクティブ'イオン'エッチング (RIE)により上記 の開口部力も母材を所望深さにまでエッチングする。これにより、母材の所望箇所に 凹部を形成することができる。母材の厚さは 100〜750 m程度の範囲内で適宜選 定可能であり、凹部の深さは例えば 50〜500 m程度の範囲内で適宜選定可能で ある。また、凹部の水平断面形状を円形とする場合、その直径は例えば 10〜150 m程度の範囲内で適宜選定可能である。
[0063] 上記 (b)の第 2サブ工程では、まず、凹部の内表面及び電気絶縁層の表面に、例 えば TEOS (Si(OC H ) )ガスを原料ガスの 1つとして用いたプラズマ CVD法により
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シリコン酸ィ匕物を堆積させて電気絶縁膜を形成し、その上に例えばスパッタリング法 により銅を堆積させる。原料ガスの 1つとして TEOS (Si(OC H ) )ガスを用いたプラ
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ズマ CVD法によれば、高 、被覆性の下に電気絶縁膜を形成することができるので、 たとえ凹部の深さが深くても、所望の電気絶縁膜を容易に形成することができる。ま た、上記の電気絶縁膜上に堆積させる銅は、ダマシン法（めっき法の 1種）により銅め つきを施す際にシードとして機能する。
[0064] 次に、ダマシン法により銅めつきを施して凹部を銅めつき層により埋め、当該ダマシ ン法で形成した銅めつき層をケミカル 'メカ-カル 'ポリツシング (CMP)により平坦ィ匕 して力もエッチングにより不要箇所の銅めつき層を除去して、凹部内と当該凹部の周 囲に銅めつき層を残す。凹部の周囲に残した銅めつき層は、後述するコンタクトブラ グでのランド部として機能する。なお、ダマシン法による銅めつきによって凹部を埋め る他に、化学的気相蒸着法 (CVD)法により導電材料を堆積させて凹部を埋めること も可能である。また、導電材料としては、銅以外の金属材料や導電性榭脂を用いるこ とちでさる。
[0065] 必要に応じて、母材における厚さ方向の一方の面（凹部を形成した側の面）に、薄 膜プロセスによりコンデンサ、抵抗器、インダクタ等の機能素子を形成してもよい。母 材がシリコン製であるので、種々の半導体拡散プロセスを利用して機能素子を精度 力 く形成することができる。また、設備投資等のコストも容易に抑制することができる
[0066] 上記 (c)の第 3サブ工程では、第 2サブ工程まで経た母材における厚さ方向の他方 の面側力 当該母材を機械研磨により所望の厚さまで薄くした後に RIEにより更に薄 くして、凹部の底面上に形成されている層（プラズマ CVD法によって形成された電気 絶縁膜上にスパッタリング法によって銅を堆積させたもの）を露出させ、その後、凹部 5内に形成されている銅めつき層が露出するまで CMPにより更に研磨する。これによ り、第 2配線部を得ることができる。露出した銅めつき層がコンタクトプラグとして機能 する。
[0067] このとき、機械研磨後の表面には、通常、歪みを持った層が形成され、条件によつ てはマイクロクラックが発生し信頼性低下の原因となる可能性があるため、機械研磨 による除去量、及び切削速度等の条件には充分配慮する必要がある。また、信頼性 に影響を与えな 、範囲であれば、全て機械研磨で薄肉化を行うこともできる。
[0068] 上述の方法の他に、第 2配線部用基材に例えばエッチング法によって貫通孔を形 成し、この貫通孔内に例えばめつき法や CVD法等によって導電性材料を堆積させて 当該貫通孔を埋め、その後、堆積させた導電性材料の表面を平坦ィ匕することによつ ても、第 2配線部を得ることができる。
[0069] 必要に応じて、コンタクトプラグ上にランド部を形成する第 4サブ工程を行うことがで きる。この第 4サブ工程では、まず、第 2配線部上にシリコン酸ィ匕物等によって第 1電 気絶縁膜を形成し、この第 1電気絶縁膜をフォトリソグラフィ一法によってパターニン グして、コンタクトプラグ上に開口部を形成する。次に、開口部を埋めるようにして所 望形状の導電膜を形成し、この導電膜を覆う保護膜をシリコン酸ィ匕物、シリコン窒化 物、シリコン炭化物、フッ素ドープシリコン酸ィ匕物、酸炭化ケィ素等によって形成した 後、この保護膜のうちでコンタクトプラグの上方に位置する領域を除去してここに開口 部を形成する。導電膜のうちで開口部に露出している領域が上記のランド部となる。
[0070] 上述した配線基板は、例えば上述した第 1配線部の形成方法及び第 2配線部の形 成方法それぞれに基づ ヽて第 1配線部及び第 2配線部を形成することにより、得るこ とができる。このとき、第 1配線部の形成方法での工程順及び第 2配線部の形成方法 での工程順が上述の順番であれば、例えば第 2配線部の形成途中で第 1配線部を 形成することも可能である。
[0071] 図 1〜図 3に示した配線基板 20A〜20Cは、例えば、第 2配線部用基材の母材を 用意し、この母材を用いて前記 (a)の第 1サブ工程及び前記 (b)の第 2サブ工程を順 次行った後に、第 1サブ工程で凹部を形成した面とは反対側の面上に第 1配線部（ ただし、外部接続バンプが形成されていないもの）を形成し、その後に前記 (c)の第 3 サブ工程を行って第 2配線部を得た後に外部接続バンプを形成することによって、製 造することができる。第 2配線部を形成する過程で、第 2配線部用基材の母材又は当 該母材を薄肉化したものの平面形状を、例えばエッチングにより所望形状にする。
[0072] また、図 4に示した第 2配線部 20Dは、例えば、第 2配線部用基材の母材を用意し 、この母材の一方の面に (i)第 1配線部に形成される凹部（第 2配線部を収容するた めの凹部）に対応した形状の凸部と (ii)コンタクトプラグを形成するための凹部とを形 成した後、前記凹部を導電性材料で埋め、前記凸部の周辺に例えば榭脂層を形成 して前記凸部の上面との段差をなくして力 当該榭脂層上及び前記凸部上に第 1配 線部用の層間絶縁膜及び配線層を例えばビルドアップ法によって形成し、前記母材 の他の面側から前記榭脂層が露出するまで当該母材を例えばエッチングにより薄肉 化することによって第 2配線部を得た後に外部接続バンプを形成することによって、 製造することができる。このとき、前記榭脂層は第 1配線部の一部として機能する。 以上、幾つかの実施例を挙げて本発明の半導体装置、並びに配線基板及びその 製造方法について説明したが、本発明はこれらの実施例に限定されるものではない 。種々の変形、修飾、組み合わせ等が可能である。

Claims

請求の範囲
[1] 厚さ方向の一方の面に複数の接続端子が配置されると共に前記厚さ方向の他方 の面に複数の外部接続バンプが配置された配線基板と、
前記配線基板上にフリップチップボンディングされることにより前記接続端子に接続 された複数の半導体チップとを備え、
前記配線基板は、
複数の配線層と前記外部接続バンプとを備える第 1配線部と、
前記第 1配線部上で前記第 1配線部と一体化された少なくとも 1つの第 2配線部とを 備え、
前記接続端子は、前記第 2配線部を厚さ方向に貫く貫通孔に設けられたコンタクト プラグ力もなり、
前記コンタクトプラグの一端は、前記配線層のいずれかと直接接し、
前記第 2配線部における前記第 1配線部側の面の大きさは、前記第 1配線部にお ける前記第 2配線部側の面の大きさよりも小さぐ
前記第 2配線部の熱膨張率は、前記第 1配線部の熱膨張率よりも小さぐ前記半導 体チップの熱膨張率と同等であることを特徴とする半導体装置。
[2] 前記半導体チップは、前記第 2配線部上に実装され、
前記第 2配線部における前記半導体チップが実装される面の大きさは、この面に対 向する前記半導体チップの面の大きさよりも大き ヽことを特徴とする請求項 1に記載 の半導体装置。
[3] 前記第 2配線部は、前記第 2配線部を前記半導体チップと共に平面視したときに、 前記半導体チップの全周に亘つて lmm以上はみ出していることを特徴とする請求項
2に記載の半導体装置。
[4] 前記半導体チップは、前記第 2配線部上に実装され、
前記第 2配線部における前記半導体チップが実装される面の大きさは、この面に対 向する前記半導体チップの面の大きさ以下であることを特徴とする請求項 1に記載の 半導体装置。
[5] 前記第 2配線部は、前記コンタクトプラグの他端を露出させた状態で前記第 1配線 部に埋設されていることを特徴とする請求項 1に記載の半導体装置。
[6] 前記半導体チップは、少なくとも 1つの電極端子を備え、
前記電極端子は、それぞれ別個のコンタクトプラグに電気的に接続されていること を特徴とする請求項 1に記載の半導体装置。
[7] 前記半導体チップは、シリコンチップであり、
前記第 2配線部は、シリコン、セラミック、及び感光性ガラスのいずれかからなる基材 を有し、
前記コンタクトプラグは、前記基材に形成されて 、ることを特徴とする請求項 1に記 載の半導体装置。
[8] 前記配線基板上に接合された少なくとも 1つの補強枠材をさらに備えることを特徴と する請求項 1に記載の半導体装置。
[9] 前記補強枠材の熱膨張率は、前記半導体チップの熱膨張率以下であることを特徴 とする請求項 8に記載の半導体装置。
[10] 前記補強枠材は、前記第 1配線部と少なくとも 1つの前記第 2配線部とをそれぞれ 部分的に覆っていることを特徴とする請求項 8に記載の半導体装置。
[11] 前記補強部材を覆うと共に前記半導体チップと接触した放熱板をさらに備えること を特徴とする請求項 8に記載の半導体装置。
[12] 前記第 2配線部における前記第 1配線部側の面及び前記第 1配線部の少なくとも 一方に形成された少なくとも 1つの機能素子をさらに備えることを特徴とする請求項 1 に記載の半導体装置。
[13] 複数の配線層と複数の外部接続バンプとを備える第 1配線部と、
半導体チップをフリップチップボンディングすることが可能な状態で複数の接続端 子が配置された少なくとも 1つの第 2配線部とを備え、
前記第 2配線部は、前記第 1配線部上で前記第 1配線部と一体化され、 前記接続端子は、前記第 2配線部を厚さ方向に貫く貫通孔に設けられたコンタクト プラグ力もなり、
前記コンタクトプラグの一端は、前記配線層のいずれかと直接接し、
前記第 2配線部における前記第 1配線部側の面の大きさは、前記第 1配線部にお ける前記第 2配線部側の面の大きさよりも小さぐ
前記第 2配線部の熱膨張率は、前記第 1配線部の熱膨張率よりも小さぐ前記半導 体チップの熱膨張率と同等であることを特徴とする配線基板。
[14] 前記第 2配線部における前記半導体チップが実装される面の大きさは、この面に対 向する前記半導体チップの面の大きさよりも大きいことを特徴とする請求項 13に記載 の配線基板。
[15] 前記第 2配線部は、前記第 2配線部をこの第 2配線部に前記半導体チップが実装 された状態で平面視したときに、前記半導体チップの全周に亘つて lmm以上はみ 出すことを特徴とする請求項 14に記載の配線基板。
[16] 前記第 2配線部における前記半導体チップが実装される面の大きさは、この面に対 向する前記半導体チップの面の大きさ以下であることを特徴とする請求項 13に記載 の配線基板。
[17] 前記第 2配線部は、前記コンタクトプラグの他端を露出させた状態で前記第 1配線 部に埋設されて！ヽることを特徴とする請求項 13に記載の配線基板。
[18] 前記半導体チップは、少なくとも 1つの電極端子を備え、
前記第 2配線部における前記接続端子の個数は、前記第 2配線部に実装される前 記半導体チップの前記電極端子の総数と等しいことを特徴とする請求項 13に記載の 配線基板。
[19] 前記第 2配線部は、シリコン、セラミック、及び感光性ガラスの ヽずれかからなる基材 を有し、
前記コンタクトプラグは、前記基材に形成されていることを特徴とする請求項 13に 記載の配線基板。
[20] 前記第 1配線部上における少なくとも前記第 2配線部の周囲に接合された少なくと も 1つの補強枠材をさらに備えることを特徴とする請求項 13に記載の配線基板。
[21] 前記補強枠材の熱膨張率は、前記半導体チップの熱膨張率以下であることを特徴 とする請求項 20に記載の配線基板。
[22] 前記補強枠材は、前記第 1配線部と少なくとも 1つの前記第 2配線部とをそれぞれ 部分的に覆っていることを特徴とする請求項 20に記載の配線基板。 前記第 2配線部における前記第 1配線部側の面及び前記第 1配線部の少なくとも 一方に形成された少なくとも 1つの機能素子をさらに備えることを特徴とする請求項 1 3に記載の配線基板。
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