JPS6334928A - スル−ホ−ルの形成方法 - Google Patents
スル−ホ−ルの形成方法Info
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- JPS6334928A JPS6334928A JP17951786A JP17951786A JPS6334928A JP S6334928 A JPS6334928 A JP S6334928A JP 17951786 A JP17951786 A JP 17951786A JP 17951786 A JP17951786 A JP 17951786A JP S6334928 A JPS6334928 A JP S6334928A
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- JP
- Japan
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- hole
- insulating film
- forming
- wiring metal
- etching rate
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- Pending
Links
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- 239000002184 metal Substances 0.000 claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims abstract description 22
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- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 11
- 238000007740 vapor deposition Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 9
- 238000001039 wet etching Methods 0.000 description 3
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体素子にスルーホールを形成する方法
に関するものである。
に関するものである。
第３図（ａ）〜（ｇ）は半導体素子に用いるスルーホー
ルの形成工程を示す断面図であり、この図において、１
は半導体基板、２はこの半導体基板１上に形成された第
１の配線金属、３はこの第１の配線金属２上にｖｉ層さ
れた絶縁膜、４はこの絶縁１］！２３上に塗布したフォ
トレジスト、５はこのフォトレジスト４に写真製版によ
りマスクパターンを転写することにより形成したレジス
トホール開口部、６は前記レジストホール開口部５が形
成されたレジストパターンをマスクとして、ウェット等
による等方性エツチングにより半導体基板１上に積層さ
れた絶縁膜３をエツチングすることにより形成されたス
ルーホール、７は前記第１の配線金属２と回路を構成す
るための第２の配線金属である。
ルの形成工程を示す断面図であり、この図において、１
は半導体基板、２はこの半導体基板１上に形成された第
１の配線金属、３はこの第１の配線金属２上にｖｉ層さ
れた絶縁膜、４はこの絶縁１］！２３上に塗布したフォ
トレジスト、５はこのフォトレジスト４に写真製版によ
りマスクパターンを転写することにより形成したレジス
トホール開口部、６は前記レジストホール開口部５が形
成されたレジストパターンをマスクとして、ウェット等
による等方性エツチングにより半導体基板１上に積層さ
れた絶縁膜３をエツチングすることにより形成されたス
ルーホール、７は前記第１の配線金属２と回路を構成す
るための第２の配線金属である。
次にスルーホールの形成工程を説明する。
まず、第３図（ａ）に示すように、半導体基板１上に第
１の配線金属２を形成し、さらに、第３図（ｂ）に示す
ように、第１の配線金属２上に絶縁膜３を積層する。次
に、第３図（Ｃ）に示すように、絶縁膜３の上にフォト
レジスト４を塗布した後、第３図（ｄ）に示すように、
写真製版によりフォトレジスト４にスルーホールを形成
するためのマスクパターンを転写し、レジストホール開
口部５を形成する。このレジストホール開口部５が形成
されたレジストパターンをマスクとして、ウェット等に
よる等方性エツチングにより絶縁膜３をエツチングし、
第３図（ｅ）に示すようにスルーホール６を形成する。
１の配線金属２を形成し、さらに、第３図（ｂ）に示す
ように、第１の配線金属２上に絶縁膜３を積層する。次
に、第３図（Ｃ）に示すように、絶縁膜３の上にフォト
レジスト４を塗布した後、第３図（ｄ）に示すように、
写真製版によりフォトレジスト４にスルーホールを形成
するためのマスクパターンを転写し、レジストホール開
口部５を形成する。このレジストホール開口部５が形成
されたレジストパターンをマスクとして、ウェット等に
よる等方性エツチングにより絶縁膜３をエツチングし、
第３図（ｅ）に示すようにスルーホール６を形成する。
次に、第３図（ｆ）に示すように、レジストパターンを
除去し、第３図（ｇ）に示すように、第２の配線金属７
を形成することにより、第１および第２の配線金属２お
よび７のコンタクトを得るものである。
除去し、第３図（ｇ）に示すように、第２の配線金属７
を形成することにより、第１および第２の配線金属２お
よび７のコンタクトを得るものである。
上記のような従来のスルーホールの形成方法では、第２
の配線金属７の厚さが、第４図に示す段差部分（破線で
囲まれた部分）８で、絶縁膜３に形成したスルーホール
６の段差のために薄くなり、コンタクト抵抗の上昇ある
いはコンタクト不良を起すという問題点があった。
の配線金属７の厚さが、第４図に示す段差部分（破線で
囲まれた部分）８で、絶縁膜３に形成したスルーホール
６の段差のために薄くなり、コンタクト抵抗の上昇ある
いはコンタクト不良を起すという問題点があった。
この発明は、かかる問題点を解消するためになされたも
ので、コンタクト抵抗の上昇がなく、かつコンタクト不
良を防止したスルーホールの形成方法を得ることを目的
とする。
ので、コンタクト抵抗の上昇がなく、かつコンタクト不
良を防止したスルーホールの形成方法を得ることを目的
とする。
この発明に係るスルーホールの形成方法は、半導体基板
上に配線金属を形成する工程、この配線全屈上に下層の
絶縁膜よりもエツチングレートが速い絶縁膜を上層にし
て複数層の絶縁膜を形成する工程、最上層の絶縁膜の上
にレジストを塗布し、マスクパターンを転写しレジスト
パターンを形成する工程、レジストパターンをマスクと
して複数層の絶縁膜をエツチングしてテーパ状のスルー
ホールを形成する工程、レジストパターンを除去した後
、スルーホール部分に金属蒸着を行い、配線金属を形成
する工程を含むものである。
上に配線金属を形成する工程、この配線全屈上に下層の
絶縁膜よりもエツチングレートが速い絶縁膜を上層にし
て複数層の絶縁膜を形成する工程、最上層の絶縁膜の上
にレジストを塗布し、マスクパターンを転写しレジスト
パターンを形成する工程、レジストパターンをマスクと
して複数層の絶縁膜をエツチングしてテーパ状のスルー
ホールを形成する工程、レジストパターンを除去した後
、スルーホール部分に金属蒸着を行い、配線金属を形成
する工程を含むものである。
この発明においては、下層の絶縁膜よりエツチングレー
トの速い絶縁膜を上層に形成したことから、絶縁膜は側
面がテーパ状にエツチングされてスルーホールが形成さ
れるので、その上に形成される配線金属の厚さがスルー
ホール側面においてほぼ均一になる。
トの速い絶縁膜を上層に形成したことから、絶縁膜は側
面がテーパ状にエツチングされてスルーホールが形成さ
れるので、その上に形成される配線金属の厚さがスルー
ホール側面においてほぼ均一になる。
以下、この発明の一実施例を第１図、第２図について説
明する。第１図において、第３図と同一符号は同じもの
を示し、９は前記絶縁膜３上に形成された、この絶縁膜
３よりもエツチングレートが速い絶縁膜である。
明する。第１図において、第３図と同一符号は同じもの
を示し、９は前記絶縁膜３上に形成された、この絶縁膜
３よりもエツチングレートが速い絶縁膜である。
次に、この発明によるスルホールの形成工程について説
明する。
明する。
まず、第１図（ａ） 、（ｂ）に示すように、半導体基
板１上に配線金属２と絶縁膜３を形成し、その北に第３
図（Ｃ）に示すように、絶縁膜３よりエツチングレート
の速い絶縁膜９を形成する。その後、第１図（ｄ）に示
すように、絶縁膜９の上にフォトレジスト４を塗布した
後、第１図（ｅ）に示すようにフォトレジスト４にスル
ーホールを形成するためのマスクパターンを転写し、レ
ジストホール開口部５を形成する。このレジストホール
開口部５が形成されたレジストパターンをマスクとして
ウェットエツチングを行い、その後、連続してエツチン
グレートの遅い絶縁膜３のウェットエツチングを行うこ
とにより第１図（ｆ）に示すように、段差の小さなテー
パ状の付いたスルーホール６が形成される。その後、第
１図（ｇ）に示すように、レジストパターンを除去した
後、第１図（ｈ）に示すように、配線金属７を形成する
。この状態では、第２図に示すように、スルーホール側
面における配線金属７の厚さを段差部分１０のように、
均一にすることができる。
板１上に配線金属２と絶縁膜３を形成し、その北に第３
図（Ｃ）に示すように、絶縁膜３よりエツチングレート
の速い絶縁膜９を形成する。その後、第１図（ｄ）に示
すように、絶縁膜９の上にフォトレジスト４を塗布した
後、第１図（ｅ）に示すようにフォトレジスト４にスル
ーホールを形成するためのマスクパターンを転写し、レ
ジストホール開口部５を形成する。このレジストホール
開口部５が形成されたレジストパターンをマスクとして
ウェットエツチングを行い、その後、連続してエツチン
グレートの遅い絶縁膜３のウェットエツチングを行うこ
とにより第１図（ｆ）に示すように、段差の小さなテー
パ状の付いたスルーホール６が形成される。その後、第
１図（ｇ）に示すように、レジストパターンを除去した
後、第１図（ｈ）に示すように、配線金属７を形成する
。この状態では、第２図に示すように、スルーホール側
面における配線金属７の厚さを段差部分１０のように、
均一にすることができる。
なお、上記実施例では、絶縁膜３の上に、この絶縁膜３
よりエツチングレートの速い絶縁膜９を形成した２層構
造の場合について説明したが、絶縁膜３上にエツチング
レートの速い絶縁膜９、さらにこの絶縁膜９よりエツチ
ングレートの速い絶縁膜というように、下層の絶縁膜よ
りもエツチングレートの速い絶縁膜を何層にも積層する
ことによっても同様の効果を得ることができる。
よりエツチングレートの速い絶縁膜９を形成した２層構
造の場合について説明したが、絶縁膜３上にエツチング
レートの速い絶縁膜９、さらにこの絶縁膜９よりエツチ
ングレートの速い絶縁膜というように、下層の絶縁膜よ
りもエツチングレートの速い絶縁膜を何層にも積層する
ことによっても同様の効果を得ることができる。
また、エツチングレートの遅い絶縁膜から速い絶縁膜を
連続して積層することによっても同様の効果が得られる
。
連続して積層することによっても同様の効果が得られる
。
この発明は以上説明したとおり、半導体基板上に配線金
属を形成する工程、この配線金属上に下層の絶縁膜より
もエツチングレートが速い絶縁膜を上層にして複数層の
絶縁膜を形成する工程、最上層の絶縁膜の上にレジスト
を塗布し、マスクパターンを転写しレジストパターンを
形成する工程、レジストパターンをマスクとして複数層
の絶縁膜をエツチングしてテーパ状のスルーホールを形
成する工程、レジストパターンを除去した後、スルーホ
ール部分に金属蒸着を行い、配線金属を形成する工程を
含むので、スルーホール側面における配線金属の厚さを
ほぼ均一にすることができる。したがって、コンタクト
抵抗を低減することができるばかりでなく、コンタクト
不良を解消することができる等の利点が得られる。
属を形成する工程、この配線金属上に下層の絶縁膜より
もエツチングレートが速い絶縁膜を上層にして複数層の
絶縁膜を形成する工程、最上層の絶縁膜の上にレジスト
を塗布し、マスクパターンを転写しレジストパターンを
形成する工程、レジストパターンをマスクとして複数層
の絶縁膜をエツチングしてテーパ状のスルーホールを形
成する工程、レジストパターンを除去した後、スルーホ
ール部分に金属蒸着を行い、配線金属を形成する工程を
含むので、スルーホール側面における配線金属の厚さを
ほぼ均一にすることができる。したがって、コンタクト
抵抗を低減することができるばかりでなく、コンタクト
不良を解消することができる等の利点が得られる。
第１図はこの発明のスルーホールの形成工程を説明する
図、第２図はこの発明により得られた半導体装置の断面
図、第３図は従来のスルーホールの形成工程を説明する
図、第４図は従来例の半導体装置を示す断面図である。 図において、１は半導体基板、２，７は配線金属、３，
９は絶縁膜、４はフォトレジスト、６はスルーホールで
ある。 なお、各図中の同一符号は同一または相当部分を示す。
図、第２図はこの発明により得られた半導体装置の断面
図、第３図は従来のスルーホールの形成工程を説明する
図、第４図は従来例の半導体装置を示す断面図である。 図において、１は半導体基板、２，７は配線金属、３，
９は絶縁膜、４はフォトレジスト、６はスルーホールで
ある。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 半導体基板上に配線金属を形成する工程、前記配線金属
の上に下層の絶縁膜よりもエッチングレートが速い絶縁
膜を上層にして複数層の絶縁膜を形成する工程、前記最
上層の絶縁膜の上にレジストを塗布し、マスクパターン
を転写しレジストパターンを形成する工程、前記レジス
トパターンをマスクとして前記複数層の絶縁膜をエッチ
ングしテーパ状のスルーホールを形成する工程、前記レ
ジストパターンを除去した後、前記スルーホール部分に
金属蒸着を行い、配線金属を形成する工程を含むことを
特徴とするスルーホールの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17951786A JPS6334928A (ja) | 1986-07-29 | 1986-07-29 | スル−ホ−ルの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17951786A JPS6334928A (ja) | 1986-07-29 | 1986-07-29 | スル−ホ−ルの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6334928A true JPS6334928A (ja) | 1988-02-15 |
Family
ID=16067168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17951786A Pending JPS6334928A (ja) | 1986-07-29 | 1986-07-29 | スル−ホ−ルの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6334928A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008147692A (ja) * | 1995-11-27 | 2008-06-26 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2017152502A1 (zh) * | 2016-03-09 | 2017-09-14 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法和显示面板 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100731A (en) * | 1980-12-15 | 1982-06-23 | Nec Corp | Manufacture of semiconductor device |
-
1986
- 1986-07-29 JP JP17951786A patent/JPS6334928A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100731A (en) * | 1980-12-15 | 1982-06-23 | Nec Corp | Manufacture of semiconductor device |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008147692A (ja) * | 1995-11-27 | 2008-06-26 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7786553B1 (en) | 1995-11-27 | 2010-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device |
| US7800235B2 (en) | 1995-11-27 | 2010-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device |
| JP2010272883A (ja) * | 1995-11-27 | 2010-12-02 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| JP2011238956A (ja) * | 1995-11-27 | 2011-11-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2012119707A (ja) * | 1995-11-27 | 2012-06-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2017152502A1 (zh) * | 2016-03-09 | 2017-09-14 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法和显示面板 |
| US10374062B2 (en) | 2016-03-09 | 2019-08-06 | Boe Technology Group Co., Ltd. | Array substrate, manufacturing method thereof and display panel |
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