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JPS63202067A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS63202067A
JPS63202067A JP62034854A JP3485487A JPS63202067A JP S63202067 A JPS63202067 A JP S63202067A JP 62034854 A JP62034854 A JP 62034854A JP 3485487 A JP3485487 A JP 3485487A JP S63202067 A JPS63202067 A JP S63202067A
Authority
JP
Japan
Prior art keywords
electrode
emitter
epitaxial layer
etching
resist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62034854A
Other languages
English (en)
Inventor
Yasutomo Kajikawa
靖友 梶川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP62034854A priority Critical patent/JPS63202067A/ja
Priority to US07/152,496 priority patent/US4824805A/en
Publication of JPS63202067A publication Critical patent/JPS63202067A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
    • H01L29/66318—Heterojunction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/011—Bipolar transistors

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  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造プロセスに関するものであ
る。
〔従来の技術〕
ヘテロ接合バイポーラトランジスタ（以下ＨＢＴという
）としては、例えば電子通信学会電子デバイス研究会資
料ＥＤ８６−１０７に示されたものがある。
そして第２図（ａ）〜（ｈ）は、このようなＨＢＴにお
ける従来の製造方法を示す主工程断面図である。以下に
従来のＨＢＴの製造方法について説明する。
第２図（ａ）：まず、半導体基板（１）上に、コレクタ
層（２）、ベース層（３）、エミツタ層（４）の半導体
層から成るエピタキシャル層を成長させる。その後、こ
のエミツタ層（４）の表面全面にレジス）　（５）を塗
布し、写真製版法によ）、エミッタ電極用のリセス部を
形成する。
第２図（ｂ）：次に、上記表面全面にエミッタ電極用金
属（６）を蒸着する。
第２図（Ｃ）二次に、リフトオフ法により上記レジスト
（５）及びその上部のエミッタ電極用金属（６）を除去
しエミッタ電極（６ａ）を形成する。
第２図（ｄ）：次に、再度、上記表面全面にレジスト（
７）を塗布する＠ 第２図（ｅ）：次に、再度、写真製版法にょシェミツタ
メサエッチング用のレジストマスク（７ａ）を形成する
。
第２図げ）：次に、ウェットエツチングによるサイドエ
ツチングを利用して、エミッタメサエ・ソチングを実施
する。
第２図（ｇ）：次に、上記表面にペース電極用金属（８
）を蒸着する。
第２図（ｈ）二次に、リフトオフ法によりエミツタメサ
（４ａ）及びエミッタ電極（６ａ）上のレジストマスク
（７ａ）とベース電極用金属（８）を除去し、ベース電
極（８ａ）を形成する。
〔発明が解決しようとする問題点〕
従来のＨＢＴの製造方法は以上のように構成されておシ
、エミッタメサエッチングのために、レジストマスク（
７ａ）をエミッタを極（６ａ）を覆うように写真製版法
により形成することが必要であり、ベース電極をエミッ
タに対して自己整合的に形成できる製造方法ではあるが
、エミッタ寸法の微細化を困難にするとともにエミッタ
とベース電極の間隔の短いＨＢＴが容易に得られないな
どの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、エミッタ電極の形成、エミッタメサエッチン
グ、ベース電極の形成を自己整合的に行うことができる
とともに、エミッタ寸法の微細化が容易で、かつ、エミ
ッタとベースＷｌ極の間隔の短いＨＢＴの製造方法を得
ることを目的とする。
〔問題点を解決するための手段〕
この発明に係る半導体装置の製造方法は、半導体層とし
ての通常のエピタキシャル層の上に余分なエピタキシャ
ル層を設け、この余分なエピタキシャル層を選択エツチ
ングしてリセス部（くぼみ部）を形成し、このリセス部
内に金属蒸着により所望の電極を形成した後、このリセ
ス部内をレジストで埋め、このレジストをマスクとして
上記余分のエピタキシャル層及び上記通常のエピタキシ
ャル層の所望の部位のエツチングと他の所望の電極形成
を行なうものである。
〔作用〕
この発明における半導体装置の製造方法は、上記の余分
なエピタキシャル層を選択エツチングして形成したリセ
ス部を利用して、電極の形成及び通常のエピタキシャル
層のエツチングを自己整合的に行なう。
〔発明の実施例〕
以下、この発明の一実施例を図について説明する。第１
図（ａ）〜（ｈ）はこの発明であるＨＢＴの製造方法を
示す主工程断面図である。図において、（１）〜（８）
は上記従来製造方法と同様のものである。（９）はエミ
ツタ層（４）の上部に成長させたエピタキシャル層であ
る。
第１図（ａ）：まず、半導体基板（１）上に、コレクタ
Ｗ（２）１ベ一ス層（３）、エミツタ層（４）の半導体
層から成るエピタキシャル層を成長させる。更にこのエ
ミツタ層（４）の上部に一定厚さのエピタキシャル層（
９）を成長させる。その後、このエピタキシャル層（９
）上全面にレジスト（５）を塗布し、写真製版法により
、エミッタ電極用レジストパターンを形成し、このレジ
ストパターンをマスクとしてウェットエツチングにより
余分なエピタキシャル層（９）を選択エツチングし、リ
セス部（くぼみ部）を形成する。
第１図（ｂ）二次に、上記のレジストマスク（５）を利
用して表面よシュミッタ電極用金属（６）を蒸着する。
第１図（Ｃ）：次に、リフトオフ法により、上記レジス
トマスク＋５）及びエミッタ電極用金属（６）を除去し
、上記リセス部内にエミッタ電極（６ａ）を形成する。
第１図（ｄ）：次に、再度、上記表面よりレジスト（７
）を塗布し、上記リセス部を埋める。
第１図（ｅ）：次に、上記レジスト（７）をドライエツ
チングし、上記リセス部を除いてエピタキシャル層（９
）を露出させる。
第１図（ｆ）：次に、上記リセス部に残したレジヌ）　
（７ａ）をマスクとして、ウェットエツチングによりエ
ミツタメサ（４ａ）を形成する。
第１図（ｇ）：次に、上記表面よりベース電極用金属（
８）を蒸着する。
第１図（ｈ）：次に、リフトオフ法により、エミッタメ
サ（４ａ）及びエミッタ電極（６ａ）上のレジスト（７
ａ）とペース電極用金属（８）を除去し、ペース電極（
８ａ）を形成する。
〔発明の効果〕
以上のように、この発明によれば余分なエピタキシャル
層を選択エツチングして形成したリセス部を利用して電
極の形成及び通常のエピタキシャル層のエツチングを自
己整合的に行えるので、通常のエピタキシャル層のエツ
チング後の仕上り寸法の小さい、かつ、このエツチング
後の通常のエピタキシャル層と電極との間隔が短かい半
導体装置が容易に得られる効果がある。また、通常のエ
ピタキシャル層のエツチングの際に、電極をレジストで
覆っているので、異常エツチングを防げる効果もある。
【図面の簡単な説明】
第１図（ａ）〜（ｈ）はこの発明の一実施例によるヘテ
ロ接合バイポーフトランジスタ（ＨＢＴ）の製造方法を
示す主工程断面図、第２図（ａ）〜（ｈ）は従来のＨＢ
Ｔの製造方法を示す主工程断面図である。 図において、（１）は半導体基板、（２）はコレクタ層
、（３）はベース層、（４）はエミツタ層、（５）はレ
ジスト、（６ａ）はエミッタ電極、（７）はレジスト、
（８ａ）はペースｆｉ４ｉ、（９）はエピタキシャル層
でアル。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 半導体層としての通常のエピタキシャル層の上に余分な
    エピタキシャル層を設け、この余分なエピタキシャル層
    を選択エッチングしてリセス部を形成し、このリセス部
    内の、露出する通常のエピタキシャル層上に金属蒸着に
    より所望の第１の電極を形成した後、このリセス部内を
    レジストで埋め、このレジストをマスクとして、上記余
    分のエピタキシャル層及び上記通常のエピタキシャル層
    の所望の部位のエッチングと、そのエッチングされて露
    出する半導体層上に所望の第２電極の形成とを行うこと
    を特徴とする半導体装置の製造方法。
JP62034854A 1987-02-17 1987-02-17 半導体装置の製造方法 Pending JPS63202067A (ja)

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JP62034854A JPS63202067A (ja) 1987-02-17 1987-02-17 半導体装置の製造方法
US07/152,496 US4824805A (en) 1987-02-17 1988-02-05 Method of manufacturing semiconductor device

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