JPH02116135A - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタの製造方法Info
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- JPH02116135A JPH02116135A JP26974988A JP26974988A JPH02116135A JP H02116135 A JPH02116135 A JP H02116135A JP 26974988 A JP26974988 A JP 26974988A JP 26974988 A JP26974988 A JP 26974988A JP H02116135 A JPH02116135 A JP H02116135A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はへテロ接合バイポーラトランジスタの製造方法
に関する。
に関する。
（従来の技術）
近年、半導体装置の高速化、高集積化に向けて、活発な
研究開発が進められている。特に化合物半導体等のへテ
ロ接合を利用したバイポーラトランジスタ（以下、ＨＢ
Ｔと称す）は、ベースを高ドーピングしてもエミッタ注
入効率を高く保てるため、高利得で高速性能を有するデ
バイスとして注目されている。このＨＢＴは分子線エピ
タキシャル成長法、有機金属気相成長法、イオン注入技
術等の化合物半導体及び絶縁体の薄膜多層プロセス技術
の進展に伴い、その実現が可能となった。
研究開発が進められている。特に化合物半導体等のへテ
ロ接合を利用したバイポーラトランジスタ（以下、ＨＢ
Ｔと称す）は、ベースを高ドーピングしてもエミッタ注
入効率を高く保てるため、高利得で高速性能を有するデ
バイスとして注目されている。このＨＢＴは分子線エピ
タキシャル成長法、有機金属気相成長法、イオン注入技
術等の化合物半導体及び絶縁体の薄膜多層プロセス技術
の進展に伴い、その実現が可能となった。
ＨＢＴにおいて、その特有の）替在能力を引き出すため
に、デバイス構造のセルファライン化、微細化を可能と
した高度な製作プロセス技術の開発が重要な役割を果た
す。従来は第２図に示すＨＢＴの製造方法が用いられて
いた。従来のＨＢＴ製造方法では、まず、第２図（ａ）
と（ｇ）及び（ｂ）と（ｈ）に示すように、基板１上に
ｎ −ＧａＡｓからなるコレクタ層２、ｐ −ＧａＡｓ
からなるベース層３、ｎ−ＡｌＧａＡｓからなるエミッ
タ層４を形成した後に、ＳｉＯ２マスク５を用いて、基
板１をベース層３に達するまでにエツチングしていた。
に、デバイス構造のセルファライン化、微細化を可能と
した高度な製作プロセス技術の開発が重要な役割を果た
す。従来は第２図に示すＨＢＴの製造方法が用いられて
いた。従来のＨＢＴ製造方法では、まず、第２図（ａ）
と（ｇ）及び（ｂ）と（ｈ）に示すように、基板１上に
ｎ −ＧａＡｓからなるコレクタ層２、ｐ −ＧａＡｓ
からなるベース層３、ｎ−ＡｌＧａＡｓからなるエミッ
タ層４を形成した後に、ＳｉＯ２マスク５を用いて、基
板１をベース層３に達するまでにエツチングしていた。
次に、第２図（Ｃ）と（ｉ）に示すように、マスク５の
一部及びベース層３の一部を露出したマスクを用いて基
板１の全面にＡｕＺｎ層を蒸着した後に、マスク５をリ
フトオフすることによってベース電極３３を形成してい
た。更に、第２図（ｄ）とθ）に示すように、基板全面
にホトレジスト６を塗布し、その平坦化工程を行うこと
により、金属層５５の表面５６及びマスク５の表面５７
を露出した後に、金属層５５及びマスク５を除去するこ
とによって、第２図（ｅ）と（ｋ）に示すように、エミ
ッタ電極４４を形成していた。又、前記エミッタ電極を
引き出すために、第２図（Ｏと（１）に示すように、高
抵抗イオン注入層７上にエミッタ引き出し電極４５を設
けていた。
一部及びベース層３の一部を露出したマスクを用いて基
板１の全面にＡｕＺｎ層を蒸着した後に、マスク５をリ
フトオフすることによってベース電極３３を形成してい
た。更に、第２図（ｄ）とθ）に示すように、基板全面
にホトレジスト６を塗布し、その平坦化工程を行うこと
により、金属層５５の表面５６及びマスク５の表面５７
を露出した後に、金属層５５及びマスク５を除去するこ
とによって、第２図（ｅ）と（ｋ）に示すように、エミ
ッタ電極４４を形成していた。又、前記エミッタ電極を
引き出すために、第２図（Ｏと（１）に示すように、高
抵抗イオン注入層７上にエミッタ引き出し電極４５を設
けていた。
（発明が解決しようとする問題点ン
ところが、このような従来のＨＢＴ製造方法において、
ベース電極とエミッタ引出し電極との短絡を避けるため
に、ＳｉＯ□マスク５の一部のみを露出しなホトレジス
トマスクを利用することによってベース電極を形成する
ため、このホトレジストマスクをリフトオフした時に、
第２図（Ｃ）に示したように、ＳｉＯ２マスク上の一部
のみに金属層５５が残るため、この５１０２マスク上に
段差が生じる。その結果、その後のホトレジストの平坦
化工程及びエミッタ電極形成工程が困難となる。つまり
、前述の段差のために、金属層５５が露出された後も、
ＳｉＯ２マスク５が露出されるまでに、更に、金属層５
５の厚み程度に、前記ホトレジストのエッチバック、即
ち、平坦化、工程を続ける必要がある。その結果、基板
上のホトレジストがかなり薄くなり、エミッタ電極を形
成する時のリフトオフがきわめて困難となる。以上述べ
たことから、このような従来の製造方法は、単体レベル
のＨＢＴを実現できても、その微細化及び集積化が不可
能という欠点があった。
ベース電極とエミッタ引出し電極との短絡を避けるため
に、ＳｉＯ□マスク５の一部のみを露出しなホトレジス
トマスクを利用することによってベース電極を形成する
ため、このホトレジストマスクをリフトオフした時に、
第２図（Ｃ）に示したように、ＳｉＯ２マスク上の一部
のみに金属層５５が残るため、この５１０２マスク上に
段差が生じる。その結果、その後のホトレジストの平坦
化工程及びエミッタ電極形成工程が困難となる。つまり
、前述の段差のために、金属層５５が露出された後も、
ＳｉＯ２マスク５が露出されるまでに、更に、金属層５
５の厚み程度に、前記ホトレジストのエッチバック、即
ち、平坦化、工程を続ける必要がある。その結果、基板
上のホトレジストがかなり薄くなり、エミッタ電極を形
成する時のリフトオフがきわめて困難となる。以上述べ
たことから、このような従来の製造方法は、単体レベル
のＨＢＴを実現できても、その微細化及び集積化が不可
能という欠点があった。
本発明の目的は、上記の問題点を解決し、ｇ＆細化、集
積化に適応したベテロ接合バイポーラトランジスタの製
造方法を提供することにある。
積化に適応したベテロ接合バイポーラトランジスタの製
造方法を提供することにある。
（問題点を解決するための手段）
本発明のへテロ接合バイポーラトランジスタの製造方法
は、半絶縁性基板上にコレクタ層、ベース層及びエミッ
タ層を形成すべき第１の半導体材料、第２の半導体材料
及び前記第２の半導体材料よりも広いバンドギャップを
有する第３の半導体材料を順次積層形成する工程と、所
定のパターンを有する第１のマスクを形成する工程と、
前記第１のマスクを用いて、前記半絶縁性基板を前記ベ
ース層に達するまで選択的にエツチングする工程と、ベ
ース層電極用金属層を基板全面に蒸着する工程と、少な
くとも、前記第１のマスク及びベース層の一部を覆う第
２のマスクを用いて、基板上のベース層電極用金属を選
択的に除去する工程と、基板全面にホトレジストを塗布
する工程と、このホトレジストの平坦化を行うことによ
り前記第１のマスク上の金属を露出する工程と、この金
属及び第１のマスクを除去し、エミッタ層電極用金属を
基板全面に蒸着する工程と、前記ホトレジストを除去す
ることによってエミッタ電極を形成する工程と、基板全
面に所定の厚さの絶縁体層を成長する工程と、この絶縁
体層の平坦化を行うことにより前記エミッタ電極を露出
する工程と、その後に、少なくとも、このエミッタ電極
の一部を露出させた第３のマスクを用いて、エミッタ層
引出し電極を形成する工程とを含む構成を有している。
は、半絶縁性基板上にコレクタ層、ベース層及びエミッ
タ層を形成すべき第１の半導体材料、第２の半導体材料
及び前記第２の半導体材料よりも広いバンドギャップを
有する第３の半導体材料を順次積層形成する工程と、所
定のパターンを有する第１のマスクを形成する工程と、
前記第１のマスクを用いて、前記半絶縁性基板を前記ベ
ース層に達するまで選択的にエツチングする工程と、ベ
ース層電極用金属層を基板全面に蒸着する工程と、少な
くとも、前記第１のマスク及びベース層の一部を覆う第
２のマスクを用いて、基板上のベース層電極用金属を選
択的に除去する工程と、基板全面にホトレジストを塗布
する工程と、このホトレジストの平坦化を行うことによ
り前記第１のマスク上の金属を露出する工程と、この金
属及び第１のマスクを除去し、エミッタ層電極用金属を
基板全面に蒸着する工程と、前記ホトレジストを除去す
ることによってエミッタ電極を形成する工程と、基板全
面に所定の厚さの絶縁体層を成長する工程と、この絶縁
体層の平坦化を行うことにより前記エミッタ電極を露出
する工程と、その後に、少なくとも、このエミッタ電極
の一部を露出させた第３のマスクを用いて、エミッタ層
引出し電極を形成する工程とを含む構成を有している。
（作用）
本発明によれば、エミッタメサ形成用マスクを用いてベ
ース層に達するまで基板をエツチングした後に、前記マ
スクを含む基板全面にベース電極用金属を蒸着するため
、前記マスク上に段差が生じない。従って、その後のエ
ミッタ電極形成用平坦化工程が容易に行なうことが出来
る。また、ベース電極とエミッタ引出し電極間に絶縁体
層が設けられているため、前記画電極の短絡の心配がな
い。
ース層に達するまで基板をエツチングした後に、前記マ
スクを含む基板全面にベース電極用金属を蒸着するため
、前記マスク上に段差が生じない。従って、その後のエ
ミッタ電極形成用平坦化工程が容易に行なうことが出来
る。また、ベース電極とエミッタ引出し電極間に絶縁体
層が設けられているため、前記画電極の短絡の心配がな
い。
（実施例）
以下に図面を参照して本発明の詳細な説明する。第１図
（ａ）〜（ｈ）は本発明の一実施例を示すヘテロ接合バ
イポーラトランジスタの製造工程順序図、第１図（ｉ）
〜（ｐ）はその平面図である。まず、第１図（ａ）と（
ｉ）及び（ｂ）と（ｉ）に示すように、基板１上にｎ
−ＧａＡｓからなるコレクタ層２、ｐ −ＧａＡｓから
なるベース層３、ｎ −ＡｌＧａＡｓからなるエミッタ
層４を形成した後に、５１０２マスク５を用いて、基板
１をベース層３に達するまでにエツチングする。次に第
１図（Ｃ）と（ｋ）に示すように、ＡｕＺｎからなるベ
ース層電極用金属を０．２ｐｍ程度で基板全面に蒸着す
る。その後に、マスク６６を用いて基板上のＡｕＺｎを
選択的に除去する。（第１図（ｄ）と（１）参照）。そ
して、基板全面にホトレジスト６を塗布し、第１図（ｅ
）と（ｍ）に示すように、その平坦化を行うことにより
マスク５上の金属層５５を露出する。次に、イオンミリ
ングによって金属層５５及びマスク５を除去した後に、
ＡｕＧｅからなるエミッタ電極用金属を０．２μｍ程度
で基板全面に蒸着し、ホトレジスト６をリフトオフする
ことによって、第１図（０と（ｎ）に示すように、エミ
ッタ電極４４を形成する。更に、前記マスクを除去した
後に、基板全面に０．５ｐｍ程度の８１０２膜を成長し
、エミッタ電極４４が露出されるまでその平坦化を行う
（第１図（ｇ）と（０）参照）。その後に、第１図（ｈ
）と（ｐ）に示すように、少なくともエミッタ電極４４
の一部を露出させたマスクを用いて、Ｔｉ−Ａｕからな
るエミッタ引出し電極４５を形成する。最後に、図で示
してないが、周知の方法でコレクタ層２の所定部分を露
出させＡｕＧｅからなる電極を設けると、本発明のへテ
ロ接合バイポーラトランジスタが得られる。
（ａ）〜（ｈ）は本発明の一実施例を示すヘテロ接合バ
イポーラトランジスタの製造工程順序図、第１図（ｉ）
〜（ｐ）はその平面図である。まず、第１図（ａ）と（
ｉ）及び（ｂ）と（ｉ）に示すように、基板１上にｎ
−ＧａＡｓからなるコレクタ層２、ｐ −ＧａＡｓから
なるベース層３、ｎ −ＡｌＧａＡｓからなるエミッタ
層４を形成した後に、５１０２マスク５を用いて、基板
１をベース層３に達するまでにエツチングする。次に第
１図（Ｃ）と（ｋ）に示すように、ＡｕＺｎからなるベ
ース層電極用金属を０．２ｐｍ程度で基板全面に蒸着す
る。その後に、マスク６６を用いて基板上のＡｕＺｎを
選択的に除去する。（第１図（ｄ）と（１）参照）。そ
して、基板全面にホトレジスト６を塗布し、第１図（ｅ
）と（ｍ）に示すように、その平坦化を行うことにより
マスク５上の金属層５５を露出する。次に、イオンミリ
ングによって金属層５５及びマスク５を除去した後に、
ＡｕＧｅからなるエミッタ電極用金属を０．２μｍ程度
で基板全面に蒸着し、ホトレジスト６をリフトオフする
ことによって、第１図（０と（ｎ）に示すように、エミ
ッタ電極４４を形成する。更に、前記マスクを除去した
後に、基板全面に０．５ｐｍ程度の８１０２膜を成長し
、エミッタ電極４４が露出されるまでその平坦化を行う
（第１図（ｇ）と（０）参照）。その後に、第１図（ｈ
）と（ｐ）に示すように、少なくともエミッタ電極４４
の一部を露出させたマスクを用いて、Ｔｉ−Ａｕからな
るエミッタ引出し電極４５を形成する。最後に、図で示
してないが、周知の方法でコレクタ層２の所定部分を露
出させＡｕＧｅからなる電極を設けると、本発明のへテ
ロ接合バイポーラトランジスタが得られる。
（本発明の効果）
以上詳細に説明したように、本発明によれば、エミッタ
メサ形成用マスクを用いてベース層に達するまでに基板
をエツチングした後に、前記マスクを含む基板全面にベ
ース電極用金属を蒸着するため、前記マスク上に段差が
生じない。従ってその後のエミッタ電極形成用平坦化工
程が容易に行なわれるため、微細化、集積化に適応し、
がっ、量産化に向いたヘテロ接合バイポーラトランジス
タが実現できる。
メサ形成用マスクを用いてベース層に達するまでに基板
をエツチングした後に、前記マスクを含む基板全面にベ
ース電極用金属を蒸着するため、前記マスク上に段差が
生じない。従ってその後のエミッタ電極形成用平坦化工
程が容易に行なわれるため、微細化、集積化に適応し、
がっ、量産化に向いたヘテロ接合バイポーラトランジス
タが実現できる。
第１図（ａ）〜（ｈ）及び（ｉ）〜（ｐ）は本発明バイ
ポーラトランジスタの製造方法の一実施例を説明するた
めの工程順に配置した半導体チップの断面図及び平面図
で、第２図（ａ）〜（Ｏ及び（ｇ）〜（１）は従来のバ
イポーラトランジスタの製造方法を説明するための工程
順に配置した半導体チップの断面図及び平面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ −ＧａＡ
ｓコレクタ層、３−ｐ −ＧａＡｓベース層、４−ｎ
−ＡｌＧａＡｓ／ＧａＡｓエミッタ層、５・・・Ｓｉｏ
２マスク、６，８８・・・ホトレジストマスク、７・・
・イオン注入層、３３．５５・・・ＡｕＺｎ金属層、４
４・ＡｕＧｅ金属層、４５・Ｔｉ−Ａｕ金属層、７７・
５ｉｎ２膜、５６・・・金属層５５の表面、５７・・・
マスク５の表面。
ポーラトランジスタの製造方法の一実施例を説明するた
めの工程順に配置した半導体チップの断面図及び平面図
で、第２図（ａ）〜（Ｏ及び（ｇ）〜（１）は従来のバ
イポーラトランジスタの製造方法を説明するための工程
順に配置した半導体チップの断面図及び平面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ −ＧａＡ
ｓコレクタ層、３−ｐ −ＧａＡｓベース層、４−ｎ
−ＡｌＧａＡｓ／ＧａＡｓエミッタ層、５・・・Ｓｉｏ
２マスク、６，８８・・・ホトレジストマスク、７・・
・イオン注入層、３３．５５・・・ＡｕＺｎ金属層、４
４・ＡｕＧｅ金属層、４５・Ｔｉ−Ａｕ金属層、７７・
５ｉｎ２膜、５６・・・金属層５５の表面、５７・・・
マスク５の表面。
Claims (1)
- 半絶縁性基板上にコレクタ層、ベース層及びエミッタ層
を形成すべき第１の半導体材料、第２の半導体材料及び
前記第２の半導体材料よりも広いバンドギャップを有す
る第３の半導体材料を順次積層形成する工程と、所定の
パターンを有する第１のマスクを形成する工程と、前記
第１のマスクを用いて、前記半絶縁性基板を前記ベース
層に達するまで選択的にエッチングする工程と、ベース
層電極用金属層を基板全面に蒸着する工程と、少なくと
も、前記第１のマスク及びベース層電極用金属の一部を
覆う第２のマスクを用いて、基板上のベース層電極用金
属を選択的に除去する工程と、基板全面にホトレジスト
を塗布する工程と、このホトレジストの平坦化を行うこ
とにより前記第１のマスク上の金属を露出する工程と、
この金属及び第１のマスクを除去し、エミッタ層電極用
金属を基板全面に蒸着する工程と、前記ホトレジストを
除去することによってエミッタ電極を形成する工程と、
基板全面に所定の厚さの絶縁体層を成長する工程と、こ
の絶縁体層の平坦化を行うことにより前記エミッタ電極
を露出する工程と、その後に、少なくとも、このエミッ
タ電極の一部を露出させた第３のマスクを用いて、エミ
ッタ層引出し電極を形成する工程とを含むことを特徴と
するヘテロ接合バイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26974988A JPH02116135A (ja) | 1988-10-25 | 1988-10-25 | ヘテロ接合バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26974988A JPH02116135A (ja) | 1988-10-25 | 1988-10-25 | ヘテロ接合バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02116135A true JPH02116135A (ja) | 1990-04-27 |
Family
ID=17476620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26974988A Pending JPH02116135A (ja) | 1988-10-25 | 1988-10-25 | ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02116135A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278083A (en) * | 1992-10-16 | 1994-01-11 | Texas Instruments Incorporated | Method for making reliable connections to small features of integrated circuits |
-
1988
- 1988-10-25 JP JP26974988A patent/JPH02116135A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278083A (en) * | 1992-10-16 | 1994-01-11 | Texas Instruments Incorporated | Method for making reliable connections to small features of integrated circuits |
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