JPS6318366B2 - - Google Patents
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- JPS6318366B2 JPS6318366B2 JP8410479A JP8410479A JPS6318366B2 JP S6318366 B2 JPS6318366 B2 JP S6318366B2 JP 8410479 A JP8410479 A JP 8410479A JP 8410479 A JP8410479 A JP 8410479A JP S6318366 B2 JPS6318366 B2 JP S6318366B2
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- 238000005070 sampling Methods 0.000 claims description 6
- 230000001934 delay Effects 0.000 claims 1
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- 230000000295 complement effect Effects 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
本発明はデイジタルフイルタの非直線歪低減回
路に係り、デイジタルフイルタ内のビツト数に制
限のある乗算器で発生する乗算誤差、すなわち非
直線歪を低減しうる回路を提供することを目的と
する。 第１図は従来の非巡回形デイジタルフイルタの
一例のブロツク系統図を示す。同図中、１は入力
端子で、これより入来したパルス符号変調
（PCM）あるいは定差変調されたパルス変調波で
あるｍビツトのデイジタル信号は、入力レジスタ
２により保持された後乗算器４に供給され、ここ
で係数器３よりのデイジタル量の係数と乗算され
た後加算器５に供給される。加算器５は乗算器４
よりのデイジタル信号とレジスタ６の出力デイジ
タル信号とを加算し、その加算して得たデイジタ
ル信号を再び上記レジスタ６に印加する一方、出
力端子７より出力する。この出力端子７よりのデ
イジタル信号はDA変換器（図示せず）を通され
ることにより、原アナログ信号に前記係数器３の
係数に応じた周波数特性が付与されたアナログ信
号として取り出される。 上記の非巡回形デイジタルフイルタは、入力デ
イジタル信号のサンプリング周期をＴ、時刻nT
における入力デイジタル信号系列をxo、係数器３
よりの係数をai、時刻nTにおける出力デイジタ
ル信号系列をyoとすると、次式の差分方程式で表
わされる。 yo＝N-1 〓i=0 aixo-i (1) また第２図は従来の巡回形デイジタルフイルタ
の一例のブロツク系統図を示す。同図中、第１図
と同一構成部分には同一符号を付し、その説明を
省略する。加算器５のｎビツトの出力デイジタル
信号は再び入力レジスタ２に帰還されて所定の信
号処理がなされる（このとき係数器３の出力係数
値はbiとなる）。これにより、第２図に示す巡回
形デイジタルフイルタは次式の差分方程式で表わ
される。 yo＝N-1 〓i=0 aixo-i−N-1 〓i=0 biyo-i (2) このように、デイジタルフイルタは、非巡回
形、巡回形のいずれの場合であつても、乗算器４
を使用する。ここで、乗算器４は２つの入力デイ
ジタル信号のビツト数がｍビツトとｎビツトであ
るとすると、通常（ｍ＋ｎ）ビツトのデイジタル
信号を出力する。しかしながら、乗算器４により
伝送しうるデイジタル信号のビツト数は種々の制
約により限定されており、このため有限のビツト
数により誤差、すなわち非直線歪が発生する。 一方、乗算器４のビツト数が入力デイジタル信
号のそれよりも小さな場合も考えられるが、この
場合でも入力デイジタル信号の有効ビツト以外の
情報は欠除されてしまう。 上記の非直線歪はデイジタル信号の下位ビツト
に対して大なる影響を与えていた。 本発明は上記の欠点を除去したものであり、以
下第３図乃至第６図Ａ〜Ｃの各図面と共にその一
実施例について説明する。 第３図は本発明回路を非巡回形デイジタルフイ
ルタに適用した場合の一実施例のブロツク系統
図、第４図は本発明回路を巡回形デイジタルフイ
ルタに適用した場合の一実施例のブロツク系統図
を示す。第３図及び第４図中、同一構成部分につ
いては同一符号を付してあり、また第１図、第２
図と同一構成部分には同一符号を付しその説明を
省略する。非巡回形デイジタルフイルタ及び巡回
形デイジタルフイルタにおける本発明回路の基本
的動作は同じである。 第３図及び第４図中、入力端子１には例えば音
声信号がAD変換器（図示せず）により所定のサ
ンプリング周期による標本化及び量子化をして得
られた時間軸及び振幅軸が離散的な２値のデイジ
タル信号（パルス符号変調波又は定差変調波）が
入来する。また、このデイジタル信号は以下一例
として２の補数表示で表現され、そのリースト・
シグニフイカント・ビツト（LSB）は最も低レ
ベルの入力音声信号レベルを示し、MSBの次の
ビツトが最も高レベルの入力音声信号レベルを示
すものとする。 入力端子１に入来した上記デイジタル信号（こ
れをｍビツトとする）は入力レジスタ２を経て遅
延器１０に供給され、ここで少なくとも１サンプ
リング周期以上遅延された後シフトレジスタ１４
に印加され、ここで後述する検出・制御器１１よ
りのシフトパルスによりMSB方向へシフトされ
てｎビツトのデイジタル信号として出力される。
ここでｍ＞ｎである。 上記入力レジスタ２よりのｍビツトのデイジタ
ル信号は、また検出・制御器１１に供給される一
方、遅延器１２により所定時間遅延されて検出・
制御器１３に供給される。検出・制御器１１，１
３は夫々第５図に示す如き構成とされており、入
力デイジタル信号のMSBと同じ値がMSBよりＰ
個下位ビツト方向へ連続して続いている場合に、
その入力デイジタル信号を（Ｐ−１）ビツトシフ
トさせるために、（Ｐ−１）個のシフトパルスを
出力する。 すなわち、第５図において、入力端子１よりの
入力デイジタル信号は入力レジスタ２を介してそ
のうちのMSBを含む上位５ビツトの出力が排他
的論理和回路より構成されている入力信号判定回
路１９に供給され、ここで入力デイジタル信号の
MSBと同符号の個数が上位５ビツトに何個ある
か判定され、これによりシフトすべき個数を調べ
る。この入力信号判定回路１９の出力信号はエン
コーダ２０に供給され、ここで16進数に変換され
て比較器２２に供給される。 一方、入力端子１７に制御用クロツクパルスが
入来してカウンタ２１に印加される一方、ゲート
回路２３に印加される。カウンタ２１は上記制御
用クロツクパルスの立上りを計数して４ビツトの
計数出力を上記比較器２２に供給され、ここでエ
ンコーダ２０よりの４ビツトの出力とその値が比
較される。ここで、入力信号判定回路１９の出力
のデイジタル値と、エンコーダ２０の出力デイジ
タル値とは、その一例を示すと表１の如くにな
る。
路に係り、デイジタルフイルタ内のビツト数に制
限のある乗算器で発生する乗算誤差、すなわち非
直線歪を低減しうる回路を提供することを目的と
する。 第１図は従来の非巡回形デイジタルフイルタの
一例のブロツク系統図を示す。同図中、１は入力
端子で、これより入来したパルス符号変調
（PCM）あるいは定差変調されたパルス変調波で
あるｍビツトのデイジタル信号は、入力レジスタ
２により保持された後乗算器４に供給され、ここ
で係数器３よりのデイジタル量の係数と乗算され
た後加算器５に供給される。加算器５は乗算器４
よりのデイジタル信号とレジスタ６の出力デイジ
タル信号とを加算し、その加算して得たデイジタ
ル信号を再び上記レジスタ６に印加する一方、出
力端子７より出力する。この出力端子７よりのデ
イジタル信号はDA変換器（図示せず）を通され
ることにより、原アナログ信号に前記係数器３の
係数に応じた周波数特性が付与されたアナログ信
号として取り出される。 上記の非巡回形デイジタルフイルタは、入力デ
イジタル信号のサンプリング周期をＴ、時刻nT
における入力デイジタル信号系列をxo、係数器３
よりの係数をai、時刻nTにおける出力デイジタ
ル信号系列をyoとすると、次式の差分方程式で表
わされる。 yo＝N-1 〓i=0 aixo-i (1) また第２図は従来の巡回形デイジタルフイルタ
の一例のブロツク系統図を示す。同図中、第１図
と同一構成部分には同一符号を付し、その説明を
省略する。加算器５のｎビツトの出力デイジタル
信号は再び入力レジスタ２に帰還されて所定の信
号処理がなされる（このとき係数器３の出力係数
値はbiとなる）。これにより、第２図に示す巡回
形デイジタルフイルタは次式の差分方程式で表わ
される。 yo＝N-1 〓i=0 aixo-i−N-1 〓i=0 biyo-i (2) このように、デイジタルフイルタは、非巡回
形、巡回形のいずれの場合であつても、乗算器４
を使用する。ここで、乗算器４は２つの入力デイ
ジタル信号のビツト数がｍビツトとｎビツトであ
るとすると、通常（ｍ＋ｎ）ビツトのデイジタル
信号を出力する。しかしながら、乗算器４により
伝送しうるデイジタル信号のビツト数は種々の制
約により限定されており、このため有限のビツト
数により誤差、すなわち非直線歪が発生する。 一方、乗算器４のビツト数が入力デイジタル信
号のそれよりも小さな場合も考えられるが、この
場合でも入力デイジタル信号の有効ビツト以外の
情報は欠除されてしまう。 上記の非直線歪はデイジタル信号の下位ビツト
に対して大なる影響を与えていた。 本発明は上記の欠点を除去したものであり、以
下第３図乃至第６図Ａ〜Ｃの各図面と共にその一
実施例について説明する。 第３図は本発明回路を非巡回形デイジタルフイ
ルタに適用した場合の一実施例のブロツク系統
図、第４図は本発明回路を巡回形デイジタルフイ
ルタに適用した場合の一実施例のブロツク系統図
を示す。第３図及び第４図中、同一構成部分につ
いては同一符号を付してあり、また第１図、第２
図と同一構成部分には同一符号を付しその説明を
省略する。非巡回形デイジタルフイルタ及び巡回
形デイジタルフイルタにおける本発明回路の基本
的動作は同じである。 第３図及び第４図中、入力端子１には例えば音
声信号がAD変換器（図示せず）により所定のサ
ンプリング周期による標本化及び量子化をして得
られた時間軸及び振幅軸が離散的な２値のデイジ
タル信号（パルス符号変調波又は定差変調波）が
入来する。また、このデイジタル信号は以下一例
として２の補数表示で表現され、そのリースト・
シグニフイカント・ビツト（LSB）は最も低レ
ベルの入力音声信号レベルを示し、MSBの次の
ビツトが最も高レベルの入力音声信号レベルを示
すものとする。 入力端子１に入来した上記デイジタル信号（こ
れをｍビツトとする）は入力レジスタ２を経て遅
延器１０に供給され、ここで少なくとも１サンプ
リング周期以上遅延された後シフトレジスタ１４
に印加され、ここで後述する検出・制御器１１よ
りのシフトパルスによりMSB方向へシフトされ
てｎビツトのデイジタル信号として出力される。
ここでｍ＞ｎである。 上記入力レジスタ２よりのｍビツトのデイジタ
ル信号は、また検出・制御器１１に供給される一
方、遅延器１２により所定時間遅延されて検出・
制御器１３に供給される。検出・制御器１１，１
３は夫々第５図に示す如き構成とされており、入
力デイジタル信号のMSBと同じ値がMSBよりＰ
個下位ビツト方向へ連続して続いている場合に、
その入力デイジタル信号を（Ｐ−１）ビツトシフ
トさせるために、（Ｐ−１）個のシフトパルスを
出力する。 すなわち、第５図において、入力端子１よりの
入力デイジタル信号は入力レジスタ２を介してそ
のうちのMSBを含む上位５ビツトの出力が排他
的論理和回路より構成されている入力信号判定回
路１９に供給され、ここで入力デイジタル信号の
MSBと同符号の個数が上位５ビツトに何個ある
か判定され、これによりシフトすべき個数を調べ
る。この入力信号判定回路１９の出力信号はエン
コーダ２０に供給され、ここで16進数に変換され
て比較器２２に供給される。 一方、入力端子１７に制御用クロツクパルスが
入来してカウンタ２１に印加される一方、ゲート
回路２３に印加される。カウンタ２１は上記制御
用クロツクパルスの立上りを計数して４ビツトの
計数出力を上記比較器２２に供給され、ここでエ
ンコーダ２０よりの４ビツトの出力とその値が比
較される。ここで、入力信号判定回路１９の出力
のデイジタル値と、エンコーダ２０の出力デイジ
タル値とは、その一例を示すと表１の如くにな
る。
【表】
上記比較器２２はエンコーダ２０の出力とカウ
ンタ２１の出力とが夫々一致した場合は、それ以
降ゲート回路２３を閉じるためのゲートパルスを
ゲート回路２３に印加し、一致するまではゲート
回路２３を開いておく。従つて、例えば入力デイ
ジタル信号が12ビツト（ｍ＝12）で、「0000 1011
1111」であるとすると、入力信号判定回路１９の
出力はMSBを含む上位５ビツトのうちMSB以外
の４ビツトとMSBとの夫々の排他的論理和出力
であるので「1110」となり、エンコーダ２０はこ
れよりMSBを含めた上位４ビツト共同符号であ
ることを検出して「0100」を出力する。従つて、
比較器２２は入力端子１７よりの制御クロツクパ
ルスが４個目に入来した時にゲート回路２３を閉
じるゲートパルスを出力するので、ゲート回路２
３より出力端子２４には４個目以降の制御クロツ
クパルスが出力されず、計３個の制御クロツクパ
ルスがシフトパルスとして出力される。 このようにして得られた検出・制御器１１の出
力シフトパルスの個数に等しいビツト数だけシフ
トレジスタ１４の入力デイジタル信号はシフトさ
れる。なお、そのシフト方向はシフトレジスタ１
４により予めMSB方向と定められている。この
シフトレジスタ１４の出力デイジタル信号のビツ
ト数は、乗算器４の構成及び係数器３の出力係数
のビツト数を勘案して定められており、ここでは
係数器３の出力ビツト数と同一のｎビツトである
ものとする。 シフトレジスタ１４の出力ｎビツトデイジタル
信号は、MSBと同じ値がMSBよりＰ個下位ビツ
ト方向へ連続して続いている入力デイジタル信号
が、MSB方向へ（Ｐ−１）ビツトシフトされた
ものであるが、入力デイジタル信号は２の補数表
示で表わされるものであるから重要な大なるレベ
ルの音声信号情報は何ら失われておらず、しかも
比較的低レベルの音声信号情報をも有しており、
みかけ上、原音声信号のレベルが一律に増大され
たものとなる。このシフトレジスタ１４の出力ｎ
ビツトデイジタル信号は乗算器４に供給され、こ
こで係数器３よりのｎビツトのデイジタル信号
（係数）と乗算されて2nビツトのデイジタル信号
とされた後シフトレジスタ１５に供給される。 シフトレジスタ１５は前記第５図示の構成の検
出・制御器１３よりのシフトパルスによりLSB
方向へシフトされる。このシフトされるビツト数
は、シフトレジスタ１４によりMSB方向へシフ
トされたビツト数と同一であり、シフトレジスタ
１５の出力はｍビツトのデイジタル信号として加
算器５の入力端子Ａに印加され、ここで入力端子
Ｂに入来するレジスタ６の出力デイジタル信号と
加算された後上位ｍビツトが出力デイジタル信号
として出力される。シフトレジスタ１５により上
記のLSB方向へシフトを行なつて元に戻すのは、
シフトレジスタ１４によるMSB方向へのシフト
により原音声信号のレベルが見かけ上増大してい
るので、これをもとの原音声信号のレベルに戻す
ためである。 第６図Ａは乗算器４のスタート・ストツプ制御
信号波形を示し、図示しないクロツクパルス発生
器よりのクロツクパルスに基づいて作成され、そ
の立上りで乗算動作（例えばa1xo-1）を行なうと
同時に、直前の乗算動作による乗算結果（例えば
a0xo）を出力させる。 また第６図Ｂは検出・制御器１１の出力シフト
パルス、同図Ｃは検出・制御器１３の出力シフト
パルスを夫々示す。またｒは第５図に示す比較器
２２の出力確定時までの遅れを示す。 次に従来の巡回形デイジタルフイルタの出力結
果を表２に示し、また本発明回路を適用した第４
図に示す巡回形デイジタルフイルタの出力結果を
表３に示し、その結果を対比する。ただし、簡単
のために巡回形デイジタルフイルタは次式の差分
方程式で表わされる動作をするものとする。 yo＝a0xo−b1yo-1 また初期条件として、 ｛xo｝＝0000 1011 1111 ｛yo-1｝＝0000 0000 0000 ｛a0｝＝0100 1010 ｛−b1｝＝1100 0000 であり、表２、表３中xo等の∧印はシフトレジス
タ１４又は１５においてビツトシフトされた信号
であることを示すものとする。更にｍ＝12，ｎ＝
８とする。
ンタ２１の出力とが夫々一致した場合は、それ以
降ゲート回路２３を閉じるためのゲートパルスを
ゲート回路２３に印加し、一致するまではゲート
回路２３を開いておく。従つて、例えば入力デイ
ジタル信号が12ビツト（ｍ＝12）で、「0000 1011
1111」であるとすると、入力信号判定回路１９の
出力はMSBを含む上位５ビツトのうちMSB以外
の４ビツトとMSBとの夫々の排他的論理和出力
であるので「1110」となり、エンコーダ２０はこ
れよりMSBを含めた上位４ビツト共同符号であ
ることを検出して「0100」を出力する。従つて、
比較器２２は入力端子１７よりの制御クロツクパ
ルスが４個目に入来した時にゲート回路２３を閉
じるゲートパルスを出力するので、ゲート回路２
３より出力端子２４には４個目以降の制御クロツ
クパルスが出力されず、計３個の制御クロツクパ
ルスがシフトパルスとして出力される。 このようにして得られた検出・制御器１１の出
力シフトパルスの個数に等しいビツト数だけシフ
トレジスタ１４の入力デイジタル信号はシフトさ
れる。なお、そのシフト方向はシフトレジスタ１
４により予めMSB方向と定められている。この
シフトレジスタ１４の出力デイジタル信号のビツ
ト数は、乗算器４の構成及び係数器３の出力係数
のビツト数を勘案して定められており、ここでは
係数器３の出力ビツト数と同一のｎビツトである
ものとする。 シフトレジスタ１４の出力ｎビツトデイジタル
信号は、MSBと同じ値がMSBよりＰ個下位ビツ
ト方向へ連続して続いている入力デイジタル信号
が、MSB方向へ（Ｐ−１）ビツトシフトされた
ものであるが、入力デイジタル信号は２の補数表
示で表わされるものであるから重要な大なるレベ
ルの音声信号情報は何ら失われておらず、しかも
比較的低レベルの音声信号情報をも有しており、
みかけ上、原音声信号のレベルが一律に増大され
たものとなる。このシフトレジスタ１４の出力ｎ
ビツトデイジタル信号は乗算器４に供給され、こ
こで係数器３よりのｎビツトのデイジタル信号
（係数）と乗算されて2nビツトのデイジタル信号
とされた後シフトレジスタ１５に供給される。 シフトレジスタ１５は前記第５図示の構成の検
出・制御器１３よりのシフトパルスによりLSB
方向へシフトされる。このシフトされるビツト数
は、シフトレジスタ１４によりMSB方向へシフ
トされたビツト数と同一であり、シフトレジスタ
１５の出力はｍビツトのデイジタル信号として加
算器５の入力端子Ａに印加され、ここで入力端子
Ｂに入来するレジスタ６の出力デイジタル信号と
加算された後上位ｍビツトが出力デイジタル信号
として出力される。シフトレジスタ１５により上
記のLSB方向へシフトを行なつて元に戻すのは、
シフトレジスタ１４によるMSB方向へのシフト
により原音声信号のレベルが見かけ上増大してい
るので、これをもとの原音声信号のレベルに戻す
ためである。 第６図Ａは乗算器４のスタート・ストツプ制御
信号波形を示し、図示しないクロツクパルス発生
器よりのクロツクパルスに基づいて作成され、そ
の立上りで乗算動作（例えばa1xo-1）を行なうと
同時に、直前の乗算動作による乗算結果（例えば
a0xo）を出力させる。 また第６図Ｂは検出・制御器１１の出力シフト
パルス、同図Ｃは検出・制御器１３の出力シフト
パルスを夫々示す。またｒは第５図に示す比較器
２２の出力確定時までの遅れを示す。 次に従来の巡回形デイジタルフイルタの出力結
果を表２に示し、また本発明回路を適用した第４
図に示す巡回形デイジタルフイルタの出力結果を
表３に示し、その結果を対比する。ただし、簡単
のために巡回形デイジタルフイルタは次式の差分
方程式で表わされる動作をするものとする。 yo＝a0xo−b1yo-1 また初期条件として、 ｛xo｝＝0000 1011 1111 ｛yo-1｝＝0000 0000 0000 ｛a0｝＝0100 1010 ｛−b1｝＝1100 0000 であり、表２、表３中xo等の∧印はシフトレジス
タ１４又は１５においてビツトシフトされた信号
であることを示すものとする。更にｍ＝12，ｎ＝
８とする。
【表】
なお表２及び表３において、（ ）は実際には
出力されないことを示す。
出力されないことを示す。
【表】
【表】
なお、表３において加算器５のＡ入力はシフト
レジスタ１５の出力でもある。 上記表２及び表３より例えば加算器５の出力
yo+2は、従来フイルタでは「0000 0100」である
のに対し、本発明回路を適用した第４図示の巡回
形デイジタルフイルタによれば「0000 0101」と
なり、両者は相違する。しかして、第４図示の実
施例によれば、乗算器４の入力デイジタル信号
は、入力端子１の入力デイジタル信号のLSBを
含む４ビツトが、表３のxo，xo+1、表２の入力レ
ジスタ２の出力xo，xo+1からわかるように、第２
図に示す従来の巡回形デイジタルフイルタに比べ
て欠除されていない。従つて、本発明回路を適用
したデイジタルフイルタの最終出力は、従来に比
し明らかに非直線歪が少なく、この非直線歪の低
減効果は、上記実施例では入力デイジタル信号の
原アナログ信号が低レベルである時に大である。 上述の如く、本発明になるデイジタルフイルタ
の非直線歪低減回路は、入力レジスタよりのデイ
ジタル信号のMSBの値と同一の値のビツトが
MSBより下位ビツト方向に何個続くかを検出し
この検出個数に対応した数で、かつ、互いに逆方
向にビツトシフトするための同一個数のシフトパ
ルスを夫々出力する第１及び第２の検出・制御器
と、上記第２の検出・制御器の入力デイジタル信
号を上記第１の検出・制御器の入力デイジタル信
号に対して相対的に所定期間遅延する遅延器と、
上記入力レジスタよりのデイジタル信号を上記第
１の検出・制御器よりのシフトパルスにより
MSB方向へシフトして乗算器へ出力する第１の
シフトレジスタと、乗算器よりのデイジタル信号
を上記第２の検出・制御器よりのシフトパルスに
より第１のシフトレジスタによりMSB方向へシ
フトされるビツト数と同一のビツト数だけLSB
方向へシフトして加算器へ出力する第２のシフト
レジスタとより構成したため、乗算器のビツト数
が制限されているために生ずる非直線歪を著しく
低減することができ、これは特に低レベルの原ア
ナログ情報信号に対して有効であり、また乗算器
のビツト数が制限されていても、乗算器の性能を
十分発揮させることができ（通常、低レベルの原
アナログ情報信号をデイジタル信号処理して得た
デイジタル信号入力時における乗算器の性能は1/
３程度まで低下してしまう。）、複雑な回路を必要
とすることなくまた部品点数もさほど増加せず、
比較的簡単で安価な構成とすることができる等の
特長を有するものである。
レジスタ１５の出力でもある。 上記表２及び表３より例えば加算器５の出力
yo+2は、従来フイルタでは「0000 0100」である
のに対し、本発明回路を適用した第４図示の巡回
形デイジタルフイルタによれば「0000 0101」と
なり、両者は相違する。しかして、第４図示の実
施例によれば、乗算器４の入力デイジタル信号
は、入力端子１の入力デイジタル信号のLSBを
含む４ビツトが、表３のxo，xo+1、表２の入力レ
ジスタ２の出力xo，xo+1からわかるように、第２
図に示す従来の巡回形デイジタルフイルタに比べ
て欠除されていない。従つて、本発明回路を適用
したデイジタルフイルタの最終出力は、従来に比
し明らかに非直線歪が少なく、この非直線歪の低
減効果は、上記実施例では入力デイジタル信号の
原アナログ信号が低レベルである時に大である。 上述の如く、本発明になるデイジタルフイルタ
の非直線歪低減回路は、入力レジスタよりのデイ
ジタル信号のMSBの値と同一の値のビツトが
MSBより下位ビツト方向に何個続くかを検出し
この検出個数に対応した数で、かつ、互いに逆方
向にビツトシフトするための同一個数のシフトパ
ルスを夫々出力する第１及び第２の検出・制御器
と、上記第２の検出・制御器の入力デイジタル信
号を上記第１の検出・制御器の入力デイジタル信
号に対して相対的に所定期間遅延する遅延器と、
上記入力レジスタよりのデイジタル信号を上記第
１の検出・制御器よりのシフトパルスにより
MSB方向へシフトして乗算器へ出力する第１の
シフトレジスタと、乗算器よりのデイジタル信号
を上記第２の検出・制御器よりのシフトパルスに
より第１のシフトレジスタによりMSB方向へシ
フトされるビツト数と同一のビツト数だけLSB
方向へシフトして加算器へ出力する第２のシフト
レジスタとより構成したため、乗算器のビツト数
が制限されているために生ずる非直線歪を著しく
低減することができ、これは特に低レベルの原ア
ナログ情報信号に対して有効であり、また乗算器
のビツト数が制限されていても、乗算器の性能を
十分発揮させることができ（通常、低レベルの原
アナログ情報信号をデイジタル信号処理して得た
デイジタル信号入力時における乗算器の性能は1/
３程度まで低下してしまう。）、複雑な回路を必要
とすることなくまた部品点数もさほど増加せず、
比較的簡単で安価な構成とすることができる等の
特長を有するものである。
第１図は従来の非巡回形デイジタルフイルタの
一例を示すブロツク系統図、第２図は従来の巡回
形デイジタルフイルタの一例を示すブロツク系統
図、第３図は本発明回路を非巡回形デイジタルフ
イルタに適用した場合の一実施例を示すブロツク
系統図、第４図は本発明回路を巡回形デイジタル
フイルタに適用した場合の一実施例を示すブロツ
ク系統図、第５図は第３図及び第４図の要部の一
実施例を示すブロツク系統図、第６図Ａ〜Ｃは
夫々第３図、第４図の動作説明用信号波形図であ
る。 １……デイジタル信号入力端子、２……入力レ
ジスタ、４……乗算器、５……加算器、６……レ
ジスタ、７，８……出力端子、１０，１２……遅
延器、１１，１３……検出・制御器、１４，１５
……シフトレジスタ、１９……入力信号判定回
路、１７……制御用クロツクパルス入力端子、２
４……シフトパルス出力端子。
一例を示すブロツク系統図、第２図は従来の巡回
形デイジタルフイルタの一例を示すブロツク系統
図、第３図は本発明回路を非巡回形デイジタルフ
イルタに適用した場合の一実施例を示すブロツク
系統図、第４図は本発明回路を巡回形デイジタル
フイルタに適用した場合の一実施例を示すブロツ
ク系統図、第５図は第３図及び第４図の要部の一
実施例を示すブロツク系統図、第６図Ａ〜Ｃは
夫々第３図、第４図の動作説明用信号波形図であ
る。 １……デイジタル信号入力端子、２……入力レ
ジスタ、４……乗算器、５……加算器、６……レ
ジスタ、７，８……出力端子、１０，１２……遅
延器、１１，１３……検出・制御器、１４，１５
……シフトレジスタ、１９……入力信号判定回
路、１７……制御用クロツクパルス入力端子、２
４……シフトパルス出力端子。
Claims (1)
- 【特許請求の範囲】 １ アナログ情報信号を所定のサンプリング周期
で標本化した後２値の符号に変換して得られたデ
イジタル信号を入力レジスタで保持し、この入力
レジスタよりのデイジタル信号を乗算器により所
定の係数と乗算して得たデイジタル信号を加算器
によりレジスタの出力信号と加算した後該レジス
タに供給し、該加算器より出力デイジタル信号を
取り出し得るよう構成したデイジタルフイルタに
おいて、上記入力レジスタよりのデイジタル信号
のMSBの値と同一の値のビツトがMSBより下位
ビツト方向に何個続くかを検出しこの検出個数に
対応した数で、かつ、互いに逆方向にビツトシフ
トするための同一個数のシフトパルスを夫々出力
する第１及び第２の検出・制御器と、該第２の検
出・制御器の入力デイジタル信号を該第１の検
出・制御器の入力デイジタル信号に対して相対的
に所定期間遅延する遅延器と、上記入力レジスタ
よりのデイジタル信号を該第１の検出・制御器よ
りのシフトパルスによりMSB方向へシフトして
上記乗算器へ出力する第１のシフトレジスタと、
上記乗算器よりのデイジタル信号を該第２の検
出・制御器よりのシフトパルスにより該第１のシ
フトレジスタによりMSB方向へシフトされるビ
ツト数と同一のビツト数だけLSB方向へシフト
して上記加算器へ出力する第２のシフトレジスタ
とより構成したことを特徴とするデイジタルフイ
ルタの非直線歪低減回路。 ２ 前記入力レジスタの入力デイジタル信号は、
そのビツト配列がLSB方向へ行くに従い、順次
前記アナログ情報信号のレベルが小なるようデイ
ジタル信号処理されてなることを特徴とする特許
請求の範囲第１項記載のデイジタルフイルタの非
直線歪低減回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8410479A JPS568915A (en) | 1979-07-03 | 1979-07-03 | Nonlinear distortion reducing circuit of digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8410479A JPS568915A (en) | 1979-07-03 | 1979-07-03 | Nonlinear distortion reducing circuit of digital filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS568915A JPS568915A (en) | 1981-01-29 |
| JPS6318366B2 true JPS6318366B2 (ja) | 1988-04-18 |
Family
ID=13821208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8410479A Granted JPS568915A (en) | 1979-07-03 | 1979-07-03 | Nonlinear distortion reducing circuit of digital filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS568915A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130270A (ja) * | 1982-01-27 | 1983-08-03 | Michio Sugiyama | 連続真空浸炭炉とその操業方法 |
| JPS60211061A (ja) * | 1984-04-05 | 1985-10-23 | Toyota Central Res & Dev Lab Inc | アルミニウム材のイオン窒化方法 |
| JP2544326B2 (ja) * | 1984-11-14 | 1996-10-16 | ソニー株式会社 | ディジタルフィルタ |
-
1979
- 1979-07-03 JP JP8410479A patent/JPS568915A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS568915A (en) | 1981-01-29 |
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