JP2544326B2

JP2544326B2 - ディジタルフィルタ

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Publication number: JP2544326B2
Application number: JP59240311A
Authority: JP
Inventors: 清一郎岩瀬; 孝雄山崎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1984-11-14
Filing date: 1984-11-14
Publication date: 1996-10-16
Anticipated expiration: 2011-10-16
Also published as: CA1266514A; US4862403A; DE3585593D1; ATE73588T1; EP0182602A2; EP0182602B1; EP0182602A3; JPS61118012A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えば画像データとフィルタリングに用
いられるディジタルフィルタに関する。

〔従来の技術〕

FIRディジタルフィルタでは、一般に直線位相の特性
となる対称係数のフィルタが多く用いられている。この
FIRディジタルフィルタのフィルタ係数は、一般に中央
タップの係数の値が大きく、端の方のタップの係数が小
さい。従って、同じ入力語長の乗算器を用いて桁を揃え
てフィルタ演算を行うと、フィルタ係数の小さい端の方
のタップの出力のフィルタ演算では、乗算器の演算語長
を有効に使うことができず、演算語長を無駄にすること
になる。

つまり、数値をMSBで符号ビットを表しそのすぐ下位
に小数点を有する固定小数点方式で表現する場合、第６
図に示すように、値の大きい係数h₁の語長をｍビットと
すると、値の小さい係数h₂の有効語長は、係数h₁の語長
より短いｎビットとなり、ｍ−ｎビットは、無効語長と
なる。乗算器201の入力語長がｍビットで、入力データx
₁がｍビットであるとすると、このデータx₁と係数h₁及
びh₂とは、第７図Ａ及び第７図Ｂに示すように乗算器20
1に供給され、乗算される。

入力データx₁と値の大きい係数h₁との乗算では、入力
データx₁及び係数h₁の語長が乗算器201の入力語長と等
しいため、第８図Ａに示すように、演算語長に無駄はな
い。しかし、入力データx₁と値の小さいh₂との乗算で
は、係数h₂の有効語長は乗算器の入力語長ｍビットより
小さいｎビットで表されるので、第８図Ｂにおいて、斜
線領域で示すように、（ｍ−ｎ）ビット分が無駄な語長
となる。従って、このように係数が乗じられた各々のタ
ップの出力データを加算する場合、第９図に斜線領域で
示す部分が無駄な語長となる。

そこで、上述のように各タップの出力の桁をそろえる
構成とせず、第10図に示すように、入力データx₁と値の
小さい係数h₂との乗算では、係数h₂（ｍ−ｎ）ビットず
らし、係数h₂を2^(m-n)倍して乗算器201に供給すること
が考えられる。このように、スケーリングして値の小さ
い係数h₂を乗算器201に供給するようにすれば、係数の
有効語長が長くなり乗算器201の乗算出力は全て有効な
ビットとなるため、演算語長の無駄がなくなる。

しかし、スケーリングされた係数が乗じられた各タッ
プの出力は、スケーリングされた分、桁がそろっていな
い。そこで、加算時に第11図に示すように、各々のタッ
プの乗算出力をスケーリングした分シフトし、桁をそろ
えて加算する必要がある。

〔発明が解決しようとする課題〕

上述のFIRフィルタを、例えば、動画データのフィル
タリング処理に用いることが検討されている。動画デー
タのフィルタリング処理では、水平方向と、垂直方向
と、時間方向との３次元の処理が必要である。従来のFI
Rフィルタでは、タップの数に対応して、遅延回路と乗
算回路とを用意する必要がある。３次元フィルタでは、
水平方向ではサンプル遅延回路が必要になり、垂直方向
ではライン遅延回路が必要になり、時間方向ではフレー
ム又はフィールド遅延回路が必要になる。したがって、
従来のFIRフィルタで３次元フィルタを構成すると、回
路規模が非常に大きくなるという問題が生じる。

従って、この発明の目的は、多次元のフィルタリング
処理を行う場合に、回路規模の縮小を図ることができる
ディジタルフィルタを提供することにある。

〔課題を解決するための手段〕

この発明は、少なくとも垂直方向及び水平方向の２次
元の方向を有する画像信号を入力し、各次元方向におけ
る複数のタップの対称軸に対して対称なフィルタ係数を
有する奇数タップの多次元フィルタであって、垂直及び
水平方向のうち一方の方向に対称なフィルタ係数に対す
るタップの出力信号を互いに加算するための第１の加算
回路と、第１の加算回路の出力及び一方の方向における
対称軸に対応する中央タップの出力信号を入力し、垂直
及び水平方向のうちの他方の方向に対称なフィルタ係数
とされるタップの出力信号を互いに加算するための第２
の加算回路と、第２の加算回路の出力信号と、他方の方
向における対称軸に対応する中央タップの出力信号とを
入力し、その各々を所定のフィルタ係数を乗じるための
乗算回路と、乗算回路の各々の出力を加算する第３の加
算回路とを有することにより所望のフィルタ出力を得る
ようにしたことを特徴とするディジタルフィルタであ
る。

〔実施例〕

以下この発明の一実施例について、図面を参照して説
明する。この一実施例は、例えばノンインターレース画
像データのフィルタリングに適用される。

時間と共にフレームが進む時、水平方向の座標をl,垂
直方向の座標をm,フレーム方向の座標をｎとし、今、画
素ｘ（l,m,n）に着目する。今、水平方向2L＋1,垂直方
向2M＋1,フレーム方向2N＋１サンプルの範囲のインパル
ス応答を持ったFIRディジタルフィルタを通した時に、
画素ｘ（l,m,n）に対するフィルタ出力ｙ（l,m,n）は、となる。ここで、ｈ（i,j,k）はこの３次元フィルタの
インパルス応答、即ちフィルタ係数である。

ところで、画像信号は、水平走査及び垂直走査により
構成されていて、１水平走査周期をＨとし、１垂直走査
周期をＦとすると、座標関数で表された画素ｘを時間関
数で、ｘ（l,m,n）＝ｘ（lF＋mH＋ｎ）として１次元的に表現できる。従って、画像信号におけ
る３次元FIRディジタルフィルタは、第２図に示す構成
により実現できる。

第２図において、101及び102がフレーム遅延回路であ
る。フレーム遅延回路101及び102が縦続接続され、フレ
ーム遅延回路101の一端に入力端子100が接続される。入
力端子100とフレーム遅延回路101の接続点が縦続接続さ
れたライン遅延回路103及び104の一端に接続され、フレ
ーム遅延回路101とフレーム遅延回路102の接続点が縦続
接続されたライン遅延回路105及び106の一端に接続さ
れ、フレーム遅延回路102の他端が縦続接続されたライ
ン遅延回路107及び108の一端に接続される。

入力端子100とフレーム遅延回路101の接続点の出力
が、縦続接続されたサンプル遅延回路109〜112とこの遅
延回路109〜112のタップ出力が供給される乗算器113〜1
17と乗算器113〜117の出力が供給される加算器118とに
より構成される積和回路に供給される。乗算器113〜117
は、フィルタ係数ｈ（1,1,2）,h（1,1,1）,h（1,1,0）,
h（1,1,−１）,h（1,1,−２）を夫々乗じる乗算器であ
る。

ライン遅延回路103の出力が、縦続接続されたサンプ
ル遅延回路119〜122とこの遅延回路119〜122のタップ出
力が供給される乗算器123〜127と乗算器123〜127の出力
が供給される加算器128とにより構成される積和回路に
供給される。乗算器123〜127は、フィルタ係数ｈ（1,0,
2）,h（1,0,1）,h（1,0,0）,h（1,0,−１）,h（1,0,−
２）を夫々乗じる乗算器である。

ライン遅延回路104の出力が、縦続接続されたサンプ
ル遅延回路129〜132とこの遅延回路129〜132のタップ出
力が供給される乗算器133〜137と乗算器133〜137の出力
が供給される加算器138とにより構成される積和回路に
供給される。乗算器133〜137は、フィルタ係数ｈ（1,−
1,2）,h（1,−1,1）,h（1,−1,0）,h（1,−1,−１）,h
（1,−1,−２）を夫々乗じる乗算器である。

フレーム遅延回路101とフレーム遅延回路102との接続
点の出力が、縦続接続されたサンプル遅延回路139〜142
とこの遅延回路139〜142のタップ出力が供給される乗算
器143〜147と乗算器143〜147の出力が供給される加算器
148とにより構成される積和回路に供給される。乗算器1
43〜147は、フィルタ係数ｈ（0,1,2）,h（0,1,1）,h
（0,1,0）,h（0,1,−１）,h（0,1,−２）を夫々乗じる
乗算器である。

ライン遅延回路105の出力が、縦続接続されたサンプ
ル遅延回路149〜152とこの遅延回路149〜152のタップ出
力が供給される乗算器153〜157と乗算器153〜157の出力
が供給される加算器158とにより構成される積和回路に
供給される。乗算器153〜157は、フィルタ係数ｈ（0,0,
2）,h（0,0,1）,h（0,0,0）,h（0,0,−１）,h（0,0,−
２）を夫々乗じる乗算器である。

ライン遅延回路106の出力が、縦続接続されたサンプ
ル遅延回路159〜162とこの遅延回路159〜162のタップ出
力が供給される乗算器163〜167と乗算器163〜167の出力
が供給される加算器168とにより構成される積和回路に
供給される。乗算器163〜167は、フィルタ係数ｈ（0,−
1,2）,h（0,−1,1）,h（0,−1,0）,h（0,−1,−１）,h
（0,−1,−２）を夫々乗じる乗算器である。

フレーム遅延回路102の出力が、縦続接続されたサン
プル遅延回路169〜172とこの遅延回路169〜172のタップ
出力が供給される乗算器173〜177と乗算器173〜177の出
力が供給される加算器178とにより構成される積和回路
に供給される。乗算器173〜177は、フィルタ係数ｈ（−
1,1,2）,h（−1,1,1）,h（−1,1,0）,h（−1,1,−１）,
h（−1,1,−２）を夫々乗じる乗算器である。

ライン遅延回路107の出力が、縦続接続されたサンプ
ル遅延回路179〜182とこの遅延回路179〜182のタップ出
力が供給される乗算器183〜187と乗算器183〜187の出力
が供給される加算器188とにより構成される積和回路に
供給される。乗算器183〜187は、フィルタ係数ｈ（−1,
0,2）,h（−1,0,1）,h（−1,0,0）,h（−1,0,−１）,h
（−1,0,−２）を夫々乗じる乗算器である。

ライン遅延回路108の出力が、縦続接続されたサンプ
ル遅延回路189〜192とこの遅延回路189〜192のタップ出
力が供給される乗算器193〜197と乗算器193〜197の出力
が供給される加算器198とにより構成される積和回路に
供給される。乗算器193〜197は、フィルタ係数ｈ（−1,
−1,2）,h（−1,−1,1）,h（−1,−1,0）,h（−1,−1,
−１）,h（−1,−1,−２）を夫々乗じる乗算器である。

加算器118,128,138,148,158,168,178,188,198の出力
が加算器199に供給される。加算器199から出力端子200
が導出され、出力端子200からフィルタ出力が取り出さ
れる。

画像信号に用いられる３次元ディジタルフィルタで
は、直線位相の特性のフィルタが多く用いられる。直線
位相の特性のフィルタとは、インパルス応答が水平、垂
直、フレーム方向に対称であり、即ちフィルタ係数が対
称なフィルタである。このようなフィルタ係数が対称の
FIRフィルタでは、同一のフィルタ係数を乗じるデータ
どうしを予め加算した後、フィルタ係数を乗じること
で、乗算器の数が減少できることが知られている。

第１図は、この発明の一実施例を示すものである。こ
の一実施例は、上述のフィルタ係数の対称性を利用し
て、乗算器の数を減少する構成とされている。

第１図において、１及び２がフレーム遅延回路を示
す。フレーム遅延回路１及び２が縦続接続され、フレー
ム遅延回路１の一端に入力端子３が接続される。入力端
子３から例えば８ビットのディジタル画像信号が供給さ
れる。この縦続接続されたフレーム遅延回路1,2から得
られるフレーム方向のタップ出力に対するフィルタ係数
には、係数の対称性がある。そこで、フレーム遅延回路
２の出力と、入力端子３とフレーム遅延回路１の接続点
の出力とが加算器４に供給され、フレーム方向のタップ
出力で同一のフィールド係数が乗じられる出力どうしが
予め加算される。

５及び６で示すライン遅延回路が縦続接続され、ライ
ン遅延回路５に加算器４の出力が供給される。この縦続
接続されたライン遅延回路５及び６から得られる垂直方
向のタップ出力に対するフィルタ係数には、係数の対称
性がある。そこで、ライン遅延回路６の出力と加算器４
の出力とが加算器７に供給され、垂直方向のタップ出力
で同一のフィルタ係数が乗じられる出力どうしが予め加
算される。

サンプル遅延回路８〜11が縦続接続され、加算器７の
出力がサンプル遅延回路８に供給される。この縦続接続
されたサンプル遅延回路８〜11から得られる水平方向の
タップ出力に対するフィルタ係数には、係数の対称性が
ある。そこで、サンプル遅延回路11の出力と加算器７の
出力とが加算器12に供給され、サンプル遅延回路10の出
力とサンプル遅延回路８の出力とが加算器13に供給さ
れ、同一のフィルタ係数が乗じられる出力どうしが予め
加算される。加算器12の出力が乗算器14に供給される。
加算器13の出力が乗算器15に供給される。サンプル遅延
回路９の出力が２倍されて乗算器16に供給される。この
場合、サンプル遅延回路９の並列出力を１ビット上位に
シフトして乗算器に供給するか別途ビットシフタ9aを設
けてもよい。乗算器14,15,16は、フィルタ係数ｈ（1,1,
2）,h（1,1,1）,h（1,1,0）を乗じる乗算器である。フ
ィルタ係数ｈ（1,1,0）は、本来の係数の1/2とされてい
る。乗算器14,15,16の出力が加算器17に供給される。

サンプル遅延回路18〜21が縦続接続され、ライン遅延
回路５の出力がサンプル遅延回路18に供給される。この
縦続接続されたサンプル遅延回路18〜21から得られる水
平方向のタップ出力に対するフィルタ係数には、係数の
対称性がある、そこで、サンプル遅延回路21の出力とラ
イン遅延回路５の出力とが加算器22に供給され、サンプ
ル遅延回路20の出力とサンプル遅延回路18の出力とが加
算器23に供給され、同一のフィルタ係数が乗じられる出
力どうしが予め加算される。加算器22の出力が２倍され
て乗算器24に供給される。加算器23の出力が２倍されて
乗算器25に供給される。サンプル遅延回路19の出力が４
倍されて乗算器26に供給される。乗算器24,25,26は、フ
ィルタ係数ｈ（1,0,2）,h（1,0,1）,h（1,0,0）を乗じ
る乗算器である。フィルタ係数ｈ（1,0,2）,h（1,0,1）
は、本来の係数の1/2とされ、フィルタ係数ｈ（1,0,0）
は、本来の係数の1/4とされている。乗算器24,25,26の
出力が加算器27に供給される。上記の場合、サンプル遅
延回路９と同様の処理をそれぞれに対して行ってもよい
が、ライン遅延回路５と６の接続点に得られる出力をビ
ットシフタ5aによって上位に１ビットシフトするととも
に、サンプル遅延回路19の出力をビットシフタ19aによ
って上位に１ビットシフトすることによって上記と同等
の結果が得られる。

28及び29で示すライン遅延回路が縦続接続され、ライ
ン遅延回路28にフレーム遅延回路１の出力が供給され
る。この縦続接続されたライン遅延回路28及び29から得
られる垂直方向のタップ出力に対するフィルタ係数に
は、係数の対称性がある。そこで、ライン遅延回路29出
力とフィールド遅延回路１の出力とが加算器30に供給さ
れ、垂直方向のタップ出力で同一のフィルタ係数が乗じ
られる出力どうしが予め加算される。

サンプル遅延回路31〜34が縦続接続され、加算器30の
出力がサンプル遅延回路31に供給される。この縦続接続
されたサンプル遅延回路31〜34から得られる水平方向の
タップ出力に対するフィルタ係数には、係数の対称性が
ある。そこで、サンプル遅延回路34の出力と加算器30の
出力とが加算器35に供給され、サンプル遅延回路33の出
力とサンプル遅延回路31の出力とが加算器36に供給さ
れ、同一のフィルタ係数が乗じられる出力どうしが予め
加算される。加算器35の出力が２倍されて乗算器37に供
給される。加算器36の出力が２倍されて乗算器38に供給
される。サンプル遅延回路32と出力が４倍されて乗算器
39に供給される。乗算器37,38,39はフィルタ係数ｈ（0,
1,2）,h（0,1,1）,h（0,1,0）夫々を乗じる乗算器であ
る。フィルタ係数ｈ（0,1,2）,h（0,1,1）は、本来の係
数の1/2とされ、フィルタ係数ｈ（0,1,0）は、本来の係
数の1/4とされている。乗算器37,38,39の出力が加算器4
0に供給される。上記の場合も、サンプル遅延回路９と
同様の処理をそれぞれに対して行ってもよいが、フレー
ム遅延回路１と２の接続点に得られる出力をビットシフ
タ1aによって上位に１ビットシフトするとともに、サン
プル遅延回路32の出力をビットシフタ32aによって上位
に１ビットシフトすることによって上記と同等の結果が
得られる。

サンプル遅延回路41〜44が縦続接続され、ライン遅延
回路28の出力がサンプル遅延回路41に供給される。この
縦続接続されたサンプル遅延回路41〜44から得られる水
平方向のタップ出力に対するフィルタ係数には、係数の
対称性がある。そこで、サンプル遅延回路44の出力とラ
イン遅延回路28の出力とが加算器45に供給され、サンプ
ル遅延回路43の出力とサンプル遅延回路41の出力とが加
算器46に供給され、同一のフィルタ係数が乗じられる出
力どうしが予め加算される。加算器45の出力が４倍され
て乗算器47に供給される。加算器46の出力が４倍されて
乗算器48に供給される。サンプル遅延回路42の出力が８
倍されて乗算器49に供給される。乗算器47,48,49は、フ
ィルタ係数ｈ（0,0,2）,h（0,0,1）,h（0,0,0）を夫々
乗じる乗算器である。フィルタ係数ｈ（0,0,2）,h（0,
0,1）は、本来の係数の1/4とされ、フィルタ係数ｈ（0,
0,0）は、本来の係数の1/8とされている。乗算器47,48,
49の出力が加算器50に供給される。上記の場合も、サン
プル遅延回路９と同様の処理をそれぞれに対して行って
もよいが、フレーム遅延回路１と２の接続点及びライン
遅延回路28と29の接続点に得られる出力をビットシフタ
1a,28aによって上位に１ビットシフトするとともに、サ
ンプル遅延回路42の出力をビットシフタ42aによって上
位に１ビットシフトすることによって同等の結果が得ら
れる。

加算器17,27,40,50の出力が加算器51に供給される。
加算器51から出力端子52が導出され、出力端子52からフ
ィルタ出力が取り出される。

上述のように、フィルタ係数の対称性を利用し、同一
のフィルタ係数を乗じるデータどうしを予め加算する構
成とした場合、フィルタ係数を乗じる乗算器の入力デー
タの中で、中央タップのフィルタ係数を乗じる乗算器の
入力データは、予め加算されない。このため、他の入力
データに比べて有効語長が短くなる。従って、夫々のフ
ィルタ係数に対する入力データの有効語長は、第３図に
示すような重みを有するものとなる。

つまり、例えば８ビットで示されるデータどうしを加
算すると、加算出力は、１桁上がり、９ビットで示され
るデータとなる。このように、加算器の出力データの語
長は、入力データの有効語長より１ビット長いものとな
る。従って、入力端子３から例えば８ビットのディジタ
ル信号が供給されるとすると、乗算器14〜16,24〜26,37
〜39,47〜49の夫々に供給されるデータの有効語長は以
下に示すようになる。

乗算器14に供給されるデータの有効語長は、このデー
タが加算器4,7,12を介して供給されているので、３ビッ
ト延び、11ビットとなる。乗算器15に供給されるデータ
の有効語長は、このデータが加算器4,7,13を介して供給
されているので、３ビット延び、11ビットとなる。乗算
器16に供給されるデータの有効語長は、このデータが加
算器4,7を介して供給されているので、２ビット延び、1
0ビットとなる。

乗算器24に供給されるデータの有効語長は、このデー
タが加算器4,22を介して供給されているので、２ビット
延び、10ビットとなる。乗算器25に供給されるデータの
有効語長は、このデータが加算器4,23を介して供給され
ているので、２ビット延び、10ビットとなる。乗算器26
に供給されるデータの有効語長は、このデータが加算器
４を介して供給されているので、１ビット延び、９ビッ
トとなる。

乗算器37に供給されるデータの有効語長は、このデー
タが加算器30,35を介して供給されているので、２ビッ
ト延び、10ビットとなる。乗算器38に供給されるデータ
の有効語長は、このデータが加算器30,36を介して供給
されているので、２ビット延び、10ビットとなる。乗算
器39に供給されるデータの有効語長は、このデータが加
算器30を介して供給されているので、１ビット延び、９
ビットとなる。

乗算器47に供給されるデータの有効語長は、このデー
タが加算器45を介して供給されているので、１ビット延
び、９ビットとなる。乗算器48に供給されるデータの有
効語長は、このデータが加算器46を介して供給されてい
るので、１ビット延び、９ビットとなる。乗算器49に供
給されるデータの有効語長は、何れの加算器も介されて
いないので、８ビットのままである。

このように、各々有効語長の違う入力データを、夫々
同じ演算語長の乗算器を用いて乗算後のデータの桁が揃
うように乗算すると、有効語長の短い入力データでは、
演算語長の上位ビットを有効に利用することができな
い。そこで、入力データをスケーリングし、入力データ
のMSBと乗算入力のMSBとが揃えられる。

つまり、第３図に示す入力データの有効語長の重みが
1/8のデータは３ビットずらすことにより８倍し、入力
データの有効語長の重みが1/4のデータは２ビットずら
すことにより４倍し、入力データの有効語長の重みが1/
2のデータは１ビットずらすことにより２倍し、全ての
入力データのMSBを揃えるのである。

この一実施例では、乗算器14〜16,24〜26,37〜39,47
〜49として、例えば11ビットの入力語長の等しい乗算器
が用いられている。従って、乗算器49の入力データが８
倍されて乗算器49に供給され、乗算器26,39,47,48の入
力データが夫々４倍されて乗算器26,39,47,48に供給さ
れ、乗算器16,24,25,37,38の入力データが夫々２倍され
て乗算器16,24,25,37,38に供給され、全ての入力データ
の有効語長が乗算器の入力語長に等しい例えば11ビット
になるようになされている。

このように、乗算入力をスケーリングして供給する
と、各々の乗算出力の桁が揃わなくなる。そこで、入力
データをスケーリングした分、フィルタ係数を逆にスケ
ーリングすることにより、乗算出力の桁が揃えられる。
つまり、入力データの語長の重みが1/8のデータに対す
るフィルタ係数は、1/8の係数とし、入力データの語長
の重みが1/4のデータに対するフィルタ係数は1/4の係数
とし、入力データの語長の重みが1/2のデータに対する
フィルタ係数は1/2とすることにより、乗算出力の桁が
揃えられる。

この一実施例では、乗算器49の係数が1/8とされ、乗
算器26,39,47,48の係数が夫々1/4とされ、乗算器16,24,
25,37,38の係数が夫々1/2とされることにより、乗算出
力の桁が揃えられている。従って、乗算器14〜16の出
力、乗算器24〜26の出力、乗算器37〜39の出力、乗算器
47〜49の出力は、夫々、桁を動かすことなく加算器17,2
7,40,50に夫々供給され、加算される。

フィルタ係数は、一般にインパルス応答の端の方の値
が小さく、中央付近の値が大きい。乗算入力データの語
長の重みが小さいデータは、中央タップのデータであ
る。従って、上述のように、フィルタ係数を逆にスケー
リングすることにより、各々の係数の値が近づき、係数
の語長が略々揃う。このため、小さな値の端のフィルタ
係数でも、演算語長を無駄にせず、有効に扱うことがで
きる。

第４図は、３次元ディジタルフィルタのフィルタ係数
の一例を示すものである。第４図に示すフィルタ係数の
フィルタをこの一実施例を用いて構成する場合、係数は
第３図に示す重みに従ってスケーリングされて乗算器に
供給され、第５図に示す係数となる。但し、第５図に示
す係数は、第４図に示すフィルタ係数との比較を容易と
するため、重みを乗じた後８倍されている。

第５図に示すように、各係数の値は略々揃っている。
従って、各係数を乗じる乗算器が同様の入力語長のもの
が用いられている時、各乗算器の演算語長に無駄が生じ
ない。

〔発明の効果〕

この発明に依れば、多次元フィルタが係数対称の奇数
タップのFIRフィルタで構成され、例えば、２次元的に
みて、水平方向と垂直方向に対して、同一のフィルタ係
数同士が予め加算され、その加算出力にフィルタ係数が
乗じられて、これらの出力に対して多次元的にみて共通
なフィルタ係数を乗算回路14〜16、24〜26で乗算し、こ
れらの乗算出力を加算回路17、27、51で加算して、フィ
ルタ出力を得ているから、中央タップに対称な同一係数
だけ乗算回路の数が削減でき、２次元的に共通化するの
であるから、なお一層、数を削減できるのである。構成
の簡単な加算回路が増えるでけであり、回路規模の削減
が図れる。そして、多次元的に同一のフィルタ係数のも
のを予め加算する結果、フィルタを構成する遅延回路も
共通化され、その次元分だけ数を削減できる。

また、多次元的にみて同一のフィルタ係数のものを予
め加算して乗算するので、２次元フィルタに留まらず、
３次元フィルタのような更に多次元のフィルタとして、
予め加算するという、簡単な構成で達成できるのであ
る。そして、フィルタの次数が上がる程、回路規模の縮
小を図ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図は３
次元ディジタルフィルタの構成の一例のブロック図、第
３図はこの発明の一実施例の説明に用いる略線図、第４
図は３次元ディジタルフィルタのフィルタ係数の一例を
示す略線図、第５図はこの発明の一実施例における係数
の一例を示す略線図、第６図は従来のディジタルフィル
タの演算回路の説明に用いる略線図、第７図は従来のデ
ィジタルフィルタの演算回路の説明に用いるブロック
図、第８図及び第９図は従来のディジタルフィルタの演
算回路の説明に用いる略線図、第10図は従来のディジタ
ルフィルタの演算回路の説明に用いるブロック図、第11
図は従来のディジタルフィルタの演算回路の説明に用い
る略線図である。 3:入力端子、14〜16,24〜26,37〜39,47〜49:乗算器、5
2:出力端子。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭52−80765（ＪＰ，Ａ) 特開昭57−182845（ＪＰ，Ａ) 特開昭57−41738（ＪＰ，Ａ) 特開昭56−8915（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】少なくとも垂直方向及び水平方向の２次元
の方向を有する画像信号を入力し、上記各次元方向にお
ける複数のタップの対称軸に対して対称なフィルタ係数
を有する奇数タップの多次元フィルタであって、上記垂直及び水平方向のうち一方の方向に対称なフィル
タ係数に対するタップの出力信号を互いに加算するため
の第１の加算回路と、上記第１の加算回路の出力及び上記一方の方向における
対称軸に対応する中央タップの出力信号を入力し、上記
垂直及び水平方向のうちの他方の方向に対称なフィルタ
係数とされるタップの出力信号を互いに加算するための
第２の加算回路と、上記第２の加算回路の出力信号と、上記他方の方向にお
ける対称軸に対応する中央タップの出力信号とを入力
し、その各々を所定のフィルタ係数を乗じるための乗算
回路と、上記乗算回路の各々の出力を加算する第３の加算回路とを有することにより所望のフィルタ出力を得るようにし
たことを特徴とするディジタルフィルタ。
【請求項２】上記画像信号は、更に、フレーム方向の次
元を含む３次元の方向を有し、上記フレーム方向に対称なフィルタ係数を有する多次元
フィルタであって、上記フレーム方向に対称なフィルタ係数に対するタップ
の出力信号を互いに加算するための第４の加算回路を有
し、上記第４の加算回路の出力及び上記タップの出力信号を
上記垂直及び水平方向の各タップに入力するようにした
特許請求の範囲第１項記載のディジタルフィルタ。