JP2573850B2 - アナログ−デイジタル変換装置 - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、DAT（ディジタル・オーディオ・テープレ
コーダ）等において、オーディオ信号等のアナログ信号
を、デイザ（dither）信号の加算及び減算を伴なってデ
ィジタル信号に変換するためのアナログ−ディジタル変
換装置に関するものである。
コーダ）等において、オーディオ信号等のアナログ信号
を、デイザ（dither）信号の加算及び減算を伴なってデ
ィジタル信号に変換するためのアナログ−ディジタル変
換装置に関するものである。
［従来の技術］ オーディオ信号のPCM記録再生において、量子化雑音
（量子化出力と入力標本値との差）が問題になる。特に
入力信号レベルが低く量子化ステップ数が少ない場合に
は、量子化雑音は入力と強い相関を有し、雑音というよ
りも入力信号の一種の歪（高次高調波）となる。また、
入力信号レベルが高くても、極くゆっくり変化する信号
に対しては、量子化ステップが変化する毎に不快な雑音
が発生する。また、アナログ−ディジタル（A/D）変換
器自体の量子化ステップにもバラツキがあり、A/D変換
時に非線形歪を発生する。上述の如き問題を解決するた
めに、デイザと呼ばれる白色性雑音を入力信号に加えて
A/D変換し、しかる後デイザを減算することは例えば特
開昭62−13124号公報等で公知である。
（量子化出力と入力標本値との差）が問題になる。特に
入力信号レベルが低く量子化ステップ数が少ない場合に
は、量子化雑音は入力と強い相関を有し、雑音というよ
りも入力信号の一種の歪（高次高調波）となる。また、
入力信号レベルが高くても、極くゆっくり変化する信号
に対しては、量子化ステップが変化する毎に不快な雑音
が発生する。また、アナログ−ディジタル（A/D）変換
器自体の量子化ステップにもバラツキがあり、A/D変換
時に非線形歪を発生する。上述の如き問題を解決するた
めに、デイザと呼ばれる白色性雑音を入力信号に加えて
A/D変換し、しかる後デイザを減算することは例えば特
開昭62−13124号公報等で公知である。
［発明が解決しようとする問題点］ ところで、精度の高いアナログデイザ信号及びディジ
タルデイザ信号を容易に発生させることができる装置が
要求されている。
タルデイザ信号を容易に発生させることができる装置が
要求されている。
そこで、本発明の目的は上記の要求に応えることがで
きるデイザ発生回路を提供することにある。
きるデイザ発生回路を提供することにある。
［問題点を解決するための手段］ 上記目的を達成するための本発明は、アナログ情報信
号を供給するアナログ情報信号供給手段と、アナログデ
イザ信号及びディジタルデイザ信号を発生するデイザ発
生回路と、前記アナログ情報信号に前記アナログデイザ
信号を加算する加算器と、前記加算器から得られるアナ
ログデイザ加算情報信号をこれに対応するディジタルデ
イザ加算情報信号に変換するアナログ−ディジタル変換
器と、前記ディジタルデイザ加算情報信号から前記アナ
ログデイザ信号に対応する前記ディジタルデイザ信号を
減算する減算回路とを備えているアナログ−ディジタル
変換装置において、前記ディジタルデイザ信号のレベル
は前記アナログ−ディジタル変換器の最大出力レベルよ
りも小さく設定され、前記ディジタルデイザ信号の変化
するビット範囲は前記アナログ−ディジタル変換器の出
力のMSBからLSBまでの合計ｎビット（ｎは整数）の内の
LSBを含むｎ−１ビット以下に設定され、前記ディザ信
号発生回路はディジタルデイザ発生器とこのディジタル
デイザ発生器に接続されたディジタル−アナログ変換手
段と前記ディジタルデイザ発生器に接続されたディジタ
ルレベル低減回路とで構成され、前記ディジタルデイザ
発生器は前記減算回路に供給するディジタルデイザ信号
のレベルよりも大きなレベルを示すｍビット（但しｍは
整数）のディジタルデイザを発生するように形成され、
前記ディジタルレベル低減回路は前記ディジタルデイザ
発生器の出力レベルよりも低いレベルのディジタルデイ
ザ信号を形成して前記減算回路に供給するために前記デ
ィジタルデイザ発生器と前記減算回路との間に接続され
且つ前記ディジタルデイザ発生器から出力されるｍビッ
トの内のMSBを含むｎ−１個以下のビットを抽出して前
記低いレベルのディジタルデイザ信号を得るように形成
され、前記ディジタル−アナログ変換手段は前記ディジ
タルデイザ発生器に接続され且つ前記ｍビットのディジ
タルデイザをアナログ信号に変換するように形成された
デイザ用ディジタル−アナログ変換器とこのデイザ用デ
ィジタル−アナログ変換器から得られたアナログデイザ
信号を前記減算回路に与えるディジタルデイザ信号に対
応するレベルになるように調整して前記加算器に入力さ
せる可変抵抗とで構成されていることを特徴とするアナ
ログ−ディジタル変換装置に係わるものである。
号を供給するアナログ情報信号供給手段と、アナログデ
イザ信号及びディジタルデイザ信号を発生するデイザ発
生回路と、前記アナログ情報信号に前記アナログデイザ
信号を加算する加算器と、前記加算器から得られるアナ
ログデイザ加算情報信号をこれに対応するディジタルデ
イザ加算情報信号に変換するアナログ−ディジタル変換
器と、前記ディジタルデイザ加算情報信号から前記アナ
ログデイザ信号に対応する前記ディジタルデイザ信号を
減算する減算回路とを備えているアナログ−ディジタル
変換装置において、前記ディジタルデイザ信号のレベル
は前記アナログ−ディジタル変換器の最大出力レベルよ
りも小さく設定され、前記ディジタルデイザ信号の変化
するビット範囲は前記アナログ−ディジタル変換器の出
力のMSBからLSBまでの合計ｎビット（ｎは整数）の内の
LSBを含むｎ−１ビット以下に設定され、前記ディザ信
号発生回路はディジタルデイザ発生器とこのディジタル
デイザ発生器に接続されたディジタル−アナログ変換手
段と前記ディジタルデイザ発生器に接続されたディジタ
ルレベル低減回路とで構成され、前記ディジタルデイザ
発生器は前記減算回路に供給するディジタルデイザ信号
のレベルよりも大きなレベルを示すｍビット（但しｍは
整数）のディジタルデイザを発生するように形成され、
前記ディジタルレベル低減回路は前記ディジタルデイザ
発生器の出力レベルよりも低いレベルのディジタルデイ
ザ信号を形成して前記減算回路に供給するために前記デ
ィジタルデイザ発生器と前記減算回路との間に接続され
且つ前記ディジタルデイザ発生器から出力されるｍビッ
トの内のMSBを含むｎ−１個以下のビットを抽出して前
記低いレベルのディジタルデイザ信号を得るように形成
され、前記ディジタル−アナログ変換手段は前記ディジ
タルデイザ発生器に接続され且つ前記ｍビットのディジ
タルデイザをアナログ信号に変換するように形成された
デイザ用ディジタル−アナログ変換器とこのデイザ用デ
ィジタル−アナログ変換器から得られたアナログデイザ
信号を前記減算回路に与えるディジタルデイザ信号に対
応するレベルになるように調整して前記加算器に入力さ
せる可変抵抗とで構成されていることを特徴とするアナ
ログ−ディジタル変換装置に係わるものである。
［作 用］ 上記発明では、減算回路でMSBからLSBまでのｎビット
の内のLSBを含むｎ−１ビット以下（例えば10ビット）
の範囲で変化するディジタルデイザ信号を要求している
にも拘らず、上記変化範囲のビット数（例えば10ビッ
ト）よりもビットの数の大きい例えば16ビットのディジ
タルデイザ発生器にてデイザを形成し、これをD/A変換
した後に所望レベル（例えば10ビット対応レベル）のア
ナログデイザ信号を得る。従って、精度の高いアナログ
デイザ信号を得ることができる。また、ディジタルデイ
ザ発生器のディジタルデイザはディジタルレベル低減回
路によってディジタル的にレベルが低減されて減算回路
の入力となるので、所望ディジタルデイザ信号を容易に
得ることができる。
の内のLSBを含むｎ−１ビット以下（例えば10ビット）
の範囲で変化するディジタルデイザ信号を要求している
にも拘らず、上記変化範囲のビット数（例えば10ビッ
ト）よりもビットの数の大きい例えば16ビットのディジ
タルデイザ発生器にてデイザを形成し、これをD/A変換
した後に所望レベル（例えば10ビット対応レベル）のア
ナログデイザ信号を得る。従って、精度の高いアナログ
デイザ信号を得ることができる。また、ディジタルデイ
ザ発生器のディジタルデイザはディジタルレベル低減回
路によってディジタル的にレベルが低減されて減算回路
の入力となるので、所望ディジタルデイザ信号を容易に
得ることができる。
［実施例］ 次に、本発明の実施例に係わるDATのA/D変換装置を第
１図〜第４図を参照して説明する。第１図に示すオーデ
ィオ信号から成るアナログ情報信号をディジタル信号
（PCM信号）に変換するためのA/D変換装置は、入力端子
１、第１の増幅器２、レベル調整可変抵抗３、ローパス
フィルタ４、第２の増幅器５、サンプル・ホールド（Ｓ
・Ｈ）回路６、デイザ加算器７、バッファ増幅器８、A/
D変換器９、デイザ減算回路10、リミッタ11、マルチプ
レクサ12、及びディジタルフィルタ13をこの順番に接続
した回路を含む。
１図〜第４図を参照して説明する。第１図に示すオーデ
ィオ信号から成るアナログ情報信号をディジタル信号
（PCM信号）に変換するためのA/D変換装置は、入力端子
１、第１の増幅器２、レベル調整可変抵抗３、ローパス
フィルタ４、第２の増幅器５、サンプル・ホールド（Ｓ
・Ｈ）回路６、デイザ加算器７、バッファ増幅器８、A/
D変換器９、デイザ減算回路10、リミッタ11、マルチプ
レクサ12、及びディジタルフィルタ13をこの順番に接続
した回路を含む。
加算器７よりも前段に設けられている可変抵抗３はサ
ンプルホールド回路６から加算器７に与えるアナログ情
報信号A1のレベルを調整するものである。
ンプルホールド回路６から加算器７に与えるアナログ情
報信号A1のレベルを調整するものである。
ローパスフィルタ４は、０〜20kHz程度のオーディオ
信号を通過させるように構成されている。
信号を通過させるように構成されている。
サンプルホールド回路６は、情報信号A1を一定の周波
数（例えば88.2kHz）でサンプリングし、これにより得
られるサンプルをホールドして出力するものであり、こ
の出力端子はアナログ加算器７の一方の入力端子に接続
されている。
数（例えば88.2kHz）でサンプリングし、これにより得
られるサンプルをホールドして出力するものであり、こ
の出力端子はアナログ加算器７の一方の入力端子に接続
されている。
14はデイザ発生回路であり、16ビットのディジタルデ
イザ発生器15と、16ビットのD/A変換器16と、デイザレ
ベル調整用可変抵抗17,18と、ディジタルレベル低減回
路19とを含む。ディジタルデイザ発生器15は、実質的に
ランダムに16ビットのディジタル信号をサンプル・ホー
ルド回路６のサンプリング周波数（例えば88.2kHz）と
同一のサンプリング周波数で発生するＭ系列（Maximal
−length Pluse Sequences）擬似ランダムパルス発生
回路から成り、アナログの白色性雑音をディジタル信号
に変換したものと実質的に同じものを出力する。ディジ
タルデイザ発生器15に接続されたD/A変換器16は16ビッ
トのディジタルデイザをこれに対応したアナログデイザ
信号に変換する。減算回路10が実質的に10ビットのレベ
ルのデイザ信号を要求しているのにも拘らず、デイザ発
生器15及びD/A変換器16はいずれも16ビット構成である
ので、精度の高いアナログデイザを得ることができる。
D/A変換器16と加算器７の入力端子との間に接続された
デイザレベル調整用抵抗17は、10ビットのレベルのディ
ジタルデイザ信号に対応するようにアナログデイザ信号
B1のレベルを調整して加算器７に与えるものである。
イザ発生器15と、16ビットのD/A変換器16と、デイザレ
ベル調整用可変抵抗17,18と、ディジタルレベル低減回
路19とを含む。ディジタルデイザ発生器15は、実質的に
ランダムに16ビットのディジタル信号をサンプル・ホー
ルド回路６のサンプリング周波数（例えば88.2kHz）と
同一のサンプリング周波数で発生するＭ系列（Maximal
−length Pluse Sequences）擬似ランダムパルス発生
回路から成り、アナログの白色性雑音をディジタル信号
に変換したものと実質的に同じものを出力する。ディジ
タルデイザ発生器15に接続されたD/A変換器16は16ビッ
トのディジタルデイザをこれに対応したアナログデイザ
信号に変換する。減算回路10が実質的に10ビットのレベ
ルのデイザ信号を要求しているのにも拘らず、デイザ発
生器15及びD/A変換器16はいずれも16ビット構成である
ので、精度の高いアナログデイザを得ることができる。
D/A変換器16と加算器７の入力端子との間に接続された
デイザレベル調整用抵抗17は、10ビットのレベルのディ
ジタルデイザ信号に対応するようにアナログデイザ信号
B1のレベルを調整して加算器７に与えるものである。
ディジタルデイザ発生器15に接続されたディジタルレ
ベル低減回路19は、16ビットのディジタルデイザ信号を
変化範囲が10ビットのディジタルデイザ信号B2に変換す
るものであり、Ｄタイプフリップフロップから成る。例
えば、正極性の16ビットのディジタルデイザ信号が ［0101101100101110］ であったとすれば、MSBから10SBまでの10ビットを7SBか
らLSBまでシフトし、この上位に６個の０を付けたディ
ジタルデイザ信号 ［0000000101101100］ を形成して出力する。また、負極性の16ビットのディジ
タルデイザ信号が ［1011100111001001］ であったとすれば、MSBから10SBまでの10ビットを7SBか
らLSBにシフトし、この上位に６個の１を付したディジ
タルデイザ信号 ［1111111011100111］ を形成して出力する。
ベル低減回路19は、16ビットのディジタルデイザ信号を
変化範囲が10ビットのディジタルデイザ信号B2に変換す
るものであり、Ｄタイプフリップフロップから成る。例
えば、正極性の16ビットのディジタルデイザ信号が ［0101101100101110］ であったとすれば、MSBから10SBまでの10ビットを7SBか
らLSBまでシフトし、この上位に６個の０を付けたディ
ジタルデイザ信号 ［0000000101101100］ を形成して出力する。また、負極性の16ビットのディジ
タルデイザ信号が ［1011100111001001］ であったとすれば、MSBから10SBまでの10ビットを7SBか
らLSBにシフトし、この上位に６個の１を付したディジ
タルデイザ信号 ［1111111011100111］ を形成して出力する。
加算器７は、サンプルホールド回路６から与えられる
好ましくはプラスピーク及びマイナスピークがそれぞれ
約3V以下であるアナログ情報信号A1と、0V〜−93.6mVの
範囲に一方及び他方のピークが位置するように調整され
たアナログデイザ信号B1とを加算してアナログデイザ加
算情報信号（A1＋B1）を形成するものである。第３図は
アナログ情報信号A1とアナログデイザ信号B1とアナログ
デイザ加算情報信号A1＋B1とを原理的に示す。各信号は
大きな振幅で示されているが、勿論、振幅は種々変化す
る。
好ましくはプラスピーク及びマイナスピークがそれぞれ
約3V以下であるアナログ情報信号A1と、0V〜−93.6mVの
範囲に一方及び他方のピークが位置するように調整され
たアナログデイザ信号B1とを加算してアナログデイザ加
算情報信号（A1＋B1）を形成するものである。第３図は
アナログ情報信号A1とアナログデイザ信号B1とアナログ
デイザ加算情報信号A1＋B1とを原理的に示す。各信号は
大きな振幅で示されているが、勿論、振幅は種々変化す
る。
A/D変換器９は例えばPCM−779から成り、許容入力範
囲が＋3V〜−3Vのものである。このA/D変換器９からは
アナログ入力即ち、アナログデイザ加算情報信号A1＋B1
に対応する16ビットのディジタル出力即ちディジタルデ
イザ加算情報信号A2＋B2が得られる。なお、このA/D変
換器９が量子化ステップにバラツキを有し、A/D変換時
に非線形歪を発生するものであっても、デイザを加算し
てA/D変換することによって非線形歪を低減することが
できる。
囲が＋3V〜−3Vのものである。このA/D変換器９からは
アナログ入力即ち、アナログデイザ加算情報信号A1＋B1
に対応する16ビットのディジタル出力即ちディジタルデ
イザ加算情報信号A2＋B2が得られる。なお、このA/D変
換器９が量子化ステップにバラツキを有し、A/D変換時
に非線形歪を発生するものであっても、デイザを加算し
てA/D変換することによって非線形歪を低減することが
できる。
一方の入力端子がA/D変換器９に接続され、他方の入
力端子がディジタルレベル低減回路19に接続されている
ディジタル減算回路10は、16ビットのディジタルデイザ
加算情報信号A2＋B2から実質的に10ビットのレベルのデ
ィジタルデイザ信号B2を減算し、理想的にはディジタル
情報信号A2のみを出力する。減算回路10に入力させるデ
ィジタルデイザ信号B2は加算したアナログデイザ信号B1
と同一のサンプリング区間のものであるので、理想的に
は加算したアナログデイザ信号B1に対応するディジタル
成分は完全に除去される。デイザのレベルが極めて低い
場合には、デイザを減算しなくてもさほど問題が生じな
い場合があるが、本実施例のようにデイザのレベルが高
い場合には、デイザを減算しないとデイザがノイズとな
る。
力端子がディジタルレベル低減回路19に接続されている
ディジタル減算回路10は、16ビットのディジタルデイザ
加算情報信号A2＋B2から実質的に10ビットのレベルのデ
ィジタルデイザ信号B2を減算し、理想的にはディジタル
情報信号A2のみを出力する。減算回路10に入力させるデ
ィジタルデイザ信号B2は加算したアナログデイザ信号B1
と同一のサンプリング区間のものであるので、理想的に
は加算したアナログデイザ信号B1に対応するディジタル
成分は完全に除去される。デイザのレベルが極めて低い
場合には、デイザを減算しなくてもさほど問題が生じな
い場合があるが、本実施例のようにデイザのレベルが高
い場合には、デイザを減算しないとデイザがノイズとな
る。
ところで、アナログデイザ加算情報信号A1＋B1のレベ
ルがA/D変換器９の許容入力レベル＋3V〜−3V以内であ
れば、デイザ加算及び減算の効果を良好に得ることがで
きる。しかし、A/D変換器９の入力信号のレベルがその
許容最大入力レベル±3Vを越えるおそれがある。第２図
はA/D変換器９の入力及び出力と減算器10の出力とをそ
れぞれアナログ表示したものである。第２図（Ａ）はA/
D変換器９の許容最大入力レベルＬに一致するピークを
有するアナログ情報信号A1を示す。この様にピークレベ
ルの高いアナログ情報信号A1にアナログデイザ信号B1を
加算すると、第２図（Ｂ）に示す如く許容最大入力レベ
ルＬを越える部分を有するアナログデイザ加算情報信号
A1＋B1となる。A/D変換器９は許容最大入力レベルＬ以
上の部分をA/D変換することができないので、レベルＬ
以上を切り捨てた状態の出力を発生する。即ち、アナロ
グデイザ信号B1に対応するディジタルデイザ成分を含ま
ないA/D変換出力が得られる。減算回路10においてデイ
ザを含まない部分からデイザ信号B2を減算すると、第２
図（Ｃ）にアナログ的に示されているようにデイザを含
む減算出力が得られる。このまま出力すると、デイザ成
分がノイズとなって不快な音を発生するので、本実施例
では第２図（Ｄ）に示す如くリミッタ11でデイザの成分
を除去した出力を得る。また、歪が発生するレベルに達
したことを表示器20に表示し、入力レベルが過大である
ことを使用者に知らせる。
ルがA/D変換器９の許容入力レベル＋3V〜−3V以内であ
れば、デイザ加算及び減算の効果を良好に得ることがで
きる。しかし、A/D変換器９の入力信号のレベルがその
許容最大入力レベル±3Vを越えるおそれがある。第２図
はA/D変換器９の入力及び出力と減算器10の出力とをそ
れぞれアナログ表示したものである。第２図（Ａ）はA/
D変換器９の許容最大入力レベルＬに一致するピークを
有するアナログ情報信号A1を示す。この様にピークレベ
ルの高いアナログ情報信号A1にアナログデイザ信号B1を
加算すると、第２図（Ｂ）に示す如く許容最大入力レベ
ルＬを越える部分を有するアナログデイザ加算情報信号
A1＋B1となる。A/D変換器９は許容最大入力レベルＬ以
上の部分をA/D変換することができないので、レベルＬ
以上を切り捨てた状態の出力を発生する。即ち、アナロ
グデイザ信号B1に対応するディジタルデイザ成分を含ま
ないA/D変換出力が得られる。減算回路10においてデイ
ザを含まない部分からデイザ信号B2を減算すると、第２
図（Ｃ）にアナログ的に示されているようにデイザを含
む減算出力が得られる。このまま出力すると、デイザ成
分がノイズとなって不快な音を発生するので、本実施例
では第２図（Ｄ）に示す如くリミッタ11でデイザの成分
を除去した出力を得る。また、歪が発生するレベルに達
したことを表示器20に表示し、入力レベルが過大である
ことを使用者に知らせる。
リミッタ11及び表示器20を動作させるために、レベル
検出回路21が設けられている。このレベル検出回路21は
減算回路10の出力に接続されたプラス側オーバーフロー
レベル検出回路22とマイナス側オーバーフローレベル検
出回路23とを有し、これ等の出力はORゲート24を介して
リミッタ11と表示器20に接続されている。この実施例で
は第３図で説明したようにアナログデイザ信号B1が０〜
−93.6mVの範囲に設定されている。従って、第３図のア
ナログ情報信号A1にアナログデイザ信号B1を加算する
と、アナログデイザ加算情報信号A1＋B1の一方のエンベ
ロープはアナログ情報信号A1に一致し、他方のエンベロ
ープは点線で示す位置になる。従ってA1＋B1の振幅は実
線と点線の間で変化する。この結果、プラス側において
は、A/D変換器９のプラス許容最大入力レベル＋Ｌに一
致するレベルのアナログ情報信号A1にデイザ信号B1を加
算した信号A1＋B1がA/D変換のプラス許容最大入力レベ
ル＋Ｌを越えない。従って、この信号A1＋B1をA/D変換
した後にディジタルデイザ信号B2を減算しても何ら問題
が生じない。そこで、第１図のプラス側オーバーフロー
レベル検出回路22の検出レベルL1はA/D変換器９のプラ
スの許容最大入力レベル＋Ｌに設定されている。A/D変
換器９は２の補数の形式でディジタル信号を出力するの
で、プラスの最大出力は ［0111111111111111］ である。そこで、プラス側オーバーフローレベル検出回
路22は入力ディジタル信号のMSBを反転し、その他を反
転しないでANDゲートに入力させるように構成されてい
る。この結果、プラス側オーバーフロー検出回路22にレ
ベルL1の信号が入力すると、高レベル出力が発生し、リ
ミッタ11と表示器20に与えられる。この検出レベルL1以
上のアナログ入力は出力に歪を発生させるので、表示器
20にオーバーフローが表示された時は可変抵抗３で入力
レベルを下げる。
検出回路21が設けられている。このレベル検出回路21は
減算回路10の出力に接続されたプラス側オーバーフロー
レベル検出回路22とマイナス側オーバーフローレベル検
出回路23とを有し、これ等の出力はORゲート24を介して
リミッタ11と表示器20に接続されている。この実施例で
は第３図で説明したようにアナログデイザ信号B1が０〜
−93.6mVの範囲に設定されている。従って、第３図のア
ナログ情報信号A1にアナログデイザ信号B1を加算する
と、アナログデイザ加算情報信号A1＋B1の一方のエンベ
ロープはアナログ情報信号A1に一致し、他方のエンベロ
ープは点線で示す位置になる。従ってA1＋B1の振幅は実
線と点線の間で変化する。この結果、プラス側において
は、A/D変換器９のプラス許容最大入力レベル＋Ｌに一
致するレベルのアナログ情報信号A1にデイザ信号B1を加
算した信号A1＋B1がA/D変換のプラス許容最大入力レベ
ル＋Ｌを越えない。従って、この信号A1＋B1をA/D変換
した後にディジタルデイザ信号B2を減算しても何ら問題
が生じない。そこで、第１図のプラス側オーバーフロー
レベル検出回路22の検出レベルL1はA/D変換器９のプラ
スの許容最大入力レベル＋Ｌに設定されている。A/D変
換器９は２の補数の形式でディジタル信号を出力するの
で、プラスの最大出力は ［0111111111111111］ である。そこで、プラス側オーバーフローレベル検出回
路22は入力ディジタル信号のMSBを反転し、その他を反
転しないでANDゲートに入力させるように構成されてい
る。この結果、プラス側オーバーフロー検出回路22にレ
ベルL1の信号が入力すると、高レベル出力が発生し、リ
ミッタ11と表示器20に与えられる。この検出レベルL1以
上のアナログ入力は出力に歪を発生させるので、表示器
20にオーバーフローが表示された時は可変抵抗３で入力
レベルを下げる。
一方、マイナス側オーバーフローレベル検出回路23
は、第３図に示すA/D変換器９のマイナス側の許容最大
入力レベル−Ｌ（許容最小レベル）よりもデイザレベル
（93.6mV）だけ低い絶対値を有するマイナス側オーバー
フロー検出レベルL2を有するように設定されている。マ
イナス側出力の最大許容入力レベルL1は16ビットの２の
補数 ［1000000000000000］ であり、マイナス側オーバーフロー検出レベルL2はこれ
よりもデイザ信号レベル即ち93.6mV（約0.14dB）だけ高
く（マイナス側の絶対値では低く）設定されている。こ
のマイナス側オーバーフロー検出レベルL2のディジタル
値は、例えば ［100000XXX……………XX］ で示すことができる。但し、ここでｘは１又は０であ
る。マイナス側オーバーフロー検出回路23も論理回路か
ら成り、入力ディジタル信号がマイナス側オーバーフロ
ー検出レベルL2のディジタル値に一致した時に高レベル
出力が発生し、ORゲート24を介してリミッタ11及び表示
器20に与えられる。
は、第３図に示すA/D変換器９のマイナス側の許容最大
入力レベル−Ｌ（許容最小レベル）よりもデイザレベル
（93.6mV）だけ低い絶対値を有するマイナス側オーバー
フロー検出レベルL2を有するように設定されている。マ
イナス側出力の最大許容入力レベルL1は16ビットの２の
補数 ［1000000000000000］ であり、マイナス側オーバーフロー検出レベルL2はこれ
よりもデイザ信号レベル即ち93.6mV（約0.14dB）だけ高
く（マイナス側の絶対値では低く）設定されている。こ
のマイナス側オーバーフロー検出レベルL2のディジタル
値は、例えば ［100000XXX……………XX］ で示すことができる。但し、ここでｘは１又は０であ
る。マイナス側オーバーフロー検出回路23も論理回路か
ら成り、入力ディジタル信号がマイナス側オーバーフロ
ー検出レベルL2のディジタル値に一致した時に高レベル
出力が発生し、ORゲート24を介してリミッタ11及び表示
器20に与えられる。
リミッタ11はレベル検出回路21から発生するオーバー
フローを示す出力（高レベル）に対応してオーバーフロ
ーレベルL1又はL2の値をオーバーフロー期間のみ出し続
けるように構成されている。これにより、デイザによる
変動分（ノイズ）が出力されなくなり、第２図（Ｄ）に
原理的に示すようなデータが出力され、不快音が少なく
なる。リミッタ11が働くと波形歪が生じるので、出来る
だけ可変抵抗３で入力レベルを調整し、オーバーフロー
しないようにする。
フローを示す出力（高レベル）に対応してオーバーフロ
ーレベルL1又はL2の値をオーバーフロー期間のみ出し続
けるように構成されている。これにより、デイザによる
変動分（ノイズ）が出力されなくなり、第２図（Ｄ）に
原理的に示すようなデータが出力され、不快音が少なく
なる。リミッタ11が働くと波形歪が生じるので、出来る
だけ可変抵抗３で入力レベルを調整し、オーバーフロー
しないようにする。
表示器20はレベル検出回路21に接続され、信号がオー
バーフロー検出レベルL1,L2になったことを表示する。
この表示器20はマイナス側の信号に対してはA/D変換器
９のマイナス側の許容入力の最大値（絶対値）に応答せ
ずに、これよりもデイザレベルだけ低い検出レベルL2を
マイナス側に越える信号に応答してオーバーフローを表
示するので、入力信号のレベル調整を正確に行うことが
できる。
バーフロー検出レベルL1,L2になったことを表示する。
この表示器20はマイナス側の信号に対してはA/D変換器
９のマイナス側の許容入力の最大値（絶対値）に応答せ
ずに、これよりもデイザレベルだけ低い検出レベルL2を
マイナス側に越える信号に応答してオーバーフローを表
示するので、入力信号のレベル調整を正確に行うことが
できる。
DATは左チャネルと右チャネルとを有しているので、
左チャネルの入力端子１の他に右チャネル入力端子25、
及び右チャネルA/D変換部26を有し、両チャネルの出力
ラインがマルチプレクサ12に接続されている。マルチプ
レクサ12の出力はディジタルフィルタ13を介して記録回
路（図示せず）に送られる。
左チャネルの入力端子１の他に右チャネル入力端子25、
及び右チャネルA/D変換部26を有し、両チャネルの出力
ラインがマルチプレクサ12に接続されている。マルチプ
レクサ12の出力はディジタルフィルタ13を介して記録回
路（図示せず）に送られる。
第３図の例では、アナログデイザ信号B1を０〜−93.6
mVのマイナス側に発生させたが、これとは逆に第４図に
示す如く０〜＋93.6mVのプラス側に発生させてもよい。
この場合には、A1＋B1のレベルがA1よりも高くなるの
で、プラス側のオーバーフロー検出レベルL1をA/D変換
器９の許容最大入力レベル＋Ｌより93.6mV即ち約0.14dB
だけ低く設定し、一方、マイナス側のオーバーフロー検
出レベルL2は−Ｌに一致させる。
mVのマイナス側に発生させたが、これとは逆に第４図に
示す如く０〜＋93.6mVのプラス側に発生させてもよい。
この場合には、A1＋B1のレベルがA1よりも高くなるの
で、プラス側のオーバーフロー検出レベルL1をA/D変換
器９の許容最大入力レベル＋Ｌより93.6mV即ち約0.14dB
だけ低く設定し、一方、マイナス側のオーバーフロー検
出レベルL2は−Ｌに一致させる。
また、第５図に示す如くデイザ信号を−46.8mV〜＋4
6.8mVの範囲で発生させることもできる。この場合には
プラス側のオーバーフロー検出レベルL1をプラス許容最
大入力レベル＋Ｌよりも小さく設定すると共に、マイナ
ス側のオーバーフロー検出レベルL2よりもマイナス側の
許容最大入力レベルよりも小さく設定する。
6.8mVの範囲で発生させることもできる。この場合には
プラス側のオーバーフロー検出レベルL1をプラス許容最
大入力レベル＋Ｌよりも小さく設定すると共に、マイナ
ス側のオーバーフロー検出レベルL2よりもマイナス側の
許容最大入力レベルよりも小さく設定する。
ところで、第３図又は第４図に示す如くデイザ信号B1
に偏りを与えると、アナログ情報信号A1の振幅が低レベ
ルになった時の歪を低減させることができる。即ち、第
３図で微小振幅のアナログ情報信号A1に０〜−93.6mVの
デイザ信号B1が加算されても、情報信号A1の振幅がマイ
ナスの期間（半サイクル）においてA1＋B1がゼロレベル
を横切ることがない。一方、情報信号A1の振幅がプラス
の期間においてはA1＋B1がゼロレベルを横切る可能性が
あり、量子化がプラス側とマイナス側との両方で行わ
れ、誤差即ち歪が増加するおそれがある。従って、第３
図又は第４図の方法を採用すると、ゼロクロスの確率が
第５図の方法の半分になり、歪低減が可能になる。
に偏りを与えると、アナログ情報信号A1の振幅が低レベ
ルになった時の歪を低減させることができる。即ち、第
３図で微小振幅のアナログ情報信号A1に０〜−93.6mVの
デイザ信号B1が加算されても、情報信号A1の振幅がマイ
ナスの期間（半サイクル）においてA1＋B1がゼロレベル
を横切ることがない。一方、情報信号A1の振幅がプラス
の期間においてはA1＋B1がゼロレベルを横切る可能性が
あり、量子化がプラス側とマイナス側との両方で行わ
れ、誤差即ち歪が増加するおそれがある。従って、第３
図又は第４図の方法を採用すると、ゼロクロスの確率が
第５図の方法の半分になり、歪低減が可能になる。
［発明の効果］ 上述から明らかな如くビット数の多いディジタルデイ
ザ発生器でディジタルデイザを形成し、その後、所望の
レベルのアナログデイザ信号及びディジタルデイザ信号
を得るので、精度の高いデイザを容易得ることができ
る。
ザ発生器でディジタルデイザを形成し、その後、所望の
レベルのアナログデイザ信号及びディジタルデイザ信号
を得るので、精度の高いデイザを容易得ることができ
る。
第１図は本発明の実施例に係わるDATのA/D変換装置を示
すブロック図、 第２図は大振幅のアナログ情報信号にデイザ信号を加算
することによって生じる問題とこれを解決する方法を説
明するための波形図、 第３図、第４図及び第５図はアナログデイザ信号の位置
を変えた場合のオーバーフロー検出レベルの変化を説明
するための波形図である。 ７……加算器、９……A/D変換器、10……減算回路、11
……リミッタ、14……デイザ発生回路、15……ディジタ
ルデイザ発生器、16……D/A変換器、20……表示器、21
……レベル検出回路。
すブロック図、 第２図は大振幅のアナログ情報信号にデイザ信号を加算
することによって生じる問題とこれを解決する方法を説
明するための波形図、 第３図、第４図及び第５図はアナログデイザ信号の位置
を変えた場合のオーバーフロー検出レベルの変化を説明
するための波形図である。 ７……加算器、９……A/D変換器、10……減算回路、11
……リミッタ、14……デイザ発生回路、15……ディジタ
ルデイザ発生器、16……D/A変換器、20……表示器、21
……レベル検出回路。
Claims (1)
- 【請求項１】アナログ情報信号を供給するアナログ情報
信号供給手段と、アナログデイザ信号及びディジタルデ
イザ信号を発生するデイザ発生回路と、前記アナログ情
報信号に前記アナログデイザ信号を加算する加算器と、
前記加算器から得られるアナログデイザ加算情報信号を
これに対応するディジタルデイザ加算情報信号に変換す
るアナログ−ディジタル変換器と、前記ディジタルデイ
ザ加算情報信号から前記アナログデイザ信号に対応する
前記ディジタルデイザ信号を減算する減算回路とを備え
ているアナログ−ディジタル変換装置において、 前記ディジタルデイザ信号のレベルは前記アナログ−デ
ィジタル変換器の最大出力レベルよりも小さく設定さ
れ、 前記ディジタルデイザ信号の変化するビット範囲は前記
アナログ−ディジタル変換器の出力のMSBからLSBまでの
合計ｎビット（ｎは整数）の内のLSBを含むｎ−１ビッ
ト以下に設定され、 前記ディザ信号発生回路はディジタルデイザ発生器とこ
のディジタルデイザ発生器に接続されたディジタル−ア
ナログ変換手段と前記ディジタルデイザ発生器に接続さ
れたディジタルレベル低減回路とで構成され、 前記ディジタルデイザ発生器は前記減算回路に供給する
ディジタルデイザ信号のレベルよりも大きなレベルを示
すｍビット（但しｍは整数）のディジタルデイザを発生
するように形成され、 前記ディジタルレベル低減回路は前記ディジタルデイザ
発生器の出力レベルよりも低いレベルのディジタルデイ
ザ信号を形成して前記減算回路に供給するために前記デ
ィジタルデイザ発生器と前記減算回路との間に接続され
且つ前記ディジタルデイザ発生器から出力されるｍビッ
トの内のMSBを含むｎ−１個以下のビットを抽出して前
記低いレベルのディジタルデイザ信号を得るように形成
され、 前記ディジタル−アナログ変換手段は前記ディジタルデ
イザ発生器に接続され且つ前記ｍビットのディジタルデ
イザをアナログ信号に変換するように形成されたデイザ
用ディジタル−アナログ変換器とこのデイザ用ディジタ
ル−アナログ変換器から得られたアナログデイザ信号を
前記減算回路に与えるディジタルデイザ信号に対応する
レベルになるように調整して前記加算器に入力させる可
変抵抗とで構成されていることを特徴とするアナログ−
ディジタル変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62230788A JP2573850B2 (ja) | 1987-09-14 | 1987-09-14 | アナログ−デイジタル変換装置 |
| US07/242,366 US4914439A (en) | 1987-09-14 | 1988-09-09 | Analog to digital conversion system utilizing dither |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62230788A JP2573850B2 (ja) | 1987-09-14 | 1987-09-14 | アナログ−デイジタル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6473826A JPS6473826A (en) | 1989-03-20 |
| JP2573850B2 true JP2573850B2 (ja) | 1997-01-22 |
Family
ID=16913277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62230788A Expired - Fee Related JP2573850B2 (ja) | 1987-09-14 | 1987-09-14 | アナログ−デイジタル変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4914439A (ja) |
| JP (1) | JP2573850B2 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0444234B1 (de) * | 1990-03-02 | 1995-06-07 | Siemens-Elema AB | Verfahren und Einrichtung zur Analog-Digital-Wandlung |
| EP0444233B1 (de) * | 1990-03-02 | 1994-11-09 | Siemens-Elema AB | Verfahren und Vorrichtung zur Analog/Digital-Wandlung eines sich zeitlich ändernden analogen Eingangssignals |
| US5187481A (en) * | 1990-10-05 | 1993-02-16 | Hewlett-Packard Company | Combined and simplified multiplexing and dithered analog to digital converter |
| GB2250148B (en) * | 1990-11-15 | 1994-06-08 | Sony Corp | Conversion between analog and digital signals |
| GB2253103B (en) * | 1991-02-23 | 1994-08-31 | Motorola Inc | Video analog-to-digital converter |
| DE69232713T2 (de) * | 1991-05-29 | 2004-05-06 | Pacific Microsonics, Inc., Berkeley | Verbesserungen in Systemen zum Erreichen von grösserer Amplitudenauflösung |
| JP2786031B2 (ja) * | 1991-09-12 | 1998-08-13 | 松下電器産業株式会社 | Ａ／ｄ変換器 |
| EP0555562B1 (en) * | 1991-11-19 | 1998-02-04 | Koninklijke Philips Electronics N.V. | Overload detection in an arrangement for recording an analog signal on a record carrier or in a digital memory |
| US5250948A (en) * | 1991-12-19 | 1993-10-05 | Eastman Kodak Company | High level resolution enhancement for dual-range A/D conversion |
| US5448237A (en) * | 1993-01-15 | 1995-09-05 | The United States Of America As Represented By The Secretary Of The Navy | Digital circuit for the introduction of dither into an analog signal |
| US5311180A (en) * | 1993-01-15 | 1994-05-10 | The United States Of America As Represented By The Secretary Of The Navy | Digital circuit for the introduction and later removal of dither from an analog signal |
| US5493298A (en) * | 1993-03-01 | 1996-02-20 | Hewlett-Packard Company | Dithered analog-to-digital converter |
| KR970008907A (ko) * | 1995-07-25 | 1997-02-24 | 가네꼬 히사시 | A/d 변환기에서 최적 다이나믹 레인지를 유지하기 위한 a/d 변환기의 기준 레벨 조정 회로 및 방법 |
| US6016113A (en) * | 1997-06-26 | 2000-01-18 | Binder; Yehuda | System for enhancing the accuracy of analog-digital-analog conversions |
| US6173003B1 (en) * | 1998-03-26 | 2001-01-09 | Visteon Global Technologies, Inc. | Dither noise source with notched frequency spectrum |
| US6961850B1 (en) | 1999-04-21 | 2005-11-01 | Recording Industry Association Of America | Method and system for minimizing pirating and/or unauthorized copying and/or unauthorized access of/to data on/from data media including compact discs and digital versatile discs |
| DE10024375A1 (de) * | 2000-05-17 | 2001-12-20 | Infineon Technologies Ag | Vermeidung eines Störzustandes |
| US6377196B1 (en) * | 2000-07-14 | 2002-04-23 | Lucent Technologies Inc. | Method and apparatus for analog-to-digital conversion using attenuated analog signals |
| WO2002023731A2 (en) * | 2000-09-11 | 2002-03-21 | Broadcom Corporation | Methods and systems for digital dither |
| JP4237448B2 (ja) * | 2002-05-22 | 2009-03-11 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US6653959B1 (en) * | 2002-05-22 | 2003-11-25 | Massachusetts Institute Of Technology | High dynamic range analog-to-digital converter having parallel equalizers |
| US6812876B1 (en) * | 2003-08-19 | 2004-11-02 | Broadcom Corporation | System and method for spectral shaping of dither signals |
| US7593483B2 (en) * | 2004-05-07 | 2009-09-22 | Broadcom Corporation | Nonlinear mapping in digital-to-analog and analog-to-digital converters |
| US7338450B2 (en) * | 2004-08-27 | 2008-03-04 | General Electric Company | Method and apparatus for performing CW doppler ultrasound utilizing a 2D matrix array |
| CN101379698B (zh) * | 2006-02-07 | 2012-04-18 | D2音频有限公司 | 用于提高数字放大器中的反馈和/或前馈子系统的稳定性的系统和方法 |
| US7626721B2 (en) * | 2006-10-12 | 2009-12-01 | Agilent Technologies, Inc. | Dither methods for suppression of data-dependent activity variations |
| US7474247B1 (en) * | 2007-09-26 | 2009-01-06 | Medtronic, Inc. | Detecting overloading of an analog-to-digital converter of an implantable medical device |
| US8004436B2 (en) * | 2008-10-09 | 2011-08-23 | Analog Devices, Inc. | Dithering technique for reducing digital interference |
| US20110166968A1 (en) * | 2010-01-06 | 2011-07-07 | Richard Yin-Ching Houng | System and method for activating display device feature |
| WO2012012244A2 (en) * | 2010-07-19 | 2012-01-26 | Massachusetts Institute Of Technology | Time varying quantization-based linearity enhancement of signal converters and mixed-signal systems |
| DE102013111297A1 (de) * | 2013-10-14 | 2015-04-16 | Netzsch-Feinmahltechnik Gmbh | Vorzerkleinerungsvorrichtung für eine Kugelmühle oder Rührwerkskugelmühle und Kugelmühle mit Vorzerkleinerungseinrichtung |
| US9442141B2 (en) * | 2014-01-08 | 2016-09-13 | Qualcomm Technologies International, Ltd. | Analogue-to-digital converter |
| US9391563B2 (en) | 2013-12-30 | 2016-07-12 | Qualcomm Technologies International, Ltd. | Current controlled transconducting inverting amplifiers |
| CN104518797B (zh) | 2015-01-26 | 2017-10-13 | 中国电子科技集团公司第二十四研究所 | 一种用于高精度模数转换器中的抖动电路 |
| CN111338596B (zh) * | 2020-02-21 | 2023-04-11 | 北京瑞森新谱科技股份有限公司 | 一种高动态范围声卡模拟信号数据采集系统和方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58168323A (ja) * | 1982-03-29 | 1983-10-04 | Yoshio Yamazaki | 信号量子化装置 |
| GB2144285B (en) * | 1983-07-29 | 1986-09-24 | Raymond Allan Belcher | Analague-to-digital and digital-to-analogue conversion |
| JPH0611114B2 (ja) * | 1984-12-31 | 1994-02-09 | ティアツク株式会社 | アナログ−ディジタル変換装置 |
| JPS61159827A (ja) * | 1984-12-31 | 1986-07-19 | Teac Co | ディジタル―アナログ変換方法 |
| JPH0738588B2 (ja) * | 1985-07-11 | 1995-04-26 | ティアツク株式会社 | アナログ―デイジタル変換装置 |
| JPS62140518A (ja) * | 1985-12-13 | 1987-06-24 | Advantest Corp | Ａｄ変換装置 |
| JPH07118649B2 (ja) * | 1986-01-08 | 1995-12-18 | ヤマハ株式会社 | デイザ回路 |
-
1987
- 1987-09-14 JP JP62230788A patent/JP2573850B2/ja not_active Expired - Fee Related
-
1988
- 1988-09-09 US US07/242,366 patent/US4914439A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6473826A (en) | 1989-03-20 |
| US4914439A (en) | 1990-04-03 |
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|---|---|---|---|
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