JPS63131561A - 電子パツケージ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、集積回路半導体チップ・パッケージに関し、
より具体的には、高周波減結合コンデンサをパッケージ
の一部分として含む、半導体チップ・キャリアの第１段
電子パッケージに関する。

Ｂ６従来技術およ、びその問題点 大規模集積（ＬＳ　Ｉ）回路がますます複雑になってぐ
るにつれて、その性能を高めるため、より多数の出力ド
ライバ回路をより高速で切り替える必要が増大してきて
いる。その上、並列処理技術の使用が増すにつれて、Ｌ
ＳＩ回路の最適性能が得られるような半導体チップ・キ
ャリアを設計する必要が生じてきた。同様に、こうした
並列処理技術では、多数のドライバ回路を高速の遷移速
度で大きな電流で同時に切り替える必要がある。半導体
チップの有効インダクタンスおよびこうした能動スイッ
チング回路のパッケージ電力経路は、配電ノイズの量に
直接関係している。ドライバ回路に給電する電力経路は
、同時スイッチング動作の際に固有有効インダクタンス
によるノイズの影響を特に受けやすい。従来技術では、
スイッチング速度の増加および絶対値に関連するスイッ
チング・ノイズのレベルを下げるため、様々な技法が使
われてきた。

ノイズのレベルを下げるための既知の１つの方法は、付
随する電圧ビン相互間に減結合コンデンサ（キャパシタ
、ｃａｐａｃｉｔｏｒ）として離散形コンデンサを組み
込むことである。一般に、キャリアの頂面に半導体チッ
プから離して装着した離散形コンデンサを、複数本の電
力配線または１本の大容量電力バスでチップに電気的に
結合する。このキャリアの頂面に離散形コンデンサを配
置する技法を用いると、頂面上の配線能力が下がる。そ
の上、電力配線は通常長いインダクタンス経路となり、
その中を流れる電流が増すにつれてその両端間で電圧降
下を生じやすくなる。この電圧降下は、望ましくない配
電ノイズとして現われる。インダクタンス経路を短縮す
る１つの方法は、離散形コンデンサを半導体チップので
きるだけ近くに移すことである。しかし、半導体チップ
に関連する頂面上での配線のレイアウトまたは離散形コ
ンデンサの物理的寸法のために、この技法ではインダク
タンス経路もそれに付随するノイズも大幅に減ることは
ない。

したがって、電流の切替え速度の増加に関連するノイズ
を減らし、インダクタンス経路をできるだけ短縮し、半
導体チップに関連するキャリア頂面の配線能力を高める
ことができる技術が求められている。

したがって、本発明の一目的は、半導体チップ用の改良
された電子パッケージを提供することである。

本発明の第２の目的は、減結合コンデンサを半導体チッ
プの入出力線に直接接続する技術を提供することである
。

本発明の第３の目的は、半導体チップに関連するキャリ
アの配線能力を高めることである。

Ｃ０問題点を解決するための手段 上記の目的に従う本発明の特徴、−利点は、本明細書に
記載する電子パッケージ構造によって実現チップと電気
的に接続すべき回路とを備えた、第２段電子パッケージ
を含んでいる。その上に回路が形成された薄膜構造体の
片面に半導体チップを装着し、もう一方の面に減結合コ
ンデンサを１個装着する。減結合コンデンサを、半導体
チップの入出力接点に電気的に接続する。次に、半導体
チップが第２段電子パッケージの凹部鞠琶郁巾■＝弄＃
キ内にくるように、薄膜構造体を第２段電子パッケージ
に装着する。さらに、半導体チップの入出力接点と第２
段電子パッケージを相互接続するため、薄膜構造体上に
形成された回路を第２段電子パッケージ上の回路と結合
する。

ここで、第１段（ｆｉｒｓｔ　１ｅｖｅｌ）電子パッケ
ージは、一般に、回路がその表面に形成された薄膜構造
体であって、半導体チップが搭載されるものをいう。こ
れに対し、第２段（ｓｅｃｏｎｄ　１ｅｖｅｌ）電子パ
ッケージは、一般に、印刷回路ボードまたはカード等の
構造体であって、第１段電子パッケージが搭載されるも
のをいう。

Ｄ、実施例 第１図は、電子パッケージ１０の側面図である。

パッケージ１０は、複数個の空洞１４を備えたセラミッ
ク製カード１２などの第２段電子パッケージを含んでい
る。第２段電子パッケージには、必ずしも誘電率が大体
９．５のセラミック材料である必要はなく、誘電率が小
さい、好ましくは４未満の比較的弾性の小さい材料なら
何を使ってもよい。セラミック製カード１２に、穴の１
つが空洞１４の１つと通じるように、複数の穴１６をあ
ける。各穴１６内に金属製スタブ１８を配置すると、各
空洞１４からの熱放散が容易になる。セラミック製カー
ド１２の第１の表面２２上に設けられた複数の配線２０
が、信号線および電力線として曇（。

第２図は、電子パッケージ１０の分解断面図である。第
１図と第２図を参照すると、可視性フィルム・キャリア
２６などの薄膜構造の第１の主表面に、半導体チップ２
４が少なくとも１個装着されている。可撓性フィルムＯ
キャリア２Ｂは、ポリイミド・フィルム層２８とポリイ
ミド層の第１の主表面に設けられた金属層３０とからな
る。金属層３０を、複数本の信号線と電力線を形成する
ように加工する。半導体チップ２４に関連する入出力接
点を、複数個のはんだボンド３２で、それぞれ選択され
た信号線および電力線に結合する。

可撓性フィルム・キャリア２６の第２の主表面に、複数
個の離散形コンデンサ３４を装着する。コンデンサ３４
を複数個のはんだボンド３θとポリイミド慟フィルム２
８中に設けられたヴアイア３８で半導体チップ２４の選
択された入出力接点に結合する。さらに、各コンデンサ
の第１の端子が第１の電圧に接続され、第２の端子が第
２の電圧に接続されるように、離散形コンデンサを装着
する。

次に（１）可視性フィルム・キャリア２６上に設けた信
号線と電力線がセラミック製カード１２上に設けた配線
２０に結合されて入出力接点とセラミック製カードを相
互接続し、かつ（２）半導体チップ２４が１つの空洞１
４内にきてスタブ１８と連通するように、セラミック製
カード１２に可撓性フィルム・キャリア２６を装着する
。半導体チップ２４を１つの空洞１４の上壁面３９に接
着してもよい。さらに、各半導体チップ２４からの熱放
散を容易にするため、金属製スタブ１８にヒート・シン
ク（図示せず）を結合してもよい。

第３図は、別の実施例の電子パッケージ４０の側面図で
ある。パッケージ４０は、複数個の空洞４４を備えたセ
ラミック製カード４２などの第２段電子パッケージを含
んでいる。セラミック製カード４２に、穴の１つが空洞
４４の１つと通じるように、複数の穴４６をあける。各
穴４６内に金属製スタブ４８を配置すると、各空洞４４
からの熱放散が容易になる。セラミック製カード４２の
第１の表面２２上に設けられた複数の配線５０が、信号
線および電力線として働く。

可撓性フィルム・キャリア５６などの薄膜構造の第１の
主表面に、半導体チップ５４を少なくとも１個装着する
。可撓性フィルム・キャリア５６は、ポリイミド・フィ
ルム層５８とポリイミド層の第１の主表面に設けられた
第１の金属［６０とポリイミド層の第２の主表面に設け
られた第２の金属層６２とからなる。第１の金属層６０
を、複数本の信号線を形成するように加工する。第２の
金属層６２を、給電／接地面を形成するように加工する
。この給電／接地面は、第１の金属層６０中に設けた信
号線に対する基準面の役割もする。

半導体チップ５４に関連する入出力接点を、複数個のは
んだバンド６４で、選ばれた信号線に結合する。各コン
デンサの第１の端子が第１の電圧に接続され、第２の端
子が第２の電圧に接続されるように、第２の金属層６２
に、複数個の離散形コンデンサ６６を装着し、複数のは
んだボンド６８で電気的に結合する。さらにコンデンサ
６ｅをポリイミド層５８および第１の金属層６０中に設
けられたヴアイアを通して半導体チップ６４の各入出力
接点に結合する。同様にして、入出力接点は給電／接地
面にも結合され、半導体チップ５４に電力および接地信
号が与えられる。

次に、（１）可撓性フィルム・キャリア５６の第１の金
属層６０中に設けた信号線がセラミック製カード４２上
に設けた配線５０に結合されて入出力接点とセラミック
製カードを相互接続し、かつ（２）半導体チップ５４が
１つの空洞４４内にきて１つのスタブ４８と連通するよ
うに、セラミック製カード４２に、可視性フィルム・キ
ャリア３６を装着する。半導体チップ５４を１つの空洞
４４の上壁面６９に接着してもよい。さらに、各半導体
チップ５４からの熱放散を容易にするため、金属製スタ
ブ４８にヒート暑シンク（図示せず）を結合してもよい
。

要約すると、可撓性フィルム慟キャリア２６および５６
のそれぞれその片面に半導体チップ２４および５４を少
なくとも１個装着し、もう一方の面に減結合コンデンサ
８４および６６をそれぞれ装着する。次に、（１）１個
の半導体チップ２４および５４がそれぞれ各空洞１４お
よび４４内にきて、かつ（２）可撓性フィルムΦキャリ
ア上に設けた信号線および電力線がそれぞれセラミック
製カード１２および４２上に設けた配線２０および５０
に結合されるように、セラミック製カード１２および４
２に可撓性フィルム−キャリア２６および５６を装着す
る。減結合コンデンサ３４および６６をこのように装着
すると、コンデンサが、それぞれ半導体チップ２４およ
び５６に付随する入出力接点のごく近くにくるため、イ
ンダクタンス経路が短縮され、かつ複数のオフチップ書
ドライバ（ＯＣＤ）による電気的スイッチング・ノイズ
が減少する。その上、電気的スイッチング［相］ノイズ
がこのように減少するため、比較的高速の遷移速度でか
つ大きな電流で同時に切り替えられるオフチップ書ドラ
イバの数を増やすことが容易になる。

Ｅ０発明の効果 本発明によれば、薄膜構造体に搭載した半導体チップ、
減結合コンデンサ、および半導体チップ実装用構造体表
面の回路のそれぞれの間の距離が小さくなるので、これ
らを結ぶ回路のインダクタンスが小さくなり、したがっ
てスイッチング・ノイズが低減する。

このため、高速の遷移速度で、かつ大きな電流で、多数
のドライバを同時にスイッチングすることが可能になる
。

また、減結合コンデンサは、薄膜構造体の半導体チップ
搭載面とは反対の面に搭載されているので、半導体チッ
プ搭載面の配線のレイアウトの自由度が大きくなる。

【図面の簡単な説明】

第１図は、本発明の原理に基づく電子パッケージの側面
図である。 第２図は、本発明の原理に基づく、離散形コンデンサと
結合された可撓性キャリアに装置された半導体チップの
分解断面図である。 第３図は、本発明の原理に基づく、第１図の電子パッケ
ージの別の実施例の側面図である。 １０．４０・・・・電子パッケージ、１２．４２・・・
・第２段電子パッケージ（セラミック製カード）、１４
．４４・・・・空洞、１６．４６・・・・穴、１８．４
８・・・・金属製スタブ、２０．５０・・・・配線、２
４．５４・・・・半導体チップ、２６．５６・・・・可
撓性フィルム・キャリア、２８．５８・・・・ポリイミ
ド層、３０．６０．６２・・・・金属層、３２．３６．
８４．６８・・・・はんだボンド、３４．６６・・・・
離散形コンデンサ、３８・・・・ヴアイア。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名）

Claims (1)

1. 【特許請求の範囲】 半導体チップを収容するための少なくとも１つの凹部を
   備え、かつ該凹部に収容される半導体チップと電気的に
   接続されるべき回路が表面に形成された半導体チップ実
   装用構造体と、 １つの面に半導体チップが少なくとも１つ搭載される一
   方、他方の面に該半導体チップの入出力接点のうちの選
   択されたものと電気的に接続される減結合コンデンサが
   少なくとも１つ搭載され、かつ少なくとも半導体チップ
   が搭載される面には半導体チップと電気的に接続される
   回路が形成されている薄膜構造体 とを組み合わせて構成する電子パッケージであって、 上記薄膜構造体に搭載された半導体チップを上記半導体
   チップ実装用構造体の凹部内に位置させた状態で、上記
   半導体チップ実装用構造体表面の回路と上記薄膜構造体
   表面の回路が接触するように両構造体表面の回路の位置
   関係を規定し、上記薄膜構造体に搭載された半導体チッ
   プが上記半導体チップ実装用構造体の凹部に位置される
   ように両構造体を組み合わせることによって、上記半導
   体チップの入出力接点と上記半導体チップ実装用構造体
   表面の回路を電気的に接続したことを特徴とする電子パ
   ッケージ。