KR200295665Y1 - 적층형반도체패키지 - Google Patents
적층형반도체패키지 Download PDFInfo
- Publication number
- KR200295665Y1 KR200295665Y1 KR2019970040831U KR19970040831U KR200295665Y1 KR 200295665 Y1 KR200295665 Y1 KR 200295665Y1 KR 2019970040831 U KR2019970040831 U KR 2019970040831U KR 19970040831 U KR19970040831 U KR 19970040831U KR 200295665 Y1 KR200295665 Y1 KR 200295665Y1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor package
- semiconductor
- package
- stacked
- bottom plate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 132
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 229910000679 solder Inorganic materials 0.000 claims abstract description 19
- 239000011241 protective layer Substances 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 4
- 239000004642 Polyimide Substances 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- 238000000465 moulding Methods 0.000 abstract description 3
- 150000001875 compounds Chemical class 0.000 abstract description 2
- 230000017525 heat dissipation Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- XRWSZZJLZRKHHD-WVWIJVSJSA-N asunaprevir Chemical compound O=C([C@@H]1C[C@H](CN1C(=O)[C@@H](NC(=O)OC(C)(C)C)C(C)(C)C)OC1=NC=C(C2=CC=C(Cl)C=C21)OC)N[C@]1(C(=O)NS(=O)(=O)C2CC2)C[C@H]1C=C XRWSZZJLZRKHHD-WVWIJVSJSA-N 0.000 description 1
- 229940125961 compound 24 Drugs 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49586—Insulating layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
- H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
- H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D
- H01L25/074—Stacked arrangements of non-apertured devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
본 고안은 기판을 이용한 적층형 반도체 패키지를 개시한다. 본 고안의 적층형 반도체 패키지는, 절연성의 기판을 포함한다. 절연성의 기판은, 사각 구조의 저판과, 상기 저판의 대향하는 한쌍의 모서리를 따라 상기 저판과 수직하도록 형성된 한 쌍의 측벽을 갖는다. 상기 기판의 저판 위에는, 상부에 다수의 본딩 패드들을 갖는 반도체 칩이 안치되어 있다. 상기 기판의 양 측벽면의 상부로부터 반도체 칩의 인접한 가장자리에 이르도록, 상기 기판상에는 다수의 인너 리드들이 형성되어 있다. 상기 기판의 밑면에는 솔더 볼이 배치되어 있으며, 상기 저판에 형성된 배선을 통하여 상기 인너 리드들과 전기적으로 연결되어, 외부 인쇄회로기판과의 전기적인 연결을 위한 경로를 제공한다. 상기 반도체 칩의 본딩 패드들과 상기 인너 리드들을 와이어에 의하여 전기적으로 연결된다. 또한, 제 1 연결수단, 상기 인너리드들, 및 상기 반도체 칩을 포함하는 부분의 상부에는, 몰딩화합물로 된 보호층이 형성되어 있다. 본 발명의 적층형 반도체 패키지는, 상기한 구성을 갖는 반도체 패키지가 적어도 두 개가 적층되는 적층형 패키지로서, 선택된 하나의 반도체 패키지의 인너 리드들과 나머지 반도체 패키지의 아웃 리드들간을 전기적으로 연결하는 제 2 연결수단을 더 포함한다.
Description
본 고안은 반도체 패키지에 관한 것으로서, 특히 적층형 구조를 가지며, 칩스케일 크기를 갖는 적층형 반도체 패키지에 관한 것이다.
패키지의 다품종화, 미세화, 다핀화가 진행되고 있다. 반도체 패키지는 소형 경량화, 고속화, 고기능화라는 전자기기의 요구에 대응하기 위해 새로운 형태가 계속해서 개발되어 종류가 다양해지고 있다. 거기에 전자기기의 용도에 대응하여 반도체 패키지의 적절한 사용이 중요하게 된다. 중앙처리장치(CPU, 주문형 반도체(ASIC)등과 같은 로직(Logic) 반도체는 그들의 기능이 고도화 됨에 따라 보다 다수의 다출력핀을 필요로 한다. 시스템 온 실리콘(System On Silicon)의 사고방식은 반도체 칩 사이즈의 확대를 재촉하고 패키지의 대형화를 진행시킨다. 상기한 문제와 더불어, 칩의 신호전달속도의 고속화에 의한 패키지 전기특성의 문제나 열방산의 문제가 패키지의 구조설계에 있어서 중요한 과제로 되고 있다. 이것들에 대응하는 패키지로서는 핀 그리드 어레이(Pin Grid Array:PGA), 볼 그리드 어레이(Ball Grid Array:BGA), 멀티 칩 모듈(Multi Chip Module:MCM), 쿼드 플랫 패키지(Quad Flat Package:QFP)의 개선 타입이 있다. 메모리 반도체 제품에 있어서는 패키지의 소형, 박형화가 개발의 중심이다. 메모리로서는 대용량의 반도체 칩을 고밀도로 패키징하고자 하는 요구가 강하다. 이 관점에서 1.0mm 패키지 두께의 박형 미소 아웃리드 패키지(Thin Small Outerlead Package:TSOP), 0.5mm두께로 더욱 박형화한 초박형 미소 아웃 리드 패키지(Ultra Thin Small Outerlead Package:UTSOP)나 종형(縱型) 표면 실장된 패키지(Surface Vertical Package:SVP)가 개발되어져 왔다. 프린트 기판에 이러한 패키지들을 고밀도로 실장하여 메모리 모듈 전체의 고밀도화를 실현한다.
노이즈에 강한 패키지를 저비용으로 실현하기 위하여 다층 리드 프레임을 가진 플라스틱 패키지가 개발되어 왔다. 저 노이즈화를 위하여, 인덕턴스 저감은 필수적이다. 그리나, 이러한 플라스틱 패키지의 리드 프레임은 단층의 금속판이기 때문에 기생 인덕턴스가 컸다. 노이즈가 발생하는 경우는 세라믹 다층 패키지를 사용하며, 전원층이나 접지층를 분리하고 기생 인덕턴스를 내려서 배선간에서 발생하는 전자 유도적인 영향을 저감했다. 그러나, 세라믹 패키지는 저노이즈의 장점을 가지지만, 제조비용이 높다는 단점 또한 가진다.
도 1은 종래의 실시예에 따른 적층형 패키지의 개략적인 단면도이다.
도 1을 참조하면, 종래의 적층형 패키지는 SOP, 또는 TSOP와 같은 패키지를 적층하고, 그 각각의 대응하는 아웃 리드들을 가이드(6)을 이용하여 솔더 조인트(Solder joint)에 의하여 전기적으로 연결하고 있다. 도면중, 부호 1과 1'는 반도체 칩, 2와 2,'는 와이어, 3과 3'는 아웃리드, 4와 4'는 상기 반도체 칩(1, 1')가 각각 안치되는 패드, 5와 5'는 기판을, 7과 7'는 패키지의 몸체부를 나타낸다.
그러나, 상기한 종래의 적층형 패키지는 대응하는 리드들을 솔더 조인트에 의하여 서로 연결하므로써, 공정이 복잡해지고, 솔더 조인트 부분에서의 신뢰성에 문제를 가진다. 또한 TSOP과 같은 유형의 패키지를 사용하므로써, 상기 패키지가 외부 인쇄회로기판에서 차지하는 면적이 넓게 되어, 제품의 소형, 박형화에 어려움을 가진다. 아울러, 칩 사이즈 패키지를 적층한 것보다 신호전달이 느리다는 단점을 가진다. 또한, 상기한 구조의 패키지는 동작중 발생한 열의 방출을 위하여 열방출기(Heat sink, or Heat spreader)등을 장착해야 하므로, 제조비용이 상당히 높아지는 문제가 발생된다.
따라서, 본 고안은 상기한 문제점을 해결하기 위한 것으로서, 적층된 패키지간의 신호전달 속도를 향상시키고, 패키지가 차지하는 면적을 칩 사이즈에 근접하게 적게 할 수 있는 적층형 반도체 패키지를 제공하는데 그 목적이 있다.
도 1은 종래의 실시예에 따른 적층형 반도체 패키지의 단면도.
도 2는 본 고안의 일실시예에 따른 적층형 반도체 패키지의 부분 단면도.
도 3은 도 2의 반도체 패키지를 이용한 적층형 반도체 패키지의 단면도.
도 4는 본 고안의 다른 실시예에 따른 적층형 반도체 패키지의 단면도.
도 5는 본 고안의 또 다른 실시예에 따른 적층형 반도체 패키지의 단면도.
도 6은 본 고안의 또 다른 실시예에 따른 적층형 반도체 패키지의 단면도.
(도면의 주요 부분에 대한 부호의 설명)
10, 30, 50 : 반도체 칩 12, 32 : 본딩 패드
14, 34 : 기판 16, 36 : 배선
18, 38 : 인너 리드 20 : 연결부재
22, 42 : 몰딩 화합물 24, 44 : 와이어
26, 46 : 솔더 볼
본 고안의 일측면에 따르면, 적층면 반도체 패키지는, 사각 구조의 저판과, 상기 저판의 대향하는 한쌍의 모서리를 따라 상기 저판과 수직하도록 형성된 한 쌍의 측벽을 갖는 절연성의 기판; 상기 기판의 저판 위에 안치되고, 상부에 다수의 본딩 패드들을 갖는 반도체 칩; 상기 각 측벽면의 상부로부터 상기 반도체 칩의 인접한 가장자리에 이르도록 상기 기판상에 형성된 다수의 인너 리드들; 상기 기판의 밑면에 부착되어, 상기 저판에 형성된 배선을 통하여 상기 인너 리드들과 전기적으로 연결되며, 외부 인쇄회로기판과의 전기적인 연결을 위한 아웃 리드들; 상기 반도체 칩의 본딩 패드들과 상기 인너 리드들을 전기적으로 연결하기 위한 제 1 연결수단; 및 상기 제 1 연결수단, 상기 인너리드들, 및 상기 반도체 칩을 포함하는 부분의 상부에 형성되어, 상기 제 1 연결수단, 상기 인너 리드들, 및 상기 반도체 칩을 보호하는 보호층을 포함하는 반도체 패키지가 적어도 두 개가 적층되는 적층형 패키지로서, 상기 반도체 패키지중 선택된 하나의 반도체 패키지의 인너 리드들과 나머지 반도체 칩의 아웃 리드들간을 전기적으로 연결하는 제 2 연결수단을 더 포함한다. 상기 아웃 리드들은 솔더 볼을 사용하고 기판과 일체화하여 사용한다.
본 고안의 다른 측면에 따르면, 적층형 반도체 패키지는, 사각 구조의 저판과, 상기 저판의 대향하는 한쌍의 모서리를 따라 상기 저판과 수직하도록 형성된 한 쌍의 측벽을 갖는 절연성의 기판; 상기 기판의 저판 위에 안치되고, 상부에 다수의 본딩 패드들을 갖는 반도체 칩; 상기 각 측벽면의 상부로부터 상기 반도체 칩의 인접한 가장자리에 이르도록 상기 기판상에 형성된 다수의 인너 리드들; 상기 기판의 밑면에 부착되어, 상기 지판에 형성된 배선을 통하여 상기 인너 리드들과 전기적으로 연결되며, 외부 인쇄회로기판의 전기적인 연결을 위한 아웃 리드들; 상기 반도체 칩의 본딩 패드들과 상기 인너 리드들을 전기적으로 연결하기 위한 제 1 연결수단; 및 상기 제 1 연결수단, 상기 인너리드들, 및 상기 반도체 칩을 포함하는 부분의 상부에 형성되어, 상기 제 1 연결수단, 상기 인너 리드들, 및 상기 반도체 칩을 보호하는 보호층을 포함하는 반도체 패키지가 적어도 하나가 적층되어 있는 제 1 반도체 패키지;
다수의 본딩 패드들을 갖는 반도체 칩; 상기 반도체 칩의 본딩 패드들과 전기적으로 연결되어 있는 인너리드 및 상기 인너리드부터 연장되어 외부로 돌출된 아웃리드를 포함하는 다수의 리드들; 상기 인너리드와 상기 반도체 칩의 본딩 패드들을 전기적으로 연결하는 제 2 연결수단; 및 상기 제 2 연결수단, 인너리드 및 상기 반도체 칩을 포함하는 부분을 둘러싸는 절연성의 몸체부를 포함하는 적어도 하나의 제 2 반도체 패키지를 포함하는 적층형 반도체 패키지로서,
상기 제 2 반도체 패키지는 상기 제 1 반도체 패키지의 상부에 적층되고, 상기 제 1 반도체 패키지의 인너리드와 상기 제 2 반도체 패키지의 아웃 리드가 제 3 연결수단에 의해 전기적으로 연결된다. 여기서, 상기 제 1 반도체 패키지의 아웃리드들은 솔더 볼이 사용되는 것이 바람직하고, 보다 바람직하게는, 솔더 볼은 기판과 일체화된 상태로 사용된다.
이하, 첨부한 도면을 참조하여 본 고안의 바람직한 실시예를 설명한다.
<실시예 1>
도 2는 본 고안의 실시예에 따른 적층형 반도체 패키지의 부분단면도이고, 도 3은 도2의 반도체 패키지를 하층 패키지로서 사용하여 구성한 적층형 패키지의 구성을 도시한 단면도이다.
도 2와 도 3을 참조하면, 본 고안의 적층형 반도체 패키지는, 쿼드 플랫 타입으로서, 절연성의 기판(14)을 포함한다. 절연성의 기판(14)은, 사각 구조의 저판과, 상기 저판의 대향하는 한쌍의 모서리를 따라 상기 저판과 수직하도록 형성된 한 쌍의 측벽을 갖는다. 상기 기판(14)의 저판 위에는, 상부에 다수의 본딩 패드(12)들을 갖는 반도체 칩(10)이 안치되어 있다. 상기 기판(14)의 양 측벽면의 상부로부터 반도체 칩의 인접한 가장자리에 이르도록, 상기 기판상에는 다수의 인너 리드(18)들이 형성되어 있다. 상기 기판의 밑면에는 솔더 볼(26)이 배치되어 있으며, 상기 기판(14)에 형성된 배선(16)을 통하여 상기 인너 리드(18)들과 솔더 볼(26)이 전기적으로 연결되어, 외부 인쇄회로기판과의 전기적인 연결을 위한 경로를 제공한다. 상기 반도체 칩(10)의 본딩 패드(12)들과 상기 인너 리드(18)들은 와이어(24)에 의하여 전기적으로 연결되어 있다. 상기 와이어(24)는 반도체 칩이 부착된 바닥면 상에 형성된 인너리드(18)의 부분과 본딩되도록 하는 것이 바람직하다. 또한, 와이어(18), 인너리드(18)들, 및 상기 반도체 칩(10)을 포함하는 부분의 상부에는, 가용성 에폭시 수지나 경화성 에폭시 수지와 같은 몰딩화합물로 된 보호층(22)이 형성되어 있다. 상기 보호층(22)과 기판(14)의 측벽상에 형성된 인너리드(18) 사이에는 다른 패키지가 적층되었을 때, 대응하는 리드들간을 전기적으로 연결하기 위한 연결부재(20)가 삽입되어, 상부를 향하도록 접절되어 있다.
도 3을 참조하면, 도 2의 구성을 갖는 반도체 패키지(이하, 하부층 패키지로 언급)는 적층형 패키지에서는 하부층에 위치하고 있다. 그의 상부에는 상기 연결부재(20)을 제외한 다른 부분들이 동일한 구성을 갖는 또 하나의 패키지(이하, 상부층 패키지로 언급)가 그의 보호층(42)이 대향하도록 상기 하부층 패키지 위에 안치되어, 부착되어 있다. 그리고, 상기 연결부재(20)는 포밍(Forming)공정에 의하여 접절되어, 상부층 패키지의 대응하는 솔더 볼(46)에 본딩되어 있다.
상기한 구성의 적층형 반도체 패키지에서, 인너 리드(18, 38)들은 인접한 인너리드들간의 절연을 위하여 상부에 절연막이 부분적으로 코팅된 부분을 포함하도록 구성될 수 있다. 이 경우, 코팅된 부분은 폴리이미드로 이루어진다.
한편, 상기한 적층형 반도체 패키지는 적어도 두 개의 반도체 패키지가 적층될 수 있는데, 이 경우, ASIC칩과 같이, 로직 타입의 칩을 갖는 적어도 하나의 제 1 반도체 패키지와, DRAM 또는 SRAM과 같이, 메모리 칩을 갖는 적어도 하나의 제 2 반도체 패키지가 적층된 구조를 가지게 하는 것도 가능하다. 상기한 모든 경우에 있어서, 외부 인쇄회로기판과의 연결을 위하여 솔더 볼을 아웃리드로서 사용하므로써, 실장면적을 줄이는 장점을 가지나, 솔더 볼 이외의 다른 타입의 리드를 사용하는 것도 가능하다.
<실시예 2>
도 4는 본 고안의 다른 실시예에 따른 적층형 반도체 패키지의 단면도로서, 앞서의 실시예와는 달리 상부층 패키지가 연결부재(20)를 가지며, 상기 연결부재(20)의 연장된 단부는 포밍 공정에 의하여 접절되어, 하부층 패키지의 솔더 볼에 본딩되어 있다. 본 실시예에서는, 외부 인쇄회로기판과 본딩을 위하여 하부층 패키지의 솔더 볼(26)에 본딩된 연결부재(20)의 하부에 추가적으로 솔더 볼을 형성하여 준다.
<실시예 3>
도 5는 본 고안의 또 다른 실시예에 따른 적층형 반도체 패키지의 단면도로서, 세 개의 반도체 패키지가 적층된 구조를 보여준다. 이처럼, 세 개 이상으로 패키지를 적층하는 경우에는, 두 번째 층 이상의 패키지들은 각 패키지 속에 들어 있는 반도체 칩(30, 50)의 본딩 패드면이 제일 하부층의 반도체 칩(10)의 본딩 패드면과 대향하는 구조를 갖도록 적층된다. 이 때, 상기 연결부재(21)는 각 층의 패키지의 대응하는 솔더 볼에 본딩되도록, 서로에게 대향하는 내측으로 돌출된 구성을 갖는다.
<실시예 4>
도 6은 본 고안의 또 다른 실시예에 따른 적층형 반도체 패키지의 단면도로서, 도 2에서 제시된 패키지의 연결부재(20)를 원하는 절곡상태로 포밍하고, 그 상부에는 TSOP형이나 SOJ형의 패키지를 적층한 구조를 갖도록 할 수 있다. 이 경우, 연결부재(23)와 상부층 패키지의 대응하는 아웃리드(3)이 본딩된다.
이처럼 2층 또는 그 이상의 패키지를 사용하여 외부 인쇄회로기판과 접합을 실시하는 경우, 제일 하부층에서 구성된 기판은 단순한 지지대 역할을 하므로, 회로를 구성할 필요가 없이 적층형 패키지의 구현이 가능하다.
이상에서 설명한 바와 같이, 본 고안의 적층형 반도체 패키지는 다음과 같은 효과들을 가진다.
첫 째, 본 고안은 칩 사이즈 패키지에 사용된 기판(단단한 것 및 유연성의 것)에 리드를 형성하거나 필름을 아웃 리드처럼 구성시키므로써, 모든 칩 사이즈 패키지에서 적층형 패키지의 구현이 가능하게 된다.
둘 째, 기존의 TSOP나 QFP 패키지를 적층시 기판을 이용하므로써, 전기적인 신호전달의 지연이 방지된다.
셋 째, 열 방출이 용이한 기판을 사용하므로써, 열 방출판이 불필요하게 되므로, 제조비용이 낮아진다.
넷 째, 볼 그리드 어레이 기판에 리드나 패턴 필름을 부착하므로써, 볼 그리드 어레이 타입의 패키지들을 적층형으로 구성하는 것을 가능하게 한다.
다섯 째, 메모리 칩을 포함하는 반도체 패키지와 논리 칩을 포함하는 반도체 칩을 적층형으로 구성하는 것이 가능하며, 다 핀의 패키지에서도 적층을 가능하게 한다.
여기에서는 본 고안의 특정 실시예에 대해서 설명하고 도시 하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 고안의 진정한 사상과 벙위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (17)
- 사각 구조의 저판과, 상기 저판의 대향하는 한쌍의 모서리를 따라 상기 저판과 수직하도록 형성된 한 쌍의 측벽을 갖는 절연성의 기판;상기 기판의 저판 위에 안치되고, 상부에 다수의 본명 패드들을 갖는 반도체 칩;상기 각 측벽의 상부로부터 상기 반도체 칩의 인접한 가장자리에 이르도록 상기 기판상에 형성된 다수의 인너 리드들;상기 기판의 밑면에 부착되어, 상기 저판에 형성된 배선을 통하여 상기 인너리드들과 전기적으로 연결되며, 외부 인쇄회로기판과의 전기적인 연결을 위한 아웃 리드들;상기 반도체 칩의 본딩 패드 들과 상기 인너 리드들을 전기적으로 연결하기 위한 제 1 연결수단; 및상기 제 1 연결수단, 상기 인너리드들, 및 상기 반도체 칩을 포함하는 부분의 상부에 형성되어, 상기 제 1 연결수단, 상기 인너 리드들, 및 상기 반도체 칩을 보호하는 보호층을 포함하는 반도체 패키지가 적어도 두 개가 적층되는 적층형 패키지로서, 상기 반도체 패키지중 선택된 하나의 반도체 패키지의 인너 리드들과 나머지 반도체 칩의 아웃 리드들간을 전기적으로 연결하는 제 2 연결수단을 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
- 제 1 항에 있어서, 상기 제 1 연결수단은 도전성 와이어인 것을 특징으로 하는 적층형 반도체 패키지.
- 제 1 항에 있어서, 상기 제 2 연결수단의 일측 단부는 제일 하부층에 위치한 반도체 패키지의 보호층과 상기 인너 리드 사이에 개재되어, 상기 인너리드와 전기적으로 연결되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
- 제 1 항에 있어서, 상기 인너 리드들은 인접한 인너리드들간의 절연을 위하여 상부에 절연막이 코팅된 부분을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
- 제 4 항에 있어서, 상기 코팅된 부분은 폴리이미드로 이루어지는 것을 특징으로 하는 적층형 반도체 패키지.
- 제 1 항에 있어서, 상기 적어도 두 개의 반도체 패키지는 ASIC칩을 갖는 적어도 하나의 제 1 반도체 패키지와, 메모리 칩을 갖는 적어도 하나의 제 2 반도체 패키지를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
- 제 1 항 내지 제 6 항중 어느 한 항에 있어서, 상기 아웃 리드들은 솔더 볼인 것을 특징으로 하는 적층형 반도체 패키지.
- 사각 구조의 저판과, 상기 저판의 대향하는 한쌍의 모서리를 따라 상기 저판과 수직하도록 형성된 한 쌍의 측벽을 갖는 절연성의 기판; 상기 기판의 저판 위에 안치되고, 상부에 다수의 본딩 패드들을 갖는 반도체 칩; 상기 각 측벽면의 상부로부터 상기 반도체 칩의 인접한 가장자리에 이르도록 상기 기판상에 형성된 다수의 인너 리드들; 상기 기판의 밑면에 부착되어, 상기 저판에 형성된 배선을 통하여 상기 인너 리드들과 전기적으로 연결되며, 외부 인쇄회로기판과의 전기적인 연결을 위한 아웃 리드들; 상기 반도체 칩의 본딩 패드들과 상기 인너 리드들을 전기적으로 연결하기 위한 제 1 연결수단; 및 상기 제 1 연결수단, 상기 인너리드들, 및 상기 반도체 칩을 포함하는 부분의 상부에 형성되어, 상기 제 1 연결수단, 상기 인너 리드들, 및 상기 반도체 칩을 보호하는 보호층을 포함하는 반도체 패키지가 적어도 하나가 적층되어 있는 제 1 반도체 패키지;다수의 본딩 패드들을 갖는 반도체 칩; 상기 반도체 칩의 본딩 패드들과 전기적으로 연결되어 있는 인너리드 및 상기 인너리드부터 연장되어 외부로 돌출된 아웃리드를 포함하는 다수의 리드들; 상기 인너리드와 상기 반도체 칩의 본딩 패드들을 전기적으로 연결하는 제 2 연결수단; 및 상기 제 2 연결수단, 인너리드 및 상기 반도체 칩을 포함하는 부분을 둘러싸는 절연성의 몸체부를 포함하는 적어도 하나의 제 2 반도체 패키지를 포함하는 적층형 반도체 패키지로서,상기 제 2 반도체 패키지는 상기 제 1 반도체 패키지의 상부에 적층되고, 상기 제 1 반도체 패키지의 인너리드와 상기 제 2 반도체 패키지의 아웃 리드가 제 3연결수단에 의해 전기적으로 연결된 것을 특징으로 하는 적층형 반도체 패키지.
- 제 8 항에 있어서, 상기 제 1, 제 2 연결수단은 도전성의 와이어인 것을 특징으로 하는 적층형 반도체 패키지.
- 제 8 항에 있어서, 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지는 각각 하나인 것을 특징으로 하는 적층형 반도체 패키지.
- 제 10 항에 있어서, 상기 제 3 연결수단의 일측 단부는 제일 하부층에 위치한 제 1 반도체 패키지의 보호층과 상기 인너 리드 사이에 기재되어, 상기 인너리드와 전기적으로 연결되고, 상기 제 2 연결수단의 타측 단부는 상기 제 2 반도체 패키지의 아웃 리드와 각각 전기적으로 연결되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
- 제 8 항에 있어서, 상기 제 1 반도체 칩의 인너 리드들은 인접한 인너리드들간의 절연을 위하여 상부에 절연막이 코팅된 부분을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
- 제 12 항에 있어서, 상기 코팅된 부분은 폴리이미드로 이루어지는 것을 특징으로 하는 적층형 반도체 패키지.
- 제 8 항에 있어서, 상기 적층형 반도체 패키지는 ASIC칩을 갖는 적어도 하나의 제 1 반도체 패키지와, 메모리 칩을 갖는 적어도 하나의 제 2 반도체 패키지를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
- 제 8 항에 있어서, 상기 제 2 반도체 패키지는 TSOP형인 것을 특징으로 하는 적층형 반도체 패키지.
- 제 8 항에 있어서, 상기 제 2 반도체 패키지는 SOJ형인 것을 특징으로 하는 적층형 반도체 패키지.
- 제 8 항 내지 제 17 항중 어느 한 항에 있어서, 상기 제 1 반도체 패키지의 아웃 리드들은 솔더 볼인 것을 특징으로 하는 적층형 반도체 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019970040831U KR200295665Y1 (ko) | 1997-12-26 | 1997-12-26 | 적층형반도체패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019970040831U KR200295665Y1 (ko) | 1997-12-26 | 1997-12-26 | 적층형반도체패키지 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990028206U KR19990028206U (ko) | 1999-07-15 |
| KR200295665Y1 true KR200295665Y1 (ko) | 2003-02-12 |
Family
ID=49329008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019970040831U KR200295665Y1 (ko) | 1997-12-26 | 1997-12-26 | 적층형반도체패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200295665Y1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251695B1 (en) * | 1999-09-01 | 2001-06-26 | S3 Graphics Co., Ltd. | Multichip module packaging process for known good die burn-in |
| KR100592785B1 (ko) * | 2000-01-06 | 2006-06-26 | 삼성전자주식회사 | 칩 스케일 패키지를 적층한 적층 패키지 |
| KR100631939B1 (ko) * | 2002-07-16 | 2006-10-04 | 주식회사 하이닉스반도체 | 비지에이 패키지와 티에스오피 패키지를 적층하여 형성한반도체 소자 |
| KR100749141B1 (ko) * | 2006-01-11 | 2007-08-14 | 삼성전기주식회사 | 패키지 온 패키지 기판 및 그 제조방법 |
-
1997
- 1997-12-26 KR KR2019970040831U patent/KR200295665Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990028206U (ko) | 1999-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE42653E1 (en) | Semiconductor package with heat dissipating structure | |
| JP3762844B2 (ja) | 対向マルチチップ用パッケージ | |
| US6531337B1 (en) | Method of manufacturing a semiconductor structure having stacked semiconductor devices | |
| US6326696B1 (en) | Electronic package with interconnected chips | |
| US5247423A (en) | Stacking three dimensional leadless multi-chip module and method for making the same | |
| KR100753415B1 (ko) | 스택 패키지 | |
| US7400032B2 (en) | Module assembly for stacked BGA packages | |
| EP0638931B1 (en) | Multi-chip module | |
| US7215016B2 (en) | Multi-chips stacked package | |
| US6974334B2 (en) | Semiconductor package with connector | |
| US6034425A (en) | Flat multiple-chip module micro ball grid array packaging | |
| KR200295665Y1 (ko) | 적층형반도체패키지 | |
| WO1997037374A2 (en) | Method of packaging multiple integrated circuit chips in a standard semiconductor device package | |
| US20050104184A1 (en) | Semiconductor chip package and method | |
| US7071555B2 (en) | Ball grid array package stack | |
| US6137174A (en) | Hybrid ASIC/memory module package | |
| US20030080418A1 (en) | Semiconductor device having power supply pads arranged between signal pads and substrate edge | |
| KR100286766B1 (ko) | 적층형반도체패키지 | |
| JP3850712B2 (ja) | 積層型半導体装置 | |
| US20020050378A1 (en) | Double-layered multiple chip module package | |
| KR100235495B1 (ko) | 반도체 장치 | |
| US7091608B2 (en) | Chip package | |
| KR200283907Y1 (ko) | 볼 그리드 어레이 패키지 적층형 반도체 소자 | |
| KR19990079132A (ko) | 반도체 패키지 | |
| KR200180815Y1 (ko) | 캐패시터를 갖는 반도체 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20071025 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |