JPS62125711A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62125711A JPS62125711A JP60266408A JP26640885A JPS62125711A JP S62125711 A JPS62125711 A JP S62125711A JP 60266408 A JP60266408 A JP 60266408A JP 26640885 A JP26640885 A JP 26640885A JP S62125711 A JPS62125711 A JP S62125711A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｒ産業上の利用分野］
本発明は半導体装置に関し、特に相補型ＭＩＳＦ Ｅ、
Ｔ″′Ｃ″′Ｃ″構成力及び電源の兼用端子周辺の半
導体装置に関する。
Ｔ″′Ｃ″′Ｃ″構成力及び電源の兼用端子周辺の半
導体装置に関する。
従来、入力及び電源の兼用端子周辺の半導体装置は、第
３図に示すように、入力信号か、又は入力信号よりも高
電位の第１の電源電圧Ｖｐｐが印加される入力端子］と
、入力信号を受信するための入力回路２と、第１の電源
電圧Ｖｐｐを出力する出力端子３と、ドレイン電極が入
力端子１に接′ｆ１されゲート電極が第１の信号端子４
に接続されソース電極が出力端子３に接続され基板電極
が接地端子に接続されるＮチャネル・エンハンストメン
ト〜型のＭ Ｔ ５ＦＥＴＱ、とを含んで構成される。
３図に示すように、入力信号か、又は入力信号よりも高
電位の第１の電源電圧Ｖｐｐが印加される入力端子］と
、入力信号を受信するための入力回路２と、第１の電源
電圧Ｖｐｐを出力する出力端子３と、ドレイン電極が入
力端子１に接′ｆ１されゲート電極が第１の信号端子４
に接続されソース電極が出力端子３に接続され基板電極
が接地端子に接続されるＮチャネル・エンハンストメン
ト〜型のＭ Ｔ ５ＦＥＴＱ、とを含んで構成される。
第３図において、入力端子１に入力信号が印加された場
合は、入力回路２で入力信号を受信すると共に信号端子
４から低電位がＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ １に供給
されてＭＩＳＦＥＴＱ＋が非導通状態となり、入力端″
Ｆ１と出力端子３とが電気的に遮断され、一方、入力端
子１に第１の電、Ｉｇ、電圧Ｖｐｐが印加された場合に
は、信号端子４からチャージポンプ等で昇圧された高電
圧がＭ Ｌ Ｓ Ｆ Ｅ Ｔ Ｑ １に印加されてＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ １が導通状態となり、入力端
子１と出力端子３とが電気的に接続され、出力端子３か
ら第１の電源電圧Ｖｐｐが出力される。
合は、入力回路２で入力信号を受信すると共に信号端子
４から低電位がＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ １に供給
されてＭＩＳＦＥＴＱ＋が非導通状態となり、入力端″
Ｆ１と出力端子３とが電気的に遮断され、一方、入力端
子１に第１の電、Ｉｇ、電圧Ｖｐｐが印加された場合に
は、信号端子４からチャージポンプ等で昇圧された高電
圧がＭ Ｌ Ｓ Ｆ Ｅ Ｔ Ｑ １に印加されてＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ １が導通状態となり、入力端
子１と出力端子３とが電気的に接続され、出力端子３か
ら第１の電源電圧Ｖｐｐが出力される。
し発明が解決しようとする問題点〕
上述した従来の半導体装置は、バックゲートバイアスが
印加されたＭＩＳＦＥＴを介して出力端子に接続された
負荷に電流を供給し、しからこのＭＩＳＦＥＴでの電圧
降下をできるだけ小さくするために、Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔのチャネル幅分非常に大きく設定する必要があり
、占有面積が大きくなるという問題点があり、更に、Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔのゲート電位を昇圧するためのチ
ャージポンプも非常に大きな占有面積を占めるという問
題点がある。
印加されたＭＩＳＦＥＴを介して出力端子に接続された
負荷に電流を供給し、しからこのＭＩＳＦＥＴでの電圧
降下をできるだけ小さくするために、Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔのチャネル幅分非常に大きく設定する必要があり
、占有面積が大きくなるという問題点があり、更に、Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔのゲート電位を昇圧するためのチ
ャージポンプも非常に大きな占有面積を占めるという問
題点がある。
本発明の目的は、入力及び電源兼用端子の周辺回路を小
さな占有面積で形成できる半導体装置を提供することに
ある。
さな占有面積で形成できる半導体装置を提供することに
ある。
〔問題点を解決するための手段」
本革１の発明の半導体装置は、入力信号又は該入力信号
とは異なる電位の第１の電源電圧のいずれか一方が印加
される入力端子と、前記入力信号を受信する入力回路と
、前記第１の電源電圧を出力する出力端子と、ドレイン
電極が前記入力端子に接続されデーｌ−電極が第１の信
号端子に接続され基板電極が接地端子に接続される一導
電型のチャネルを有するエンハンストメント型の第１の
ＭＩＳＦＥＴと、ドレイン電極が第２の電源電圧供給端
子に接続されグー１〜電極が第２の信号端子に接続され
ソース電極が前記第１のＭ Ｉ Ｓ Ｆ Ｅ Ｔ”のソ
ース電極に接続され基板電極が接地端子に接続される前
記第１のＭ［５ＦＥＴと同一導電型のチャネルを有する
デプレション型の第２のＭ Ｉ Ｓ ＦＥ Ｔと、ドレ
イン電極が前記出力端子に接続されゲー１へ電極が前記
第２の電源電圧供給端子か前記第２の信号端子か若くは
第３の信号端子のいずれか１つに接続されソース電極が
前記入力端子に接続され基板電極が前記第１のＭＩＳＦ
ＥＴのソース電極に接続される前記第１のＭＩＳＦＥＴ
と逆導電型のチャネルを有する少くとも１個のエンハン
ストメントへ型の第３のＭＩＳＦＥＴとを含んで構成さ
れる。
とは異なる電位の第１の電源電圧のいずれか一方が印加
される入力端子と、前記入力信号を受信する入力回路と
、前記第１の電源電圧を出力する出力端子と、ドレイン
電極が前記入力端子に接続されデーｌ−電極が第１の信
号端子に接続され基板電極が接地端子に接続される一導
電型のチャネルを有するエンハンストメント型の第１の
ＭＩＳＦＥＴと、ドレイン電極が第２の電源電圧供給端
子に接続されグー１〜電極が第２の信号端子に接続され
ソース電極が前記第１のＭ Ｉ Ｓ Ｆ Ｅ Ｔ”のソ
ース電極に接続され基板電極が接地端子に接続される前
記第１のＭ［５ＦＥＴと同一導電型のチャネルを有する
デプレション型の第２のＭ Ｉ Ｓ ＦＥ Ｔと、ドレ
イン電極が前記出力端子に接続されゲー１へ電極が前記
第２の電源電圧供給端子か前記第２の信号端子か若くは
第３の信号端子のいずれか１つに接続されソース電極が
前記入力端子に接続され基板電極が前記第１のＭＩＳＦ
ＥＴのソース電極に接続される前記第１のＭＩＳＦＥＴ
と逆導電型のチャネルを有する少くとも１個のエンハン
ストメントへ型の第３のＭＩＳＦＥＴとを含んで構成さ
れる。
本革２の発明の半導体装置は、入力信号又は該入力信号
とは異なる電位の第１の電源電圧のいずれか一方が印加
される入力端子と、前記入力信号を受信する入力回路と
、前記第１の電源電圧を出力する出力端子と、ドレ、イ
ン電極が前記入力端子に接続されゲート電極が第１の信
号端子に接続され基板電極が接地端子に接続される一導
電型のナヤイ・ルを有するエンハンストメント型の第１
のＭＩＳＦＥＴと、ドレイン電極が第２の電源電圧供給
端子に接続されゲート電極が第２の信号端子に接続され
ソース電極が前記第１のＭＩＳＦＥＴのソース電極に接
続され基板電極が接地端子に接続される前記第１のＭ
Ｉ Ｓ Ｆ Ｅ ’Ｔ’と同一導電型のチャネルを有す
るデプレション型の第２のＭＩＳＦＥＴと、ドレイン電
極が前記出力端子に接続されゲート電極が前記第２の電
源電圧供給端子か前記第２の信号端子か若くは第３の信
号端子のいずれか１つに接続されソース電極が前記入力
端子に接続され基板電極が前記第１のＭＩＳＦＥＴのソ
ース電極に接続される前記第１のＭＩＳＦＥＴと逆導電
型のチャネルを有する少くとも１個のエンハンス１〜メ
ント型の第３のＭＩＳＦＥＴと、ドレイン電極が前記第
２の電源電圧供給端子に接続されゲート電極が前記第２
の信号端子に接続されソース電極が前記出力端子に接続
され基板電極が接地端子に接続される前記第１のＭＩＳ
ＦＥＴと同一導電型のチャネルを有するデプレション型
の第４のＭＩＳＦＥＴとを含んで構成される。
とは異なる電位の第１の電源電圧のいずれか一方が印加
される入力端子と、前記入力信号を受信する入力回路と
、前記第１の電源電圧を出力する出力端子と、ドレ、イ
ン電極が前記入力端子に接続されゲート電極が第１の信
号端子に接続され基板電極が接地端子に接続される一導
電型のナヤイ・ルを有するエンハンストメント型の第１
のＭＩＳＦＥＴと、ドレイン電極が第２の電源電圧供給
端子に接続されゲート電極が第２の信号端子に接続され
ソース電極が前記第１のＭＩＳＦＥＴのソース電極に接
続され基板電極が接地端子に接続される前記第１のＭ
Ｉ Ｓ Ｆ Ｅ ’Ｔ’と同一導電型のチャネルを有す
るデプレション型の第２のＭＩＳＦＥＴと、ドレイン電
極が前記出力端子に接続されゲート電極が前記第２の電
源電圧供給端子か前記第２の信号端子か若くは第３の信
号端子のいずれか１つに接続されソース電極が前記入力
端子に接続され基板電極が前記第１のＭＩＳＦＥＴのソ
ース電極に接続される前記第１のＭＩＳＦＥＴと逆導電
型のチャネルを有する少くとも１個のエンハンス１〜メ
ント型の第３のＭＩＳＦＥＴと、ドレイン電極が前記第
２の電源電圧供給端子に接続されゲート電極が前記第２
の信号端子に接続されソース電極が前記出力端子に接続
され基板電極が接地端子に接続される前記第１のＭＩＳ
ＦＥＴと同一導電型のチャネルを有するデプレション型
の第４のＭＩＳＦＥＴとを含んで構成される。
次に、本発明の実１１！、例について図面を参照して説
明する。
明する。
第１図は本革１の発明の一実施例を示す回路図である。
第１図に示すように、半導体装置は入力信号又は入力信
号よりも高電位の第１の電源電圧Ｖｐｐのいずれか一方
が印加される入力端子１と、入力信号を受信するための
入力回路２と、第１の電源電圧■ｐＰを出力する出力端
子３と、ドレイン電極が入力端子１に接続されゲート電
極が第１の信号端子４に接続され基板電極が接地端子に
接続されるＮチャネル・エンハンス１〜メント型の第１
のＭＩＳ Ｆ Ｅ Ｔ Ｑ １と、ドレイン電極が第２
の電源電圧十Ｖ ＣＣの供給端子に接続されゲート電極
が第２の信号端子５に接続されソース電極がＭＩＳＦＥ
ＴＱ 、のソース電極に接続され基板電極が接地端子に
接続されるＮチャネル・デプレション型の第２のＭＩＳ
ＦＥ”ｒＱ２と、ドレイン電極が出力端子３に接続され
ゲート電極が第３の信号端子６に接続されソース電極が
入力端子１に接続され基板電極がＭＩＳＦＥＴＱｌのソ
ース電極に接続されるＰチャネル・エンハンストメント
型の第３のＭＩＳ Ｆ Ｅ Ｔ Ｑ ３とを含んで構成
される。
号よりも高電位の第１の電源電圧Ｖｐｐのいずれか一方
が印加される入力端子１と、入力信号を受信するための
入力回路２と、第１の電源電圧■ｐＰを出力する出力端
子３と、ドレイン電極が入力端子１に接続されゲート電
極が第１の信号端子４に接続され基板電極が接地端子に
接続されるＮチャネル・エンハンス１〜メント型の第１
のＭＩＳ Ｆ Ｅ Ｔ Ｑ １と、ドレイン電極が第２
の電源電圧十Ｖ ＣＣの供給端子に接続されゲート電極
が第２の信号端子５に接続されソース電極がＭＩＳＦＥ
ＴＱ 、のソース電極に接続され基板電極が接地端子に
接続されるＮチャネル・デプレション型の第２のＭＩＳ
ＦＥ”ｒＱ２と、ドレイン電極が出力端子３に接続され
ゲート電極が第３の信号端子６に接続されソース電極が
入力端子１に接続され基板電極がＭＩＳＦＥＴＱｌのソ
ース電極に接続されるＰチャネル・エンハンストメント
型の第３のＭＩＳ Ｆ Ｅ Ｔ Ｑ ３とを含んで構成
される。
第１図において、入力端子１に入力信号が印加されてい
る場合、入力回Ｆｌ＠ ２で入力信号を受信すると共に
、第３の信号端子６から高電位がＭＩＳＦ Ｅ Ｔ Ｑ
３に印加され、ＭＩＳＦＥＴＱ３が非導通状態になり
入力端子１と出力端子３とが電気的に遮断される。又、
第１の信号端子４がら低電位がＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｒに印加され、ＭＩＳＦＥＴＱ、が非導通状態に
なると共に、第２の信号端子５からＭ Ｅ Ｓ Ｆ Ｅ
Ｔ Ｑ ２に高電位が印加されて、Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ２が導通状態となりＭ Ｉ Ｓ Ｆ Ｅ
ＴＱ３の基板電極が第２の電源電圧＋ＶＣＣと等しい電
位となり、接地電位と第２の電源電圧十Ｖｃｃの間で変
化する入力信号が入力端子１に印加されてもＭＩＳＦＥ
ＴＱ３のソース電極（Ｐ＋拡散Ｎ）が順方向バイアスさ
れることはない。
る場合、入力回Ｆｌ＠ ２で入力信号を受信すると共に
、第３の信号端子６から高電位がＭＩＳＦ Ｅ Ｔ Ｑ
３に印加され、ＭＩＳＦＥＴＱ３が非導通状態になり
入力端子１と出力端子３とが電気的に遮断される。又、
第１の信号端子４がら低電位がＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｒに印加され、ＭＩＳＦＥＴＱ、が非導通状態に
なると共に、第２の信号端子５からＭ Ｅ Ｓ Ｆ Ｅ
Ｔ Ｑ ２に高電位が印加されて、Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ２が導通状態となりＭ Ｉ Ｓ Ｆ Ｅ
ＴＱ３の基板電極が第２の電源電圧＋ＶＣＣと等しい電
位となり、接地電位と第２の電源電圧十Ｖｃｃの間で変
化する入力信号が入力端子１に印加されてもＭＩＳＦＥ
ＴＱ３のソース電極（Ｐ＋拡散Ｎ）が順方向バイアスさ
れることはない。
次に、出力端子３がら入力端子１に印加された第１の電
Ｊｇ、電圧Ｖｐｐを出力する場合は、第３の信号端子６
から低電位がＭＩＳＦＥＴＱ３に印加され、ＭＩＳＦＥ
ＴＱ３が導通状態となり入力端子１と出力端子３とが電
気的に接続されると共に、第１の信号端子４からチャー
ジボンア等で昇圧された高電圧がＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｌに印加されてＭＩＳ Ｆ Ｅ Ｔ Ｑ ｌが
導通状態となり、第２の信号端子５から低電位がＭ Ｉ
Ｓ Ｆ ＥＴＱ２に印加され、ＭＩＳＦＥＴＱ２が非
導通状態となりＭＩＳＦＥＴＱ３の基板電極が第１の電
源電圧Ｖｐｐと等しい電位になる。
Ｊｇ、電圧Ｖｐｐを出力する場合は、第３の信号端子６
から低電位がＭＩＳＦＥＴＱ３に印加され、ＭＩＳＦＥ
ＴＱ３が導通状態となり入力端子１と出力端子３とが電
気的に接続されると共に、第１の信号端子４からチャー
ジボンア等で昇圧された高電圧がＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｌに印加されてＭＩＳ Ｆ Ｅ Ｔ Ｑ ｌが
導通状態となり、第２の信号端子５から低電位がＭ Ｉ
Ｓ Ｆ ＥＴＱ２に印加され、ＭＩＳＦＥＴＱ２が非
導通状態となりＭＩＳＦＥＴＱ３の基板電極が第１の電
源電圧Ｖｐｐと等しい電位になる。
ここで、Ｍ Ｔ Ｓ Ｆ Ｅ Ｔ Ｑ ３はＰチャネル
型であるためバ・・ツクゲートバイアスら印加されず高
い電流増幅率で動作するためＭ Ｉ Ｓ Ｆ Ｅ ＴＱ
３の占める占有面積は非常に小さくなる。
型であるためバ・・ツクゲートバイアスら印加されず高
い電流増幅率で動作するためＭ Ｉ Ｓ Ｆ Ｅ ＴＱ
３の占める占有面積は非常に小さくなる。
更に、バ・ツクゲートバイアスが印加されるｔｌＳ ｌ
’ Ｅ ＴＱ ＋を介して負荷電流を供給する必要がな
いためＭ Ｔ Ｓ Ｆ Ｅ Ｔ Ｑ 、の占める占有面
積も非常に小さくすることができると共に、ＭＩＳＦＥ
′「Ｑ、のゲート電位を昇圧するためのチャーシボシア
ら小さな占有面積で形成できる。
’ Ｅ ＴＱ ＋を介して負荷電流を供給する必要がな
いためＭ Ｔ Ｓ Ｆ Ｅ Ｔ Ｑ 、の占める占有面
積も非常に小さくすることができると共に、ＭＩＳＦＥ
′「Ｑ、のゲート電位を昇圧するためのチャーシボシア
ら小さな占有面積で形成できる。
第２図は本節２の発明の一実施例を示す回路図である。
第２図に示す実施例は、上述した第１の発明の半導体装
置にドレイン電極が第２の電源電圧＋Ｖｃｃの供給端子
に接続されデーｌ−電極が第２の信号端子５に接続され
ソース電極が出力端子３に接続され基板′、′を極が接
地端子に接続されるＮチャネルデプレション型の第４の
Ｍ Ｔ Ｓ Ｆ Ｅ Ｔ Ｑ ４を追加を追加接続した
回路である。
置にドレイン電極が第２の電源電圧＋Ｖｃｃの供給端子
に接続されデーｌ−電極が第２の信号端子５に接続され
ソース電極が出力端子３に接続され基板′、′を極が接
地端子に接続されるＮチャネルデプレション型の第４の
Ｍ Ｔ Ｓ Ｆ Ｅ Ｔ Ｑ ４を追加を追加接続した
回路である。
第２図に示すように、ＭＩＳＦＥＴＱ４を追加すること
により、入力端子１に入力信号が印加されている期間、
第２の信号端子５から高電位がＭＩＳＦＥＴＱ４に印加
されＭＩＳＦＥＴＱ、、が導通状態となるため、入力端
子１と出力端子３とを電気的に遮断すると共に出力端子
３から第２の電源電圧＋ＶＣＣを出力することができる
。
により、入力端子１に入力信号が印加されている期間、
第２の信号端子５から高電位がＭＩＳＦＥＴＱ４に印加
されＭＩＳＦＥＴＱ、、が導通状態となるため、入力端
子１と出力端子３とを電気的に遮断すると共に出力端子
３から第２の電源電圧＋ＶＣＣを出力することができる
。
以上説明したように本発明の半導体装置は、入力及び電
源兼用端子の周辺回路において、負荷電流をバックゲー
トバイアスが印加されず高い電流増幅率で動作する導電
チャネル型のＭＩＳＦ、ＥＴを介して供給することによ
り、周辺回路を小さな占有面積で形成できるという効果
がある。
源兼用端子の周辺回路において、負荷電流をバックゲー
トバイアスが印加されず高い電流増幅率で動作する導電
チャネル型のＭＩＳＦ、ＥＴを介して供給することによ
り、周辺回路を小さな占有面積で形成できるという効果
がある。
第１図は本節１の発明の一実施例の回路図、第２図は本
節２の発明の一実施例の回路図、第３図は従来の半導体
装置の一例の回路図である。 １・・・入力端子、２・・・入力回路、３・・・出力端
子、４．５．６・・・信号端子。 髪ｌ 図 早２ 凹
節２の発明の一実施例の回路図、第３図は従来の半導体
装置の一例の回路図である。 １・・・入力端子、２・・・入力回路、３・・・出力端
子、４．５．６・・・信号端子。 髪ｌ 図 早２ 凹
Claims (2)
- （１）入力信号又は該入力信号とは異なる電位の第１の
電源電圧のいずれか一方が印加される入力端子と、前記
入力信号を受信する入力回路と、前記第１の電源電圧を
出力する出力端子と、ドレイン電極が前記入力端子に接
続されゲート電極が第１の信号端子に接続され基板電極
が接地端子に接続される一導電型のチャネルを有するエ
ンハンストメント型の第１のＭＩＳＦＥＴと、ドレイン
電極が第２の電源電圧供給端子に接続されゲート電極が
第２の信号端子に接続されソース電極が前記第１のＭＩ
ＳＦＥＴのソース電極に接続され基板電極が接地端子に
接続される前記第１のＭＩＳＦＥＴと同一導電型のチャ
ネルを有するデプレション型の第２のＭＩＳＦＥＴと、
ドレイン電極が前記出力端子に接続されゲート電極が前
記第２の電源電圧供給端子か前記第２の信号端子か若く
は第３の信号端子のいずれか１つに接続されソース電極
が前記入力端子に接続され基板電極が前記第１のＭＩＳ
ＦＥＴのソース電極に接続される前記第１のＭＩＳＦＥ
Ｔと逆導電型のチャネルを有する少くとも１個のエンハ
ンストメント型の第３のＭＩＳＦＥＴとを含むことを特
徴とする半導体装置。 - （２）入力信号又は該入力信号とは異なる電位の第１の
電源電圧のいずれか一方が印加される入力端子と、前記
入力信号を受信する入力回路と、前記第１の電源電圧を
出力する出力端子と、ドレイン電極が前記入力端子に接
続されゲート電極が第１の信号端子に接続され基板電極
が接地端子に接続される一導電型のチャネルを有するエ
ンハンストメント型の第１のＭＩＳＦＥＴと、ドレイン
電極が第２の電源電圧供給端子に接続されゲート電極が
第２の信号端子に接続されソース電極が前記第１のＭＩ
ＳＦＥＴのソース電極に接続され基板電極が接地端子に
接続される前記第１のＭＩＳＦＥＴと同一導電型のチャ
ネルを有するデプレション型の第２のＭＩＳＦＥＴと、
ドレイン電極が前記出力端子に接続されゲート電極が前
記第２の電源電圧供給端子か前記第２の信号端子か若く
は第３の信号端子のいずれか１つに接続されソース電極
が前記入力端子に接続され基板電極が前記第１のＭＩＳ
ＦＥＴのソース電極に接続される前記第１のＭＩＳＦＥ
Ｔと逆導電型のチャネルを有する少くとも１個のエンハ
ンストメント型の第３のＭＩＳＦＥＴと、ドレイン電極
が前記第２の電源電圧供給端子に接続されゲート電極が
前記第２の信号端子に接続されソース電極が前記出力端
子に接続され基板電極が接地端子に接続される前記第１
のＭＩＳＦＥＴと同一導電型のチャネルを有するデプレ
ション型の第４のＭＩＳＦＥＴとを含むことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266408A JPH0622320B2 (ja) | 1985-11-26 | 1985-11-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266408A JPH0622320B2 (ja) | 1985-11-26 | 1985-11-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62125711A true JPS62125711A (ja) | 1987-06-08 |
| JPH0622320B2 JPH0622320B2 (ja) | 1994-03-23 |
Family
ID=17430516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60266408A Expired - Lifetime JPH0622320B2 (ja) | 1985-11-26 | 1985-11-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622320B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508654A (en) * | 1993-09-16 | 1996-04-16 | Nec Corporation | Transistor circuits with a terminal for receiving high voltages and signals |
| CN102460281A (zh) * | 2009-06-03 | 2012-05-16 | 夏普株式会社 | 显示装置 |
-
1985
- 1985-11-26 JP JP60266408A patent/JPH0622320B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508654A (en) * | 1993-09-16 | 1996-04-16 | Nec Corporation | Transistor circuits with a terminal for receiving high voltages and signals |
| CN102460281A (zh) * | 2009-06-03 | 2012-05-16 | 夏普株式会社 | 显示装置 |
| CN102460281B (zh) * | 2009-06-03 | 2014-08-27 | 夏普株式会社 | 显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0622320B2 (ja) | 1994-03-23 |
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