JPH0368572B2 - - Google Patents
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- JPH0368572B2 JPH0368572B2 JP56111933A JP11193381A JPH0368572B2 JP H0368572 B2 JPH0368572 B2 JP H0368572B2 JP 56111933 A JP56111933 A JP 56111933A JP 11193381 A JP11193381 A JP 11193381A JP H0368572 B2 JPH0368572 B2 JP H0368572B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明はMOS型電界効果トランジスタを用
いたアナログスイツチ装置に関する。
いたアナログスイツチ装置に関する。
アナログスイツチ装置とは、この装置を制御す
るクロツク信号によつてその状態がオン（導通）
状態あるいはオフ（非導通）状態に切り替わり、
オン状態のときには入力情報、すなわちアナログ
入力信号が出力に伝達され、オフ状態のときには
アナログ入力信号が伝達されないような装置であ
る。
るクロツク信号によつてその状態がオン（導通）
状態あるいはオフ（非導通）状態に切り替わり、
オン状態のときには入力情報、すなわちアナログ
入力信号が出力に伝達され、オフ状態のときには
アナログ入力信号が伝達されないような装置であ
る。
第１図は従来のアナログスイツチ装置の回路構
成図である。この装置は、Ｎチヤネルでエンハン
スメント型のMOS型電界効果トランジスタ（以
下MOSトランジスタと略称する）１のソース電
極ＳとＰチヤネルでエンハンスメント型のMOS
トランジスタ２のドレイン電極Ｄとを接続し、こ
の接続点をアナログ入力信号INの供給端子３に
接続し、また上記MOSトランジスタ１のドレイ
ン電極ＤとMOSトランジスタ２のソース電極Ｓ
とを接続し、この接続点をアナログ出力信号
OUTの取り出し端子４に接続し、さらに上記
MOSトランジスタ１のゲート電極Ｇにはクロツ
ク信号φを、MOSトランジスタ２のゲート電極
Ｇにはクロツク信号φと相補対をなすクロツク信
号をそれぞれ供給し、またＮチヤネルのMOS
トランジスタ１の基板電極Ｂには上記クロツク信
号φ，の低電位に相当する電圧VSS（たとえば
0Vあるいは負極性電圧）を、ＰチヤネルのMOS
トランジスタ２の基板電極Ｂにはクロツク信号
φ，の高電位に相当する電圧VDD（たとえば正
極性電圧）をそれぞれ供給することによつて構成
されている。
成図である。この装置は、Ｎチヤネルでエンハン
スメント型のMOS型電界効果トランジスタ（以
下MOSトランジスタと略称する）１のソース電
極ＳとＰチヤネルでエンハンスメント型のMOS
トランジスタ２のドレイン電極Ｄとを接続し、こ
の接続点をアナログ入力信号INの供給端子３に
接続し、また上記MOSトランジスタ１のドレイ
ン電極ＤとMOSトランジスタ２のソース電極Ｓ
とを接続し、この接続点をアナログ出力信号
OUTの取り出し端子４に接続し、さらに上記
MOSトランジスタ１のゲート電極Ｇにはクロツ
ク信号φを、MOSトランジスタ２のゲート電極
Ｇにはクロツク信号φと相補対をなすクロツク信
号をそれぞれ供給し、またＮチヤネルのMOS
トランジスタ１の基板電極Ｂには上記クロツク信
号φ，の低電位に相当する電圧VSS（たとえば
0Vあるいは負極性電圧）を、ＰチヤネルのMOS
トランジスタ２の基板電極Ｂにはクロツク信号
φ，の高電位に相当する電圧VDD（たとえば正
極性電圧）をそれぞれ供給することによつて構成
されている。
このような装置において、いま、クロツク信号
φをＨレベルVDD、クロツク信号をＬレベル
VSSにそれぞれ設定すると、上記ＮチヤネルＰチ
ヤネルの両MOSトランジスタ１，２がオン状態
になつてその抵抗RN，RPはそれぞれ小さなもの
となり、入力信号INが両MOSトランジスタ１，
２を介して伝達され、端子４からは出力信号
OUTが取り出される。一方、クロツク信号φを
Ｌレベル、クロツク信号をＨレベルにそれぞれ
設定すると、両MOSトランジスタ１，２はオフ
状態になりその抵抗RN，RPはそれぞれ極めて大
きなものとなり、入力信号INは端子４に伝達さ
れず、出力信号OUTは取り出されない。
φをＨレベルVDD、クロツク信号をＬレベル
VSSにそれぞれ設定すると、上記ＮチヤネルＰチ
ヤネルの両MOSトランジスタ１，２がオン状態
になつてその抵抗RN，RPはそれぞれ小さなもの
となり、入力信号INが両MOSトランジスタ１，
２を介して伝達され、端子４からは出力信号
OUTが取り出される。一方、クロツク信号φを
Ｌレベル、クロツク信号をＨレベルにそれぞれ
設定すると、両MOSトランジスタ１，２はオフ
状態になりその抵抗RN，RPはそれぞれ極めて大
きなものとなり、入力信号INは端子４に伝達さ
れず、出力信号OUTは取り出されない。
ところでアナログスイツチ装置では、入力信号
INがMOSトランジスタ１，２を通つても、出力
信号OUTの電圧を入力信号INの電圧に等しくす
るかあるいは直線的に比例させる必要があり、こ
のためには両MOSトランジスタ１，２のオン時
に端子３，４間の抵抗値を常に一定にしておく必
要がある。しかしながら、従来のアナログスイツ
チ装置では、端子３，４間の抵抗は、端子３ある
いは４の電圧に従つて変化してしまう。これは
MOSトランジスタにはソース−基板バイアス効
果（バツクゲートバイアス効果）があり、この効
果によつてMOSトランジスタのしきい値が変化
してしまう。これによつてMOSトランジスタの
オン抵抗が影響を受けるからである。すなわち、
MOSトランジスタのオン抵抗Ｒには次のような
比例式が成立する。
INがMOSトランジスタ１，２を通つても、出力
信号OUTの電圧を入力信号INの電圧に等しくす
るかあるいは直線的に比例させる必要があり、こ
のためには両MOSトランジスタ１，２のオン時
に端子３，４間の抵抗値を常に一定にしておく必
要がある。しかしながら、従来のアナログスイツ
チ装置では、端子３，４間の抵抗は、端子３ある
いは４の電圧に従つて変化してしまう。これは
MOSトランジスタにはソース−基板バイアス効
果（バツクゲートバイアス効果）があり、この効
果によつてMOSトランジスタのしきい値が変化
してしまう。これによつてMOSトランジスタの
オン抵抗が影響を受けるからである。すなわち、
MOSトランジスタのオン抵抗Ｒには次のような
比例式が成立する。
Ｒ∝１／VGS−Vth …(1)
VGS：ゲート電極とソース電極との間のバイア
ス電圧 Vth：しきい値 さらにMOSトランジスタのしきい値Vthは次式
で表わされる。
ス電圧 Vth：しきい値 さらにMOSトランジスタのしきい値Vthは次式
で表わされる。
Vth＝Vth0＋tpx／εpx・√２・・S・・（
√2F＋BS−√2F）…(2) Vth0：真性のしきい値（ソース電極と基板電極
との間のバイアス電圧が0Vの時） tpx：ゲート酸化膜の膜厚 εpx：ゲート酸化膜の誘電率 εs：シリコンの誘電率 ｑ：電子の電荷量 Ｎ：基板不純物濃度 VBS：ソース電極と基板電極との間のバイアス
電圧 φF：フエルミ準位 上記(2)式から明かなようにVBSが大きくなると
しきい値Vthも大きくなり、またVthが大きくなる
と前記(1)式よりＲは大きくなる。
√2F＋BS−√2F）…(2) Vth0：真性のしきい値（ソース電極と基板電極
との間のバイアス電圧が0Vの時） tpx：ゲート酸化膜の膜厚 εpx：ゲート酸化膜の誘電率 εs：シリコンの誘電率 ｑ：電子の電荷量 Ｎ：基板不純物濃度 VBS：ソース電極と基板電極との間のバイアス
電圧 φF：フエルミ準位 上記(2)式から明かなようにVBSが大きくなると
しきい値Vthも大きくなり、またVthが大きくなる
と前記(1)式よりＲは大きくなる。
さらに前記第１図に示すアナログスイツチ装置
のＮチヤネルのMOSトランジスタ１を、第２図
に示すようにＮ型半導体基板１１内に拡散法等に
よつて形成されたＰウエル領域１２内に設け、ま
たＰチヤネルのMOSトランジスタ２は基板１１
内に設ける場合、Ｐウエル領域１２の不純物濃度
が基板１１のそれよりも当然大きくなるために、
ＮチヤネルのMOSトランジスタ１のしきい値の
ソース−基板バイアス効果に対する感度がＰチヤ
ネルのMOSトランジスタ２のそれよりも高くな
り、普通は約３倍程度高くなる。したがつて両
MOSトランジスタ１，２のオン時に、端子３に
与える入力信号INの電圧をVSS（0V）からVDD（＋
5V）まで変化させた場合には、第３図の特性図
に示すように、MOSトランジスタ１の抵抗RNと
MOSトランジスタ２の抵抗RPとの特性が対称と
ならず、この結果、入力信号INの中間電圧であ
る1/2VDD（＋2.5V）付近で、RNとRPの並列抵抗で
ある端子３，４間の抵抗RON（＝RN・RP／RN＋RP）が高
い 値となる。
のＮチヤネルのMOSトランジスタ１を、第２図
に示すようにＮ型半導体基板１１内に拡散法等に
よつて形成されたＰウエル領域１２内に設け、ま
たＰチヤネルのMOSトランジスタ２は基板１１
内に設ける場合、Ｐウエル領域１２の不純物濃度
が基板１１のそれよりも当然大きくなるために、
ＮチヤネルのMOSトランジスタ１のしきい値の
ソース−基板バイアス効果に対する感度がＰチヤ
ネルのMOSトランジスタ２のそれよりも高くな
り、普通は約３倍程度高くなる。したがつて両
MOSトランジスタ１，２のオン時に、端子３に
与える入力信号INの電圧をVSS（0V）からVDD（＋
5V）まで変化させた場合には、第３図の特性図
に示すように、MOSトランジスタ１の抵抗RNと
MOSトランジスタ２の抵抗RPとの特性が対称と
ならず、この結果、入力信号INの中間電圧であ
る1/2VDD（＋2.5V）付近で、RNとRPの並列抵抗で
ある端子３，４間の抵抗RON（＝RN・RP／RN＋RP）が高
い 値となる。
このように従来では、入出力端子間の抵抗が一
定とはならないために、出力信号OUTに大きな
歪が発生するという欠点がある。
定とはならないために、出力信号OUTに大きな
歪が発生するという欠点がある。
この発明は上記のような事情を考慮してなされ
たもので、その目的とするところは、MOS型電
界効果トランジスタの基板電極にアナログ信号電
圧にほぼ等しいバイアス電圧を供給してこのトラ
ンジスタのソース−基板バイアス効果を極めて小
さくしてしきい値の変動をなくし、これによつて
アナログ信号の入出力端間の抵抗値を一定にし、
もつて歪の少ない出力信号を得ることができるア
ナログスイツチ装置を提供することにある。
たもので、その目的とするところは、MOS型電
界効果トランジスタの基板電極にアナログ信号電
圧にほぼ等しいバイアス電圧を供給してこのトラ
ンジスタのソース−基板バイアス効果を極めて小
さくしてしきい値の変動をなくし、これによつて
アナログ信号の入出力端間の抵抗値を一定にし、
もつて歪の少ない出力信号を得ることができるア
ナログスイツチ装置を提供することにある。
以下図面を参照してこの発明の一実施例を説明
する。第４図はこの発明に係るアナログスイツチ
装置の回路構成図である。この装置ではＮチヤネ
ルのMOSトランジスタ１の基板電極ＢにVSSを供
給する代りに、もう一つのＮチヤネルのエンハン
スメント型のMOSトランジスタ５のソース電極
Ｓを接続し、またこのMOSトランジスタ５のド
レイン電極Ｄを端子３に、ゲート電極Ｇを端子４
に、基板電極Ｂをそのソース電極Ｓにそれぞれ接
続するようにしたものである。
する。第４図はこの発明に係るアナログスイツチ
装置の回路構成図である。この装置ではＮチヤネ
ルのMOSトランジスタ１の基板電極ＢにVSSを供
給する代りに、もう一つのＮチヤネルのエンハン
スメント型のMOSトランジスタ５のソース電極
Ｓを接続し、またこのMOSトランジスタ５のド
レイン電極Ｄを端子３に、ゲート電極Ｇを端子４
に、基板電極Ｂをそのソース電極Ｓにそれぞれ接
続するようにしたものである。
上記構成でなるアナログスイツチ装置におい
て、まず、クロツク信号φをＬレベル、クロツク
信号をＨレベルにそれぞれ設定した場合、Ｎチ
ヤネルのMOSトランジスタ１およびＰチヤネル
のMOSトランジスタ２は共にオフし、その抵抗
RN，RPは極めて大きな値となる。この結果、入
力信号INは端子４には伝達されず、出力信号
OUTは取り出されない。
て、まず、クロツク信号φをＬレベル、クロツク
信号をＨレベルにそれぞれ設定した場合、Ｎチ
ヤネルのMOSトランジスタ１およびＰチヤネル
のMOSトランジスタ２は共にオフし、その抵抗
RN，RPは極めて大きな値となる。この結果、入
力信号INは端子４には伝達されず、出力信号
OUTは取り出されない。
次にクロツク信号φをＨレベル、クロツク信号
φをＨレベルにそれぞれ設定する。このとき、
MOSトランジスタ１およびMOSトランジスタ２
は共にオンするために、入力信号INが両MOSト
ランジスタ１，２を介して端子４に伝達され、端
子４では出力信号OUTが取り出される。さらに
このとき、もう一つのＮチヤネルのMOSトラン
ジスタ５のドレイン電極Ｄには入力信号INの電
圧VINが与えられ、ゲート電極Ｇには出力信号
OUTの電圧VOUTが与えられているため、いまこ
のMOSトランジスタ５のしきい値をVth5とする
と、VIN≧VOUT−Vth5の時には、MOSトランジス
タ５は飽和動作領域に入つて安定し、ソース電極
Ｓの電位はVOUT−Vth5となる。一方、VIN＜VOUT
−Vth5の時にはMOSトランジスタ５は非飽和動
作領域に入つて安定し、この時のソース電極Ｓの
電位はVINとなる。このMOSトランジスタ５のソ
ース電極ＳはMOSトランジスタ１の基板電極Ｂ
に接続されているため、このMOSトランジスタ
１の基板電極Ｂに与えられる電圧はVOUT−Vth5か
VINのいずれかとなる。また上記VIN≧VOUT−Vth5
の時にはMOSトランジスタ１のソース−基板間
電圧VBSはVth5となり、上記VIN＜VOUT−Vth5の時
にはVIN−VOUT（≒０）となる。この結果、MOS
トランジスタ１のソース−基板間電圧VBSは常に
Vth5以下となり、このMOSトランジスタ１に与
えられるソース−基板バイアス効果は極めて小さ
なものとなるかあるいはほぼ０となる。したがつ
て、MOSトランジスタ１のオン抵抗の、しきい
値変動による変化はほとんどなくすことができ
る。
φをＨレベルにそれぞれ設定する。このとき、
MOSトランジスタ１およびMOSトランジスタ２
は共にオンするために、入力信号INが両MOSト
ランジスタ１，２を介して端子４に伝達され、端
子４では出力信号OUTが取り出される。さらに
このとき、もう一つのＮチヤネルのMOSトラン
ジスタ５のドレイン電極Ｄには入力信号INの電
圧VINが与えられ、ゲート電極Ｇには出力信号
OUTの電圧VOUTが与えられているため、いまこ
のMOSトランジスタ５のしきい値をVth5とする
と、VIN≧VOUT−Vth5の時には、MOSトランジス
タ５は飽和動作領域に入つて安定し、ソース電極
Ｓの電位はVOUT−Vth5となる。一方、VIN＜VOUT
−Vth5の時にはMOSトランジスタ５は非飽和動
作領域に入つて安定し、この時のソース電極Ｓの
電位はVINとなる。このMOSトランジスタ５のソ
ース電極ＳはMOSトランジスタ１の基板電極Ｂ
に接続されているため、このMOSトランジスタ
１の基板電極Ｂに与えられる電圧はVOUT−Vth5か
VINのいずれかとなる。また上記VIN≧VOUT−Vth5
の時にはMOSトランジスタ１のソース−基板間
電圧VBSはVth5となり、上記VIN＜VOUT−Vth5の時
にはVIN−VOUT（≒０）となる。この結果、MOS
トランジスタ１のソース−基板間電圧VBSは常に
Vth5以下となり、このMOSトランジスタ１に与
えられるソース−基板バイアス効果は極めて小さ
なものとなるかあるいはほぼ０となる。したがつ
て、MOSトランジスタ１のオン抵抗の、しきい
値変動による変化はほとんどなくすことができ
る。
第５図は上記実施例装置において、両MOSト
ランジスタ１，２のオン時に、端子３に与える入
力信号INの電圧を0Vから＋5Vまで変化させた場
合の、MOSトランジスタ１の抵抗RNとMOSトラ
ンジスタ２の抵抗RP、およびRNとRPの並列抵抗
として表わされる端子３，４間の抵抗RONそれぞ
れの特性を表わすものである。前記第３図に示す
従来装置の特性図では、入力信号INの電圧が＋
2.5V付近でＮチヤネルのMOSトランジスタ１の
△Vthが増加し、RNの値が大きく変化していた
が、上記実施例装置では第５図に示すように、
RNとRPとは、入力信号INの電圧が約＋2.5V付近
で線対称となるような変化をしている。すなわ
ち、これはＮチヤネルのMOSトランジスタ１の
基板電極ＢにMOSトランジスタ５を介してソー
ス電極Ｓあるいはドレイン電極Ｄにおける信号電
圧を供給することによつてソース−基板バイアス
効果を極めて小さくして、MOSトランジスタ１
のしきい値の変動をなくし、しきい値によるRN
の変化を最小におさえるようにしたからである。
したがつて、端子３，４間の抵抗RONはほぼ平坦
な特性となり、入力信号INの電圧に影響されず
一定値とすることができる。この結果、出力信号
OUTに発生する歪は極めて小さくすることがで
きる。
ランジスタ１，２のオン時に、端子３に与える入
力信号INの電圧を0Vから＋5Vまで変化させた場
合の、MOSトランジスタ１の抵抗RNとMOSトラ
ンジスタ２の抵抗RP、およびRNとRPの並列抵抗
として表わされる端子３，４間の抵抗RONそれぞ
れの特性を表わすものである。前記第３図に示す
従来装置の特性図では、入力信号INの電圧が＋
2.5V付近でＮチヤネルのMOSトランジスタ１の
△Vthが増加し、RNの値が大きく変化していた
が、上記実施例装置では第５図に示すように、
RNとRPとは、入力信号INの電圧が約＋2.5V付近
で線対称となるような変化をしている。すなわ
ち、これはＮチヤネルのMOSトランジスタ１の
基板電極ＢにMOSトランジスタ５を介してソー
ス電極Ｓあるいはドレイン電極Ｄにおける信号電
圧を供給することによつてソース−基板バイアス
効果を極めて小さくして、MOSトランジスタ１
のしきい値の変動をなくし、しきい値によるRN
の変化を最小におさえるようにしたからである。
したがつて、端子３，４間の抵抗RONはほぼ平坦
な特性となり、入力信号INの電圧に影響されず
一定値とすることができる。この結果、出力信号
OUTに発生する歪は極めて小さくすることがで
きる。
第６図はこの発明の他の実施例の回路構成図で
ある。この実施例回路ではもう一つのＮチヤネ
ル、エンハンスメント型のMOSトランジスタ６
を追加し、このMOSトランジスタ６のソース電
極ＳをMOSトランジスタ１の基板電極Ｂに接続
し、またこのMOSトランジスタ６のドレイン電
極Ｄを端子４に、ゲート電極Ｇを端子３に、基板
電極Ｂをそのソース電極Ｓにそれぞれ接続するよ
うにしたものであり、端子３，４を共に入力信号
供給端および出力信号取り出し端子として使用で
きるようにしたものである。
ある。この実施例回路ではもう一つのＮチヤネ
ル、エンハンスメント型のMOSトランジスタ６
を追加し、このMOSトランジスタ６のソース電
極ＳをMOSトランジスタ１の基板電極Ｂに接続
し、またこのMOSトランジスタ６のドレイン電
極Ｄを端子４に、ゲート電極Ｇを端子３に、基板
電極Ｂをそのソース電極Ｓにそれぞれ接続するよ
うにしたものであり、端子３，４を共に入力信号
供給端および出力信号取り出し端子として使用で
きるようにしたものである。
なお、この発明は上記実施例に限定されるもの
ではなく、たとえば上記第４図に示す実施例装置
では、MOSトランジスタ１のソース電極Ｓと
MOSトランジスタ２のドレイン電極Ｄとを接続
し、この接続点を入力信号供給端子３に接続し、
またMOSトランジスタ１のドレイン電極Ｄと
MOSトランジスタ２のソース電極Ｓとを接続し、
この接続点を出力信号取り出し端子４に接続する
場合について説明したが、これは端子４を入力信
号の供給端子として用い、さらに端子３を出力信
号取り出し端子として用いるようにしてもよい。
ではなく、たとえば上記第４図に示す実施例装置
では、MOSトランジスタ１のソース電極Ｓと
MOSトランジスタ２のドレイン電極Ｄとを接続
し、この接続点を入力信号供給端子３に接続し、
またMOSトランジスタ１のドレイン電極Ｄと
MOSトランジスタ２のソース電極Ｓとを接続し、
この接続点を出力信号取り出し端子４に接続する
場合について説明したが、これは端子４を入力信
号の供給端子として用い、さらに端子３を出力信
号取り出し端子として用いるようにしてもよい。
さらに上記実施例では新たに追加されたMOS
トランジスタ５，６の基板電極Ｂをそれぞれのソ
ース電極Ｓに接続する場合ついて説明したが、こ
れははMOSトランジスタ５，６の基板電極Ｂを
他の電位点に接続するようにしてもよい。
トランジスタ５，６の基板電極Ｂをそれぞれのソ
ース電極Ｓに接続する場合ついて説明したが、こ
れははMOSトランジスタ５，６の基板電極Ｂを
他の電位点に接続するようにしてもよい。
またさらに上記実施例では、Ｎチヤネルの
MOSトランジスタ１を、Ｎ型半導体基板内に拡
散法等によつて形成されたＰウエル領域内に、Ｐ
チヤネルのMOSトランジスタ２はＮ型半導体基
板内にそれぞれ設け、ＮチヤネルのMOSトラン
ジスタ１のソース電極Ｓ（端子４）あるいはドレ
イン電極Ｄ（端子３）における電圧を、Ｎチヤネ
ルのMOSトランジスタ５のみを、あるいはMOS
トランジスタ５と６とを介してMOSトランジス
タ１の基板電極Ｂに供給する場合について説明し
たが、これはＰ型半導体基板内に拡散法等によつ
て形成されたＮウエル領域内にＰチヤネルの
MOSトランジスタ２を設けかつＰ型半導体基板
内にＮチヤネルのMOSトランジスタ１を設ける
場合には、ＰチヤネルのMOSトランジスタ２の
しきい値のソース−基板バイアス効果に対する感
度がＮチヤネルのMOSトランジスタ１のそれよ
りも大きくなるので、この場合にはMOSトラン
ジスタを介してＰチヤネルのMOSトランジスタ
２の基板電極Ｂに端子４あるいは端子３の電圧を
供給すればよく、また、MOSトランジスタ１あ
るいは２の基板電極Ｂと端子３，４との間に挿入
するMOSトランジスタもＰチヤネルのものであ
つてもよい。
MOSトランジスタ１を、Ｎ型半導体基板内に拡
散法等によつて形成されたＰウエル領域内に、Ｐ
チヤネルのMOSトランジスタ２はＮ型半導体基
板内にそれぞれ設け、ＮチヤネルのMOSトラン
ジスタ１のソース電極Ｓ（端子４）あるいはドレ
イン電極Ｄ（端子３）における電圧を、Ｎチヤネ
ルのMOSトランジスタ５のみを、あるいはMOS
トランジスタ５と６とを介してMOSトランジス
タ１の基板電極Ｂに供給する場合について説明し
たが、これはＰ型半導体基板内に拡散法等によつ
て形成されたＮウエル領域内にＰチヤネルの
MOSトランジスタ２を設けかつＰ型半導体基板
内にＮチヤネルのMOSトランジスタ１を設ける
場合には、ＰチヤネルのMOSトランジスタ２の
しきい値のソース−基板バイアス効果に対する感
度がＮチヤネルのMOSトランジスタ１のそれよ
りも大きくなるので、この場合にはMOSトラン
ジスタを介してＰチヤネルのMOSトランジスタ
２の基板電極Ｂに端子４あるいは端子３の電圧を
供給すればよく、また、MOSトランジスタ１あ
るいは２の基板電極Ｂと端子３，４との間に挿入
するMOSトランジスタもＰチヤネルのものであ
つてもよい。
またＮチヤネルのMOSトランジスタ１とＰチ
ヤネルのMOSトランジスタ２それぞれの基板の
不純物濃度が高い場合には、両MOSトランジス
タ１，２の基板電極Ｂそれぞれと端子３および４
のいずれか一方あるいは両方との間にMOSトラ
ンジスタを挿入するようにしてもよい。
ヤネルのMOSトランジスタ２それぞれの基板の
不純物濃度が高い場合には、両MOSトランジス
タ１，２の基板電極Ｂそれぞれと端子３および４
のいずれか一方あるいは両方との間にMOSトラ
ンジスタを挿入するようにしてもよい。
以上説明したようにこの発明によれば、MOS
型電界効果トランジスタのソース電極あるいはド
レイン電極におけるアナログ信号電圧を、ドレイ
ン電極あるいはソース電極におけるアナログ信号
電圧に応じてスイツチ制御されるスイツチ素子を
介して上記MOSトランジスタの基板電極に供給
するようにしたので、出力信号に発生する歪を極
めて小さくすることができるアナログスイツチ装
置を提供することができる。
型電界効果トランジスタのソース電極あるいはド
レイン電極におけるアナログ信号電圧を、ドレイ
ン電極あるいはソース電極におけるアナログ信号
電圧に応じてスイツチ制御されるスイツチ素子を
介して上記MOSトランジスタの基板電極に供給
するようにしたので、出力信号に発生する歪を極
めて小さくすることができるアナログスイツチ装
置を提供することができる。
第１図は従来のアナログスイツチ装置の回路構
成図、第２図は同従来例装置を構成するMOS型
電界効果トランジスタの構造断面図、第３図は同
従来装置の特性図、第４図はこの発明の一実施例
の回路構成図、第５図は同実施例装置の特性図、
第６図はこの発明の他の実施例の回路構成図であ
る。 １…Ｎチヤネルでエンハンスメント型のMOS
型電界効果トランジスタ、２…Ｐチヤネルでエン
ハンスメント型のMOS型電界効果トランジスタ、
３…入力信号の供給端子、４…出力信号の取り出
し端子、５，６…Ｎチヤネルでエンハンスメント
型のMOS型電界効果トランジスタ、１１…Ｎ型
半導体基板、１２…Ｐウエル領域。
成図、第２図は同従来例装置を構成するMOS型
電界効果トランジスタの構造断面図、第３図は同
従来装置の特性図、第４図はこの発明の一実施例
の回路構成図、第５図は同実施例装置の特性図、
第６図はこの発明の他の実施例の回路構成図であ
る。 １…Ｎチヤネルでエンハンスメント型のMOS
型電界効果トランジスタ、２…Ｐチヤネルでエン
ハンスメント型のMOS型電界効果トランジスタ、
３…入力信号の供給端子、４…出力信号の取り出
し端子、５，６…Ｎチヤネルでエンハンスメント
型のMOS型電界効果トランジスタ、１１…Ｎ型
半導体基板、１２…Ｐウエル領域。
Claims (1)
- 【特許請求の範囲】 １ アナログ信号を入出力するためのソース，ド
レイン電極、導通制御を行うための制御信号が入
力されるゲート電極及び基板電極が設けられた第
１のMOS型電界効果トランジスタと、 ドレイン電極が上記第１のMOS型電界効果ト
ランジスタのソース電極に、ソース電極が上記第
１のMOS型電界効果トランジスタの基板電極に、
ゲート電極が上記第１のMOS型電界効果トラン
ジスタのドレイン電極にそれぞれ接続され、上記
第１のMOS型電界効果トランジスタのソース電
極におけるアナログ信号電圧を上記第１のMOS
型電界効果トランジスタの基板電極に供給制御す
る第２のMOS型電界効果トランジスタとを具備
し、 入力アナログ信号の電圧変化に対する上記第１
のMOS型電界効果トランジスタのソース・基板
バイアス効果によるしきい値の変動を小さくし、
上記第１のMOS型電界効果トランジスタの抵抗
の変化を小さくして出力アナログ信号の歪みを少
なくし得るように構成したことを特徴とするアナ
ログスイツチ装置。 ２ アナログ信号を入出力するためのソース，ド
レイン電極、導通制御を行うための第１制御信号
が入力されるゲート電極及び基板電極が設けられ
た第１チヤネルの第１のMOS型電界効果トラン
ジスタと、 ソース，ドレイン電極が上記第１のMOS型電
界効果トランジスタのドレイン，ソース電極にそ
れぞれ接続され、上記第１制御信号と逆位相の第
２制御信号がゲート電極に入力される第２チヤネ
ルの第２のMOS型電界効果トランジスタと、 ドレイン電極が上記第１のMOS型電界効果ト
ランジスタのソース電極に、ソース電極が上記第
１のMOS型電界効果トランジスタの基板電極に、
ゲート電極が上記第１のMOS型電界効果トラン
ジスタのドレイン電極にそれぞれ接続され、上記
第１のMOS型電界効果トランジスタのソース電
極におけるアナログ信号電圧を上記第１のMOS
型電界効果トランジスタの基板電極に供給制御す
る第１チヤネルの第３のMOS型電界効果トラン
ジスタとを具備し、 入力アナログ信号の電圧変化に対する上記第１
のMOS型電界効果トランジスタのソース・基板
バイアス効果によるしきい値の変動を小さくし、
上記第１のMOS型電界効果トランジスタの抵抗
の変化を小さくして出力アナログ信号の歪みを少
なくし得るように構成したことを特徴とするアナ
ログスイツチ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111933A JPS5813029A (ja) | 1981-07-17 | 1981-07-17 | アナログスイツチ装置 |
| DE3226339A DE3226339C2 (de) | 1981-07-17 | 1982-07-14 | Analoge Schaltervorrichtung mit MOS-Transistoren |
| US06/398,356 US4529897A (en) | 1981-07-17 | 1982-07-15 | Analog switch device having threshold change reducing means |
| FR8212498A FR2509931B1 (ja) | 1981-07-17 | 1982-07-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111933A JPS5813029A (ja) | 1981-07-17 | 1981-07-17 | アナログスイツチ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5813029A JPS5813029A (ja) | 1983-01-25 |
| JPH0368572B2 true JPH0368572B2 (ja) | 1991-10-29 |
Family
ID=14573766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111933A Granted JPS5813029A (ja) | 1981-07-17 | 1981-07-17 | アナログスイツチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5813029A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE897772A (fr) * | 1983-09-19 | 1984-03-19 | Itt Ind Belgium | Contacts electroniques et dispositifs associes |
| DE3717922A1 (de) * | 1987-05-27 | 1988-12-08 | Sgs Halbleiterbauelemente Gmbh | Als integrierte schaltung ausgebildete schaltereinrichtung |
| US5191244A (en) * | 1991-09-16 | 1993-03-02 | Advanced Micro Devices, Inc. | N-channel pull-up transistor with reduced body effect |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50114158A (ja) * | 1971-03-25 | 1975-09-06 |
-
1981
- 1981-07-17 JP JP56111933A patent/JPS5813029A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50114158A (ja) * | 1971-03-25 | 1975-09-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5813029A (ja) | 1983-01-25 |
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