Nothing Special   »   [go: up one dir, main page]

JPS61154152A - 電子装置用ハウジング - Google Patents

電子装置用ハウジング

Info

Publication number
JPS61154152A
JPS61154152A JP60287656A JP28765685A JPS61154152A JP S61154152 A JPS61154152 A JP S61154152A JP 60287656 A JP60287656 A JP 60287656A JP 28765685 A JP28765685 A JP 28765685A JP S61154152 A JPS61154152 A JP S61154152A
Authority
JP
Japan
Prior art keywords
electronic device
housing
conductive
substrate
multilayer circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP60287656A
Other languages
English (en)
Other versions
JP2505739B2 (ja
Inventor
ミシエル・ジヤン‐クロード・モニエ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPS61154152A publication Critical patent/JPS61154152A/ja
Application granted granted Critical
Publication of JP2505739B2 publication Critical patent/JP2505739B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • H01L23/4828—Conductive organic material or pastes, e.g. conductive adhesives, inks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01067—Holmium [Ho]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base
    • Y10T29/49151—Assembling terminal to base by deforming or shaping
    • Y10T29/49153—Assembling terminal to base by deforming or shaping with shaping or forcing terminal into base aperture
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はセラミック基板を具え、該基板上に交互に導電
体および絶縁体の材料を用いるスクリーン印刷により多
層回路を堆積し、該多層回路によって前記基板に固着さ
れた電子装置の端子と、前記基板に形成した金属化孔に
設けられたハウジングの装着ピンとの間の接続を行い、
該金属化孔には基板の両側に導電リングを設け、鎖孔お
よび導電リングの金属化を前記多層回路の導電材料と両
立し得る導電材料を用いるスクリーン印刷によって行う
ようにした電子装置用ハウジングに関するものである。
本発明は多数の入出力端子を有する集積回路用ハウジン
グの構成に適用でき、この際ハウジングが有すべき最も
重要な特性は、製造容易、生産効率、低価格、電気的な
信頼性および機械的強度であり、これによりハウウジン
グを多量生産し得且つ広く販売することができる。
かかる多層回路を具える装置は米国特許第３，５４９、
７８４号明細書から既知である。この米国特許に記載さ
れた装置はセラミック基板、例えば、酸化アルミニウム
上にスクリーン印刷により形成した多層回路を具える。
この多層回路は導体および絶縁体の交互の層により構成
し、導電層で導体の回路網を形成し、絶縁層は導体を埋
設する。
絶縁層は基板と両立し得るセラミックで造る。
種々の層を回路に必要な構成に従って形成した後、非焼
成金属層および絶縁セラミック層より成るセラミック基
板の複合構体を水素および窒素の雰囲気中で１６３０℃
の温度に２時間に亘って加熱してセラミックおよび金属
成分の焼成を行い得るようにする。かくして得られた構
体をいわゆる“共焼成”と称する。
上記米国特許明細書によれば、装置のピン即ち接続ピン
を基板に形成した金属化孔内に導入してはんだ付けを行
う。これら孔の金属化および回路の導電層の形成は同一
材料を用いて同時に行う。
この材料はりフローイングにより孔内に拡散する。
上記米国特許明細書にははんだ付け又は難はんだ付けに
好適な金属組成については何等の記載もない。
ハウジングの基体の製造に共焼成構体を使用することに
は大きな欠点がある。その理由は、得られる構体が平坦
とはならず彎曲するからである。
上記米国特許明細書には、基板の他側の、特に基板上側
の構体により生ずる変形を相殺する位置に金属層を設け
ることにより上記問題点を解決し得ることが記載されて
いる。
又焼成により最大１７％の収縮が生じて寸法が減少し、
これにより導体が破断される場合が多いため、“共焼成
”セラミック基板の平均収量が３０％以下となることが
、論文［ナルミバ　オートマティゼ　ラ　ファプリカチ
オン　ド　ス　サブストラード　セラミック　マルチク
ーシエ“コ・キュイ”」ジ・ぺ・デラ　ミュシア著、エ
レクトロニク　アクチュアリテ　第７７２巻、　１９８
４年１１月２日発刊に記載されている。
この大きな欠点の原因は、極めて高温度の焼成にあり、
これにより更に他の欠点が発生する。
極めて高温度の焼成を行うことにより、導電層を形成す
るために、タングステン又はモリブデン−マンガン合金
のような耐熱材料の使用が不可避となる。これら耐熱材
料の導電率は低い。上記米国特許明細書によれば、白金
又はパラジウムのような他の金属を用い極めて低い温度
で空気中で焼成することができる。しかし、これら材料
が極めて高価である点以外にセラミック絶縁層を焼結す
るために少なくとも１３００℃の極めて高い温度を必要
とする。かかる状態のもとでは、良好な導電体であり且
つ充分に廉価な銅のような金属を用いることはできない
。その理由は銅の融点が上記温度よりも著しく低いから
である。
これかため提案された回路の構体によって前記デラ・ミ
ュシアの論文に記載されているように、１回以上の焼成
処理を必要としないことによりハウジングの基体の製造
を容易とする問題を解決する必要があると共に回路の構
体によって絶縁層がセラミックであることによる機械的
強度の問題を解決する必要があり、これによって実際上
逆の結果が得られるようになる。即ち３０％以下の出力
が得られると共に高価な材料を用いると言う事実により
製造価格が上昇し、且つこれら回路の導体が破断するこ
とにより所望の機械的強度が得られなくなる。
又、ピンの密封にも上記米国特許明細書で解決されなか
った問題点がある。又、必要な密封強度は孔の形成およ
び金属化に用いられる方法に大きく依存すると共に孔内
に密封材料によりピンを固定する手段に大きく依存する
。又、この強度はピンの形状に依存する。
最後に、ハウジングの基体に電子装置を装着すること、
およびこの構成素子の保護キャップを剛固且つ気密に封
止することによっても他の問題が発生する。この問題は
上記米国特許明細書によって解決されていない。
本発明の目的は、従来の解決手段とは著しく異なる手段
でこれらハウジングを製造する問題を解決せんとするに
ある。
本発明はセラミック基板を具え、該基板上に交互に導電
体および絶縁体の材料を用いるスクリーン印刷により多
層回路を堆積し、該多層回路によって前記基板に固着さ
れた電子装置の端子と、前記基板に形成した金属化孔に
設けられたハウジングの装着ピンとの間の接続を行い、
該金属化孔には基板の両側に導電リングを設け、鎖孔お
よび導電リングの金属化を前記多層回路の導電材料と両
立し得る導電材料を用いるスクリーン印刷によって行う
ようにした電子装置用ハウジングにおいて、前記導電材
料は、スクリーン印刷し得ると共に少なくとも銅および
ガラス質結晶材料から形成され、且つ中性雰囲気中で銅
の溶融温度より低い温度で焼成する混合物とし；前記絶
縁材料は、前記導電材料に対し好適な温度で中性雰囲気
中で焼成すべきスクリー印刷し得るガラス質−結晶混合
物とすると共にその膨張係数を焼成温度まで基板の膨張
係数に適合させ；多層回路の最後の層を保護絶縁ガラス
質−結晶層とし；前記装着ピンは平坦な頭部を設けた軸
部の形状とし、該軸部は基板の孔を貫通して基板の片側
から充分に突出させてハウジングの好適な固着を行い、
前記平坦な頭部は基板の他側に位置する導電リングに固
着し；前記装着ピンは前記孔の金属被覆および導電リン
グと両立し得、且つ溶融温度が前記回路の層の焼成温度
にほぼ等しいかこれよりも低い金属合金によって固着し
；前記基板上に位置する電子装置の端子を可撓性ワイヤ
により多層回路の製造中自由となっている導体の端部に
接続し；電子装置をキャップにより保護するようにした
ことを特徴とする。
又、本発明方法は、電子装置用ハウジングを製造するに
当り、 ａ）　セラミック基板を設け、 ｂ）　該基板に、ハウジングの装着ピンを収容するだめ
の孔をあけると共に電子装置を収納するための区域を設
け、 Ｃ）　前記孔を金属化すると共に基板の両側の孔の周り
に導電性リングを設け、これらの処理は、少なくとも銅
およびガラス質−結晶材料より成り、中性雰囲気中で銅
の溶融温度より低い温度で焼成される導電性インクを用
いてスクリーン印刷により行い、これら処理に、所望量
の導電性インクを前記孔の開口部に堆積する工程と、鎖
孔のインクを例えばりフローインクにより拡散する工程
と、かくして得た層を焼成する工程とを含めるようにし
、 ｄ）　電子装置を収納する区域を残して電子装置の端子
の一部を装着ピンの一部分に相互接続する導体を形成す
るようなパターンに従って第１導電層を堆積し、この堆
積処理は、銅を含有し、前記孔および導電性リングの金
属化に用いられるインクと同一か又はこれと両立し得る
導電性インクを用いてスクリーン印刷により行い、且つ
前記第１導電層を焼成し、 ｅ）　電子装置、導電性リングおよび電子装置の端子と
は反対側に位置する導電体の端部を収納する区域を残し
て２つの連続導電層を分離するパターンに従って絶縁層
を堆積し、この堆積処理は、中性雰囲気中で導電性イン
クの温度と両立し得る温度で焼成され且つ膨張係数が絶
縁層の焼成温度まで基板の膨張係数に極めて近い絶縁性
ガラス質−結晶インクを用いてスクリーン印刷により行
い、且つ前記絶縁層を焼成し、 ｆ）　電子装置、導電性リングおよび電子装置の端子と
は反対側に位置する導電体の端部を収納する区域を残し
て電子装置の端子およびハウジングの装着ピンを相互接
続するに要する導電体の回路網が得られるパターンに従
って、導電層および絶縁層を交互に堆積し、この堆積処
理は、順次に導電性および絶縁性であり、且つ前記層を
形成するインクの種類と同一か又はこれと両立し得る種
類のインクを用いてスクリーン印刷により行い、最後の
層を保護絶縁層とし、且つ前記導電層および絶縁層を焼
成し、 ｇ）　装着ピンを固着するはんだに耐えるワニスを用い
て、電子装置を収納する区域およびこの区域とは反対側
に位置する導電体の端部によって形成された領域を一時
的に保護し、 ｈ）　平坦な頭部を設けた軸部より成る金属ピンを配設
し、該軸部は前記孔の個所で基板を貫通して基板の片側
から充分に突出させることによりハウジングを適当に固
着し、前記平坦な頭部は基板の他側に設けた導電性リン
グにより支持し、次いで前記孔の金属被覆および導電性
リングと両立し得、且つ溶融温度が多層回路の層の焼成
温度より低いか又はこれにほぼ等しい金属合金を用いて
前記装着ピンをはんだ付けし、 ■）　前記保護ワニスを除去し、 Ｊ）　基板に設けた前記区域に電子装置を位置させると
共に固着し、 ｋ）　電子装置の端子と、多層回路の導電体の遊端との
間に可撓性金属ワイヤを設け、 ｌ）　電子装置の保護キャップを固着するようにしたこ
とを特徴とする。
セラミック層の焼成温度よりも充分低い焼成温度を有し
、且つ焼成温度まで基板の膨張係数に適合する膨張係数
を有するガラス質−結晶層によりこれら層を１個宛焼成
して形成した多層回路の特性は共焼成セラミック回路の
特性より著しく優れている。かかる回路を設けた基体は
張力が低く、従ってこれら基体は彎曲しない。これがた
め、かかる彎曲を相殺する追加の層を設ける必要はない
。
これら層と導体回路網との接続は剛固且つ電気的に信頼
し得るものである。
又、１つの層が堆積される度毎に１回の焼成処理を行っ
てもハウジングの基体の製造が複雑且つ高価とはならな
い。その理由は低温処理および廉価な材料の使用によっ
て価格を著しく低減し、しかも牧童をほぼ１００％とし
得るからである。
更に導電率が例えばタングステンの導電率の１０倍であ
る銅を導電材料として用いるため、回路の電気的特性を
も著しく改善することができる。
又、ピンの形状および使用する密封材料の観点から、ピ
ンをハウジングに正しく装着することができる。かよう
にして簡単且つ廉価な材料を用いてハウジングの本質的
な特性である機械的強度を良好にすると共に電気的な接
続を完全なものとすることができる。
特に本発明方法を用いてピンと電子部品の保護キャップ
との装着を行うことにより高温に耐え且つ高度の要求を
満足する剛固且つ気密封止されたハウジングを得ること
ができる。
図面につき本発明を説明する。
第１図は本発明電子装置用ハウジングを断面で示し、こ
のハウジングは、中央部分により電子装置１３０を支持
するセラミック基板１２０と、電子装置及び装着ピン２
間の電気接続を行う多層回路１１０とを具える。セラミ
ック材料より成るキャップ１４１によって電子装置の保
護を確実に行う。
第２図に示す本発明ハウジングの他の例ではキャップを
２部分即ちスペーサ１５０及びカバー１４０により構成
する。
通常、電子装置１３０は、半導体材料上に設けられた超
大規模集積回路（ＶＬＳＩ）とすると共に多数の入出力
端子７を具える。この端子の数は通常はぼ１４４とする
。しかし最も複雑な回路に対しては増大する必要がある
ため、近い将来この端子の数は３００とし得るようにな
る。
電子装置を含むハウジングは、電子部品、一般にプリン
ト回路板に、ピングリッドアレイソケットにより、又は
直接ハウジングをプリント回路板にはんだ付けすること
により、接続する。何れの場合にも、電気的接続および
機械的連結は第３Ａ図に示すように基板１２０の孔３に
ピン２を導入することにより行う。
ピン２の数は電子装置の端子７の数に少なくとも等しく
する。ピンの数を多くすることおよびハウジングを外部
装置に接続する際短絡を防止するためにスペースを最小
とすることによって全てのピンを互いに一直線状に配置
するのは不可能である。これがため、これらピンは基板
の周縁に挿々の列に配設する。
金属ピン２および電子装置の端子７間の接続は基板１２
０にスクリー°ン印刷された導電体の回路網１１０によ
って、および導電体の端部８を端子７に接続する可撓性
金属ワイヤ６によって行う。
スクリーン印刷回路網１１０を形成するために導電体の
数を３００とすると共にその端部８間のピッチをａ−の
１／１０とするには数レベルの導電体を必要とする。こ
れがため各導電体レベル１０．２０．−−−はピン２の
一部分と接触する導電体の一部分を具え、且つ次の導電
体レベルから電気的な絶縁層１５により分離する。又こ
の絶縁層１５には２つの隣接する導電体レベルを相互接
続する開口を設ける。
これがため回路網全体によって多層回路を構成する。
従来のハウジングを形成するために選択した多層回路の
種類に固有の問題を解決して本発明によるハウジングを
製造するためには新たな種類のスクリーン印刷可能な材
料を用いると共に新たな製造方法を提供する。
本発明によれば導電層１０．２０．−ｍ−を構成するス
クリーン印刷インクを形成するために用いるに好適な導
電性混合物は銅パウダおよびガラス質バインダを具える
。この混合物により得られるインクは非酸化雰囲気例え
ば窒素中で銅の溶融温度よりも低い温度で焼成すること
ができる。
これらの要求を満足する導電性混合物としては例えば英
国特許願第１．４８９．０３１号明細書又は英国特許第
２．０３７．２７０号明細書に記載された混合物がある
。
又、絶縁層１５を構成するスクリーン印刷インクの形成
に用いるに好適な絶縁性混合物は少なくとも１種のガラ
ス相である。この混合物により得られたインクは中性雰
囲気、例えば窒素中で導電層１０、２０．−ｍ−を形成
するために用いたインクに好適な温度で焼成することが
できる。
この要求を満足する絶縁性混合物としては例えば米国特
許願第４．１５２．２８２号明細書又は米国特許願第４
．３２３．６５２号明細書に記載された混合物がある。
上述した種々の混合物は本発明ハウジングの製造に極め
て好適である。その理由はこれら混合物が上記要求、即
ち窒素雰囲気中における８５０℃乃至９５０℃の焼成温
度を満足すると共に互に両立し得、しかも多くの利点を
有しているからである。
かくして得られた銅含有導電層は厚さが２０μｍの導電
体に対し約１．５ｍΩ／口の極めて良好な導電率を有す
る。
絶縁性ガラス質−結晶層の熱膨張係数はその焼成温度ま
でセラミック基板の熱膨張係数にほぼ等しい。これがた
め、得られたハウジングは完全に平坦である。ハウジン
グを形成する種々の層に機、械的応力がかからないため
、収量はほぼ１００％である。
しかし、実施例に示されるように導電層および絶縁層の
双方の組成の関係上、これら導電層および絶縁層は１つ
宛焼成する必要があることを確かめた。しかし焼成温度
が低く且つ材料が廉価であため製造価格を廉価とするこ
とができる。
好適には絶縁性保護層１０１は、ガラス相のスクリーン
印刷インクを形成するために用いるに好適で、しかも約
５５０℃の低温で焼成し得る組成により、最終導電層上
に設けるようにする。この焼成処理は非酸化雰囲気中で
行う必要がある。かかる要求を満足する絶縁性混合物と
しては米国特許願第７４５．７３４号明細書（ヨーロッ
パ特許願第８５２００９６０．４号明細書）に記載され
ている混合物がある。
本発明の実施例では各導電層を１回のスクリーン印刷処
理で形成すると共にその焼成後の厚さを約１５μｍとす
る。
２つの導電層を分離する各絶縁層は中間焼成処理を含む
２工程で形成すると共に最終焼成後の厚さをほぼ４０μ
ｍとする。
第３Ａ図に示すようにピン２を導入する基板１２０の孔
３は種々の方法により、例えばレーザビームを用いるか
又はポーリングにより形成することができる。
後者の方法が好適である。その理由は孔の内側面が基板
の表面状態と同一表面状態であり、従ってピンの装着に
必要な金属鍍金処理を直接行うことができるからである
。
しかし、レーザによるポーリングを行う場合には孔の内
側の表面がガラス質となり、従って接着性の乏しい亀裂
の入った層が形成きれるようになる。この層は例えば熱
処理を施して除去することができる。
或いは又、孔の内側に２つの金属層、即ち多量のガラス
質バインダ（１０重量％まで）を含む第１層および通常
の量のガラス質バインダ（はぼ２重量％）を含む第２層
を堆積することができる。
基板に孔を設けた後導電層１０に用いるインクと同一か
又はこれと両立し得る銅含有インクを用いて多層回路を
形成する前に上記孔の金属化を行うのが好適である。こ
の目的のために、金属化に用いるスクリーン印刷インク
を孔３内にリフローインクにより拡散してこの孔の壁部
を被覆し、その後インクを焼成する。同様の処理におい
て基板１２０の両表面１２１および１２２の各々の孔３
の囲りにスクリーン印刷導電リング１１および１２を設
ける。
電子装置１３０を装着する金属区域３１を基板１２０の
表面１２１の中央部分に例えば上述した銅含有インクに
より設ける。従って電子装置と、基板表面１２１から等
しく突出するピン２の軸部とを囲む基層１０１に５５０
℃を超えない温度で固着するものである。
ハウジングが装着された後、例えば電子装置を検査する
間、連続して数回はどその基部からハウジングを持ち上
げる際に、ピンが取り出されるのを避けるため、異形の
ピンが提案されている。本発明により、ピンは、平坦な
頭部を有する軸部（シャンク）、いわゆる平頭くぎの形
状を有する。
このピンを、金属被覆された孔に導入して、孔３の直径
より大きな直径を有する頭部１が基板の第２表面１２２
に位置し得るようにする。ピンの軸部が表面１２１から
十分に突出して、例えば／％ウジングがその基体に適切
に固定され、またはハウジングがプリント配線基板に適
切にはんだ付けされるのを確実にする。
この形状のため、本発明によるハウジングのピンは、抜
は出しに対し極めて抵抗力がある。これらピンを形成す
るに適当な金属は、例えば、鉄−ニッケルーコバルトの
合金である。
−電子装置が脆弱である場合には、電子装置をその装着
区域に装着する前にピンをはんだ付けする。
従って、装着区域３１および導体の端部８をはんだ付け
工程の間保護する必要がある。この必要性は、合成樹脂
ワニスを数滴供給することにより満足させることができ
る。このワニスは、問題となるはんだに対し耐性があり
、ワニスを取り除いた後も跡が残らず、即ち前記素子へ
のはんだ付けを妨害しないものである。
この目的に適当な製品としては、例えば、離脱可能なワ
ニス、或いはアセトンに溶解することができるエチル−
ブチルポリメタクリレートから成る共重合ワニスがある
。その上、これら製品は、最終ハウジングを保管する間
、それを保護する場合にも使用する。
予め準備した基板にピンを実際に固定する方法として、
３らの方法が例として掲げられる。各方法には、例えば
電気的堆積により、ピンを予め錫鍍金する工程を含んで
いる。
第１の方法において、（６０／４０）錫／鉛／はんだを
使用してピンを、第１，２または３Ｂ図に示すように個
所２３にはんだ付けする。この方法には、前もって薄板
状のピン２を孔３に位置決めし、（本発明の一部を形成
しないので記載しない）組立て工程を用いて保持し、は
んだを使用してピンを固着する。このハンダ付けは、不
活性フラックスを使用して温度２３０℃の上記錫／鉛混
合物を含むはんだ浴に５〜８秒間ピンを液浸させること
により為される。また、“流動はんだ付け”と称される
他の技術を使用することもできる。フラックスを取り除
いて清浄にし、金属区域から保護ワニスを除去した後、
形成されたハウジングの基体には、電子装置１３０１接
続細条６および第１図に示されるような一部品から成る
保護キャップ１４１或いは第２図に示すような２構成部
品から成る保護キャップ１４１を配設する。
その間に、孔１３およびリング１１および１２の金属被
膜を酸化することができる。もしこの酸化処理を行う場
合には、これらのものに、ピンをはんだ付けする前に、
銅層の表面から酸化物を除去する処理を、いわゆる当業
者に既知の処理の中から選択し、それを施す必要がある
。この処理は、例えば、１２０ｇ／ｌのアンモニウム過
硫酸塩を含む溶液に５ｇ／ｌの硫酸を添加したものに、
ハウジングの基体を液浸し、脱イオン水で洗い、圧縮空
気、続いて乾燥器内の８０℃の窒素雰囲気中で乾燥させ
る。
続いてハウジングを仕上げるに必要な処理を行うに際し
、ピンを固着した温度を考慮する必要がある。
この理由は、ピンを固着する第１方法により、電子装置
を、銀導電性接着剤を使用して、電子装置の後端部およ
び銅装着区域を共にボンディングすることにより装着す
る。このボンディング工程を、乾燥器の窒素雰囲気中で
行って、銅の酸化を防止する。
次に、端子７および導体の端部８を相互接続する全細条
６を配設する。この配線工程は、例えば、超音波はんだ
付け装置または超音波溶接装置を使用して行い、これに
より導体端部の酸化に無関係となる。
最後の処理は、中空キャップ１４１またはカバー１４０
を配設することから成る。ピンを固着する第１の方法を
使用する場合には、この最後の処理は、中空キャップの
端縁に重合化したエポキシ接着剤を供給して、１５０℃
の窒素雰囲気中で１５分間重合させることにより、当該
素子を固着する。これがため、中空キャップを極めて良
好に封止することができる。
斯様にして、錫／鉛はんだを２３０℃の温度で固着し、
エポキシ接着剤を使用して中空キャップを固着すること
を含むこの第１方法により得られたハウジングは、“ピ
ン・グリッド・アレー・ソケット”と称されるスペーサ
を使用してのみ、プリント配線基板に装着することがで
きる。ハウジングをプリント配線基板に直接はんだ付け
する場合には、第２流動はんだ付け工程を必要とし、こ
の工程は、２４０℃の温度で５〜１０秒間で行われる。
しかし、この温度は、第２の時６間加熱される場合に、
賜／鉛はんだの溶融温度（１８３℃）より高く、従って
、第１の方法において、ピンをハンダ付けするために使
用されるハンダは、ハウジングを直接プリント配線基板
にはんだ付けするはんだ付け工程に対して耐性がない。
これがため、本発明では、ピンを固着する第２および第
３の方法を提示する。
第２の方法では、さらに追加の金属被膜には、ピンを固
着する前の銅リング１１および１２に、賜１０ｗｔ％、
鉛１３３ｗｔ％、銀２ｗｔ％の合金を具えるとともに銅
を適切に湿らす活性フラックスを含むインクを、スクリ
ーン印刷法により、供給する。前記フラックスを基板の
各側面に供給して、ピンおよび孔の内側の間のスペース
２３（第１．２および３Ｂ図参照）を充満するに充分な
量の合金を提供して、前記ピンおよび銅リング間の隅肉
２１および２２の形成と同様にピンの固定を堅固なもの
とする。次に、コンベア乾燥器の窒素雰囲気中で、３２
０℃の温度で、２０〜４０秒間再び融解させる。従って
、固着されたピンは、２８０・℃の温度までの再加熱に
対し溶けることがない。
ピンの固着のため第２の方法を使用する場合には、本発
明のハウジングを、プリント配線基板にはんだ付けする
ことができる。その間に、電子装置、細線およびキャッ
プを第１の方法に関して記載したように固着する。
ピンを固着する第３の方法において、リング１２とほぼ
同一の形状および寸法を有する丸いプリフォームを、銀
７１．１５ｗｔ％、銅２８．１ｗｔ％、ニッケル０゜７
５ｗｔ％の合金を使用して組立てる。この３元合金は、
７８０℃〜７９５℃の範囲内の温度で固体性および流動
性を有し、故にこの溶融サイクルはそれほど厳密でない
。各ピンを対応する金属被膜された孔に挿入し、丸いプ
リフォームをピン頭部１および基板の表面１２２の間に
配置する。はんだ付け工程はコンベア乾燥器において約
３０秒の速さで行なわれる。０．０９ｍｍ厚さのプリフ
ォームで得られる接合部は極めて良好な品質を有してい
る。
ピンを固着する第３の方法において、電子装置を装着区
域に４２０℃〜４２５℃の温度で珪素−金の共晶を再融
解させることにより固着する。金細線を前述の方法によ
り固着し、続いてキャップを、金／錫・はんだを３５０
℃の温度で使用して固定し、従って他の２方法より気密
封止性が優れたものとなる。
本発明のハウジングの製造方法は、上述の例に限定され
るものではなく、本発明の要旨を変更しない範囲内で種
々に変更することができる。
【図面の簡単な説明】
第１図は本発明ハウジングの一部分を示す断面図、 第２図は本発明ハウジングの他の例を示す断面図、 第３Ａ図および第３Ｂ図は本発明ハウジングを製造する
工程を示す断面図である。 １・・・頭部（２）２・・・装着ピン ３．１３・・・孔　　　　　　　６・・・可撓性金属ワ
イヤ７・・・電子装置の入出力端子 訃・・導電体端部　　　　１０・・・導電体レベル１１
、１２・・・導電リング　　１５・・・絶縁層２０・・
・導電体レベル　　　２１．２２・・・隅肉２３・・・
スペース　　　　　３１・・・金属区域１０１・・・絶
縁性保護層 １１０・・・多層回路（導体回路網） １２０・・・セラミック基板　１２１．１２２・・・基
板表面１３０・・・電子装置　　　　１４０・・・カバ
ー１４１・・・キャラ−ｆ　　　　　１５０・・・スペ
ーサ特許出願人　　エヌ・ベー・フィリップス・フルー
イランペンファブリケン ＦＩＧ、１ ＦＩＧ、３Ａ Ｆｌｏ、３　Ｂ

Claims (1)

  1. 【特許請求の範囲】 １、セラミック基板を具え、該基板上に交互に導電体お
    よび絶縁体の材料を用いるスクリーン印刷により多層回
    路を堆積し、該多層回路によって前記基板に固着された
    電子装置の端子と、前記基板に形成した金属化孔に設け
    られたハウジングの装着ピンとの間の接続を行い、該金
    属化孔には基板の両側に導電リングを設け、該孔および
    導電リングの金属化を前記多層回路の導電材料と両立し
    得る導電材料を用いるスクリーン印刷によって行うよう
    にした電子装置用ハウジングにおいて、前記導電材料は
    、スクリーン印刷し得ると共に少なくとも銅およびガラ
    ス質結晶材料から形成され、且つ中性雰囲気中で銅の溶
    融温度より低い温度で焼成する混合物とし；前記絶縁材
    料は、前記導電材料に対し好適な温度で中性雰囲気中で
    焼成すべきスクリー印刷し得るガラス質−結晶混合物と
    すると共にその膨張係数を焼成温度まで基板の膨張係数
    に適合させ；多層回路の最後の層を保護絶縁ガラス質−
    結晶層とし；前記装着ピンは平坦な頭部を設けた軸部の
    形状とし、該軸部は基板の孔を貫通して基板の片側から
    充分に突出させてハウジングの好適な固着を行い、前記
    平坦な頭部は基板の他側に位置する導電リングに固着し
    ；前記装着ピンは前記孔の金属被覆および導電リングと
    両立し得、且つ溶融温度が前記回路の層の焼成温度にほ
    ぼ等しいかこれよりも低い金属合金によって固着し；前
    記基板上に位置する電子装置の端子を可撓性ワイヤによ
    り多層回路の製造中自由となっている導体の端部に接続
    し；電子装置をキャップにより保護するようにしたこと
    を特徴とする電子装置用ハウジング。 ２、基板を酸化アルミニウムとしたことを特徴とする特
    許請求の範囲第１項に記載の電子装置用ハウジング。 ３、装着ピンを鉄／ニッケル／コバルト合金とすると共
    にその表面に錫鍍金を施すようにしたことを特徴とする
    特許請求の範囲第１項又は第２項の何れかの項に記載の
    電子装置用ハウジング。 ４、電子装置を、多層回路と同一の基板面に形成された
    銅装着区域に、多層回路の導電性インクと同一か又はこ
    れと両立し得る導電性銅含有インクを用いるスクリーン
    印刷により固着するようにしたことを特徴とする特許請
    求の範囲第１項乃至第３項の何れかの項に記載の電子装
    置用ハウジング。 ５、装着ピンを、錫／鉛金属合金により固着するように
    したことを特徴とする特許請求の範囲第１項乃至第４項
    の何れかの項に記載の電子装置用ハウジング。 ６、装着ピンの固着に用いる金属合金をスクリーン印刷
    し得る混合物に含まれる錫／鉛／銀合金としたことを特
    徴とする特許請求の範囲第１項乃至第４項の何れかの項
    に記載の電子装置用ハウジング。 ７、電子装置の装着を、導電性銀接着剤を用いて行うよ
    うるしたことを特徴とする特許請求の範囲第５項又は第
    ６項に記載の電子装置用ハウジング。 ８、電子装置の保護キャップを単一体から構成すると共
    にこれをエポキシ接着剤を用いて固着するようにしたこ
    とを特徴とする特許請求の範囲第５項乃至第７項の何れ
    かの項に記載の電子装置用ハウジング。 ９、電子装置の保護キャップを２部分、即ちスペーサお
    よびカバーにより構成し、該スペーサは多層回路の保護
    層に、該保護層を構成するインクと同一のインクによっ
    て固着し、前記カバーは前記スペーサにエポキシ接着剤
    を用いて固着するようにしたことを特徴とする特許請求
    の範囲第５項乃至第７項の何れかの項に記載の電子装置
    用ハウジング。 １０、装着ピンを固着するために用いる金属合金を銀／
    銅／ニッケル合金としたことを特徴とする特許請求の範
    囲第１項乃至第４項の何れかの項に記載の電子装置用ハ
    ウジング。 １１、電子装置を、金−シリコン共晶体により固着する
    ようにしたことを特徴とする特許請求の範囲第１０項に
    記載の電子装置用ハウジング。 １２、電子装置の保護キャップを一体とすると共にこれ
    を金／錫合金を用いて固着するようにしたことを特徴と
    する特許請求の範囲第９項又は第１０項に記載の電子装
    置用ハウジング。 １３、電子装置の端子を多層回路の導体の端部に接続す
    る可撓性ワイヤを金とし、これらワイヤを超音波接着法
    により接着するようにしたことを特徴とする特許請求の
    範囲第４項乃至第１２項の何れかの項に記載の電子装置
    用ハウジング。 １４、装着ピンの先端部を、多層回路を支持する基板の
    側面から突出するようにしたことを特徴とする特許請求
    の範囲第１項乃至第１３項の何れかの項に記載の電子装
    置用ハウジング。 １５、特許請求の範囲第１項に記載の電子装置用ハウジ
    ングを製造するに当り、 ａ）セラミック基板を設け、 ｂ）該基板に、ハウジングの装着ピンを収 容するための孔をあけると共に電子装置を収納するため
    の区域を設け、 ｃ）前記孔を金属化すると共に基板の両側 の孔の周りに導電性リングを設け、これらの処理は、少
    なくとも銅およびガラス質−結晶材料より成り、中性雰
    囲気中で銅の溶融温度より低い温度で焼成される導電性
    インクを用いてスクリーン印刷により行い、これら処理
    に、所望量の導電性インクを前記孔の開口部に堆積する
    工程と、該孔のインクを例えばリフローインクにより拡
    散する工程と、かくして得た層を焼成する工程とを含め
    るようにし、ｄ）電子装置を収納する区域を残して電子 装置の端子の一部を装着ピンの一部分に相互接続する導
    体を形成するようなパターンに従って第１導電層を堆積
    し、この堆積処理は、銅を含有し、前記孔および導電性
    リングの金属化に用いられるインクと同一か又はこれと
    両立し得る導電性インクを用いてスクリーン印刷により
    行い、且つ前記第１導電層を焼成し、 ｅ）電子装置、導電性リングおよび電子装 置の端子とは反対側に位置する導電体の端部を収納する
    区域を残して２つの連続導電層を分離するパターンに従
    って絶縁層を堆積し、この堆積処理は、中性雰囲気中で
    導電性インクの温度と両立し得る温度で焼成され且つ膨
    張係数が絶縁層の焼成温度まで基板の膨張係数に極めて
    近い絶縁性ガラス質−結晶インクを用いてスクリーン印
    刷により行い、且つ前記絶縁層を焼成し、 ｆ）電子装置、導電性リングおよび電子装 置の端子とは反対側に位置する導電体の端部を収納する
    区域を残して電子装置の端子およびハウジングの装着ピ
    ンを相互接続するに要する導電体の回路網が得られるパ
    ターンに従って、導電層および絶縁層を交互に堆積し、
    この堆積処理は、順次に導電性および絶縁性であり、且
    つ前記層を形成するインクの種類と同一か又はこれと両
    立し得る種類のインクを用いてスクリーン印刷により行
    い、最後の層を保護絶縁層とし、且つ前記導電層および
    絶縁層を焼成し、 ｇ）装着ピンを固着するはんだに耐えるワ ニスを用いて、電子装置を収納する区域およびこの区域
    とは反対側に位置する導電体の端部によって形成された
    領域を一時的に保護し、ｈ）平坦な頭部を設けた軸部よ
    り成る金属 ピンを配設し、該軸部は前記孔の個所で基板を貫通して
    基板の片側から充分に突出させることによりハウジング
    を適当に固着し、前記平坦な頭部は基板の他側に設けた
    導電性リングにより支持し、次いで前記孔の金属被覆お
    よび導電性リングと両立し得、且つ溶融温度が多層回路
    の層の焼成温度より低いか又はこれにほぼ等しい金属合
    金を用いて前記装着ピンをはんだ付けし、 ｉ）前記保護ワニスを除去し、 ｊ）基板に設けた前記区域に電子装置を位 置させると共に固着し、 ｋ）電子装置の端子と、多層回路の導電体 の遊端との間に可撓性金属ワイヤを設け、 ｌ）電子装置の保護キャップを固着するよ うにしたことを特徴とする電子装置用ハウジングの製造
    方法。 １６、基板を酸化アルミニウムで造るようにしたことを
    特徴とする特許請求の範囲第１５項に記載の電子装着用
    ハウジングの製造方法。 １７、装着ピンを鉄／ニッケル／コバルト合金とし、そ
    の表面を錫鍍金するようにしたことを特徴とする特許請
    求の範囲第１５項又は第１６項に記載の電子装着用ハウ
    ジングの製造方法。 １８、電子装置が装着される銅含有装着区域は、多層回
    路の導電性インクと同一か又はこれと両立し得る導電性
    銅含有インクを用いてスクリーン印刷により、基板の多
    層回路および第１導電層と同一面に設けるようにしたこ
    とを特徴とする特許請求の範囲第１５項乃至第１７項の
    何れかの項に記載の電子装置用ハウジングの製造方法。 １９、装着ピンは、錫／鉛／ハンダおよび不活性フラッ
    クスを用い、２３０℃の温度で“ディップハンダ付け”
    又は“ウェーブはんだ付け”により固着するようにした
    ことを特徴とする特許請求の範囲第１５項乃至第１８項
    の何れかの項に記載の電子装置用ハウジングの製造方法
    。 ２０、装着ピンは、活性フラックスを具えるスクリーン
    印刷インクに含まれる錫／鉛／銀合金を用いて固着し、
    この固着処理は、前記孔の内側および装着ピン間の間隙
    を充満し且つ装着ピンおよび導電性リング間にはんだ隅
    肉を形成するに充分な量のインクを基板の導電性リング
    の両側に堆積する工程と、前記合金を中性雰囲気中で３
    ２０℃の温度で再溶融する工程とを具えることを特徴と
    する特許請求の範囲第１５項乃至第１８項の何れかの項
    に記載の電子装置用ハウジングの製造方法。 ２１、電子装置は、導電性銀接着剤を用い、次いで中性
    雰囲気中で加熱することにより装着区域に固着すること
    を特徴とする特許請求の範囲第１９項又は第２０項に記
    載の電子装着用ハウジングの製造方法。 ２２、電子装置の一体形成キャップは、重合化されたエ
    ポキシ接着剤により中性雰囲気中で１５０℃の温度で固
    着するようにしたことを特徴とする特許請求の範囲第１
    ８項乃至第２１項の何れかの項に記載の電子装置用ハウ
    ジングの製造方法。 ２３、電子装置の保護キャップを２部分即ちスペーサお
    よびカバーにより構成し、該スペーサは前記保護層の形
    成に用いられるインクと同一のインクにより、前記金属
    領域をワニスにより保護する前に多層回路の保護層に固
    着し、前記カバーは重合化されたエポキシ接着剤を用い
    、ハウジングの製造時の最終処理において中性雰囲気中
    で１５０℃の温度でスペーサに固着するようにしたこと
    を特徴とする特許請求の範囲第１８項乃至第２１項の何
    れかの項に記載の電子装置用ハウジングの製造方法。 ２４、装着ピンは銀／銅／ニッケル合金を用いて固着し
    、該合金より成るラウンドプレフォームを、装着ピンの
    頭部と基板の該頭部を支持する側面との間に挿入し、は
    んだ付け処理を、７８０℃乃至７９５℃の間の温度で行
    うようにしたことを特徴とする特許請求の範囲第１５項
    乃至第１８項の何れかの項に記載の電子装置用ハウジン
    グの製造方法。 ２５、電子装置は、金／シリコン共晶を用いて４２０℃
    乃至４５０℃の温度で固着するようにしたことを特徴と
    する特許請求の範囲第２４項に記載の電子装置用ハウジ
    ングの製造方法。 ２６、電子装置の保護キャップは一体に形成すると共に
    金／錫合金を用いて３５０℃の温度で多層回路の保護層
    に固着するようにしたことを特徴とする特許請求の範囲
    第２４項又は第２５項に記載の電子装置用ハウジングの
    製造方法。 ２７、電子装置の端子を導電体の端部に接続する可撓性
    ワイヤを金により造り、これらワイヤを超音波接着法に
    より加熱するか又は加熱することなく固着するようにし
    たことを特徴とする特許請求の範囲第１５項乃至第２６
    項の何れかの項に記載の電子装置用ハウジングの製造方
    法。 ２８、装着ピンをハウジングの孔内に導入し且つ固着し
    てその先端部が多層回路を支持する基板の側から突出す
    るようにしたことを特徴とする特許請求の範囲第１５項
    乃至第２７項の何れかの項に記載の電子装置用ハウジン
    グの製造方法。 ２９、多層回路の絶縁保護層の焼成温度を５５０℃とし
    、他の絶縁および導電層の焼成温度を８５０℃としたこ
    とを特徴とする特許請求の範囲第１５項乃至第２８項の
    何れかの項に記載の電子装置用ハウジングの製造方法。 ３０、処理の種々の工程を実施する際に用いる中性雰囲
    気を窒素雰囲気としたことを特徴とする特許請求の範囲
    第１５項乃至第２９項の何れかの項に記載の電子装置用
    ハウジングの製造方法。 ３１、導電体をほぼ１５μｍの導電層により形成すると
    共に導電層間の絶縁を全体の厚さがほぼ４０μｍの２つ
    の絶縁層を重畳して形成するようにしたことを特徴とす
    る特許請求の範囲第１５項乃至第３０項の何れかの項に
    記載の電子装置用ハウジングの製造方法。
JP60287656A 1984-12-21 1985-12-21 電子装置用ハウジング Expired - Fee Related JP2505739B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8419660 1984-12-21
FR8419660A FR2575331B1 (fr) 1984-12-21 1984-12-21 Boitier pour composant electronique

Publications (2)

Publication Number Publication Date
JPS61154152A true JPS61154152A (ja) 1986-07-12
JP2505739B2 JP2505739B2 (ja) 1996-06-12

Family

ID=9310895

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60287656A Expired - Fee Related JP2505739B2 (ja) 1984-12-21 1985-12-21 電子装置用ハウジング

Country Status (9)

Country Link
US (1) US4871583A (ja)
EP (1) EP0188838B1 (ja)
JP (1) JP2505739B2 (ja)
CN (1) CN1005439B (ja)
CA (1) CA1240071A (ja)
DE (1) DE3564515D1 (ja)
FR (1) FR2575331B1 (ja)
IE (1) IE57063B1 (ja)
SG (1) SG52190G (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02106874U (ja) * 1989-02-10 1990-08-24
JP2008509569A (ja) * 2004-08-12 2008-03-27 エプコス アクチエンゲゼルシャフト 支持体基板を備えた構成素子装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2603739B1 (fr) * 1986-09-05 1988-12-09 Cimsa Sintra Boitier de composant electronique muni de broches de connexion comportant un micro-boitier amovible
EP0285277A1 (en) * 1987-03-31 1988-10-05 Amp Incorporated Chip carrier with energy storage means
JP3034180B2 (ja) * 1994-04-28 2000-04-17 富士通株式会社 半導体装置及びその製造方法及び基板
US5782891A (en) * 1994-06-16 1998-07-21 Medtronic, Inc. Implantable ceramic enclosure for pacing, neurological, and other medical applications in the human body
DE19809138A1 (de) * 1998-03-04 1999-09-30 Philips Patentverwaltung Leiterplatte mit SMD-Bauelementen
US6278065B1 (en) * 1999-04-01 2001-08-21 Harris Ireland Development Company, Ltd. Apparatus and method for minimizing currents in electrical devices
US6420963B1 (en) 2001-02-16 2002-07-16 Scientific-Atlanta, Inc. Plastic housing including a conductive liner for use with an electronic device
GB2380068B (en) * 2001-09-15 2005-08-03 Jaybee Graphics Low Conductive Ink Composition
US7462783B2 (en) * 2004-08-02 2008-12-09 Texas Instruments Incorporated Semiconductor package having a grid array of pin-attached balls
JP5014642B2 (ja) * 2006-02-16 2012-08-29 株式会社トクヤマ リード内蔵メタライズドセラミックス基板およびパッケージ
DE102013224765A1 (de) * 2013-12-03 2015-06-03 Robert Bosch Gmbh Verfahren zur Via-Stift-Verfüllung
CN103904172A (zh) * 2014-03-19 2014-07-02 浙江竞达齐泰科技有限公司 一种陶瓷体上常温超声波焊接led芯片的方法
WO2018117111A1 (ja) 2016-12-21 2018-06-28 大日本印刷株式会社 貫通電極基板、半導体装置及び貫通電極基板の製造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5030479A (ja) * 1973-07-20 1975-03-26
JPS50148862A (ja) * 1974-05-20 1975-11-28
JPS51119973A (en) * 1975-03-25 1976-10-20 Philips Nv Screen printing paste and thick film electrically conductive array
JPS5375211A (en) * 1976-12-17 1978-07-04 Asahi Glass Co Ltd Coating compositions excellent in abrasion resistance
JPS5382825A (en) * 1976-12-27 1978-07-21 Philips Nv Dielectric compositions
JPS561565A (en) * 1979-06-15 1981-01-09 Nec Corp Manufacture of hybrid integrated circuit
JPS57197896A (en) * 1981-05-29 1982-12-04 Nippon Electric Co Method of soldering printed board
JPS5873184A (ja) * 1981-10-26 1983-05-02 シャープ株式会社 基板マスク加工法
JPS58159355A (ja) * 1982-03-17 1983-09-21 Nec Corp 半導体装置の製造方法
JPS5977231U (ja) * 1982-11-16 1984-05-25 京セラ株式会社 半導体装置

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3007997A (en) * 1958-07-01 1961-11-07 Gen Electric Printed circuit board
US3331912A (en) * 1965-09-17 1967-07-18 Component with standoff and method of making same
US3509624A (en) * 1967-09-11 1970-05-05 Sanders Associates Inc Method of making multilayer printed circuits
US3548494A (en) * 1968-01-31 1970-12-22 Western Electric Co Method of forming plated metallic patterns on a substrate
US3549784A (en) * 1968-02-01 1970-12-22 American Lava Corp Ceramic-metallic composite substrate
US3660726A (en) * 1970-10-12 1972-05-02 Elfab Corp Multi-layer printed circuit board and method of manufacture
US3802892A (en) * 1971-02-23 1974-04-09 Owens Illinois Inc Glasses suitable for production of copper-coated glass-ceramics
US3871018A (en) * 1971-03-26 1975-03-11 Ferranti Ltd Construction of packages for semiconductor devices
US3740920A (en) * 1971-05-26 1973-06-26 Us Air Force Method for packaging hybrid circuits
US3735211A (en) * 1971-06-21 1973-05-22 Fairchild Camera Instr Co Semiconductor package containing a dual epoxy and metal seal between a cover and a substrate, and method for forming said seal
US3825805A (en) * 1971-06-25 1974-07-23 Rca Corp Transistor carrier for microwave stripline circuit
US3808680A (en) * 1972-06-30 1974-05-07 Ibm Continuous processing for substrate manufacture
US3911570A (en) * 1973-08-21 1975-10-14 Electro Oxide Corp Electrical connector and method of making
US3936866A (en) * 1974-06-14 1976-02-03 Northrop Corporation Heat conductive mounting and connection of semiconductor chips in micro-circuitry on a substrate
US3999004A (en) * 1974-09-27 1976-12-21 International Business Machines Corporation Multilayer ceramic substrate structure
US4025716A (en) * 1975-01-30 1977-05-24 Burroughs Corporation Dual in-line package with window frame
GB1558764A (en) * 1976-11-15 1980-01-09 Ferranti Ltd Formation of contacts for semiconductor devices
US4082394A (en) * 1977-01-03 1978-04-04 International Business Machines Corporation Metallized ceramic and printed circuit module
US4172919A (en) * 1977-04-22 1979-10-30 E. I. Du Pont De Nemours And Company Copper conductor compositions containing copper oxide and Bi2 O3
FR2404990A1 (fr) * 1977-10-03 1979-04-27 Cii Honeywell Bull Substrat d'interconnexion de composants electroniques a circuits integres, muni d'un dispositif de reparation
US4293451A (en) * 1978-06-08 1981-10-06 Bernd Ross Screenable contact structure and method for semiconductor devices
US4234367A (en) * 1979-03-23 1980-11-18 International Business Machines Corporation Method of making multilayered glass-ceramic structures having an internal distribution of copper-based conductors
FR2451899A1 (fr) * 1979-03-23 1980-10-17 Labo Electronique Physique Composition dielectrique, encre serigraphiable comportant une telle composition, et produits obtenus
JPS6016749B2 (ja) * 1979-07-26 1985-04-27 富士通株式会社 集積回路用パツケ−ジ
US4338621A (en) * 1980-02-04 1982-07-06 Burroughs Corporation Hermetic integrated circuit package for high density high power applications
US4318954A (en) * 1981-02-09 1982-03-09 Boeing Aerospace Company Printed wiring board substrates for ceramic chip carriers
JPS582054A (ja) * 1981-06-26 1983-01-07 Fujitsu Ltd 半導体装置
JPS5817651A (ja) * 1981-07-24 1983-02-01 Hitachi Ltd 多層回路板とその製造方法
US4446477A (en) * 1981-08-21 1984-05-01 Sperry Corporation Multichip thin film module
US4435740A (en) * 1981-10-30 1984-03-06 International Business Machines Corporation Electric circuit packaging member
JPS594060A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd 半導体装置
US4608592A (en) * 1982-07-09 1986-08-26 Nec Corporation Semiconductor device provided with a package for a semiconductor element having a plurality of electrodes to be applied with substantially same voltage
US4515304A (en) * 1982-09-27 1985-05-07 Northern Telecom Limited Mounting of electronic components on printed circuit boards
JPS5987893A (ja) * 1982-11-12 1984-05-21 株式会社日立製作所 配線基板とその製造方法およびそれを用いた半導体装置
JPS59195837A (ja) * 1983-04-21 1984-11-07 Sharp Corp Ｌｓｉチツプボンデイング方法
US4513355A (en) * 1983-06-15 1985-04-23 Motorola, Inc. Metallization and bonding means and method for VLSI packages
US4535012A (en) * 1983-09-30 1985-08-13 Electro Materials Corp. Of America Fast curing solderable conductor
US4541035A (en) * 1984-07-30 1985-09-10 General Electric Company Low loss, multilevel silicon circuit board
US4588456A (en) * 1984-10-04 1986-05-13 Amp Incorporated Method of making adhesive electrical interconnecting means

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5030479A (ja) * 1973-07-20 1975-03-26
JPS50148862A (ja) * 1974-05-20 1975-11-28
JPS51119973A (en) * 1975-03-25 1976-10-20 Philips Nv Screen printing paste and thick film electrically conductive array
JPS5375211A (en) * 1976-12-17 1978-07-04 Asahi Glass Co Ltd Coating compositions excellent in abrasion resistance
JPS5382825A (en) * 1976-12-27 1978-07-21 Philips Nv Dielectric compositions
JPS561565A (en) * 1979-06-15 1981-01-09 Nec Corp Manufacture of hybrid integrated circuit
JPS57197896A (en) * 1981-05-29 1982-12-04 Nippon Electric Co Method of soldering printed board
JPS5873184A (ja) * 1981-10-26 1983-05-02 シャープ株式会社 基板マスク加工法
JPS58159355A (ja) * 1982-03-17 1983-09-21 Nec Corp 半導体装置の製造方法
JPS5977231U (ja) * 1982-11-16 1984-05-25 京セラ株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02106874U (ja) * 1989-02-10 1990-08-24
JP2008509569A (ja) * 2004-08-12 2008-03-27 エプコス アクチエンゲゼルシャフト 支持体基板を備えた構成素子装置

Also Published As

Publication number Publication date
JP2505739B2 (ja) 1996-06-12
DE3564515D1 (en) 1988-09-22
US4871583A (en) 1989-10-03
CA1240071A (en) 1988-08-02
CN85109678A (zh) 1986-08-13
EP0188838A1 (fr) 1986-07-30
IE57063B1 (en) 1992-04-08
FR2575331B1 (fr) 1987-06-05
FR2575331A1 (fr) 1986-06-27
IE853216L (en) 1986-06-21
EP0188838B1 (fr) 1988-08-17
CN1005439B (zh) 1989-10-11
SG52190G (en) 1990-08-31

Similar Documents

Publication Publication Date Title
US3729820A (en) Method for manufacturing a package of a semiconductor element
JPS61154152A (ja) 電子装置用ハウジング
US3673309A (en) Integrated semiconductor circuit package and method
US4861944A (en) Low cost, hermetic pin grid array package
JPH11219849A (ja) 積層セラミックコンデンサ
JPS6342879B2 (ja)
US7417318B2 (en) Thick film circuit board, method of producing the same and integrated circuit device
JPH01168045A (ja) 気密封止回路装置
JP3495773B2 (ja) 回路基板
JPH05206620A (ja) 金属ベース回路基板
JP4034912B2 (ja) 半導体素子収納用パッケージの製造方法
JP2676107B2 (ja) 電子部品搭載用基板
JP4570190B2 (ja) 配線基板
JP3441194B2 (ja) 半導体装置及びその製造方法
JP4364033B2 (ja) リードピン付き配線基板
JP3502759B2 (ja) 半導体素子の実装構造、並びに配線基板の実装構造
JP3040038U (ja) プリント配線板
JPH075642Y2 (ja) 固定部材付集積回路パッケージ
JPH03297159A (ja) 半導体装置
JPH09223872A (ja) 導体ビアを持つセラミック基板の製造方法
JPH02105444A (ja) Ｐｇａ用基板のリードピン固定方法
JP2003007912A (ja) 配線基板
JPS6348434B2 (ja)
JPS60153191A (ja) 電子装置
JPH0353793B2 (ja)

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees