JPS58221462A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPS58221462A JPS58221462A JP57103007A JP10300782A JPS58221462A JP S58221462 A JPS58221462 A JP S58221462A JP 57103007 A JP57103007 A JP 57103007A JP 10300782 A JP10300782 A JP 10300782A JP S58221462 A JPS58221462 A JP S58221462A
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- processors
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- General Physics & Mathematics (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はマルチプロセッサシステム、特に該システム
における各プロセッサのコマンド制御方式に関する。
における各プロセッサのコマンド制御方式に関する。
一般に、この種のシステムは共通バスに複数のプロセッ
サか接続されるとともに、該プロセッサのスタート、ス
トップ等の操作制御は共通の操作制御装置（サブプロセ
ッサまたはサービスプロセッサとも呼ばれる。）からの
個別のラインを介して行なわれる。したがって、プロセ
ッサ数の増加に伴い各プロセッサにスタート、ストップ
等の制御指令（：Ｉマント）を供給するためのライン数
が増加し、結局共通パスに接続可能なプロセッサの数が
該ラインの数によって制限されることになる。
サか接続されるとともに、該プロセッサのスタート、ス
トップ等の操作制御は共通の操作制御装置（サブプロセ
ッサまたはサービスプロセッサとも呼ばれる。）からの
個別のラインを介して行なわれる。したがって、プロセ
ッサ数の増加に伴い各プロセッサにスタート、ストップ
等の制御指令（：Ｉマント）を供給するためのライン数
が増加し、結局共通パスに接続可能なプロセッサの数が
該ラインの数によって制限されることになる。
したがって、コマンド用の専用の２インは出来るだけ少
なくして多数のプロセッサにコマンドヲ供給し得るよう
にすることが望まれている。
なくして多数のプロセッサにコマンドヲ供給し得るよう
にすることが望まれている。
第１図はマルチプロセッサシステムの、第２図は操作制
御装置の従来例をそれぞれ′示すプロック図である。第
１図において、１はシステムに共通に設けられる操作制
御装置、２１〜２ｎはプロセッサ、３は主として試験を
行なうデバッグプロセッサ、 ４ｉ１：オペレータコン
ソール、ｔａｉマント用ラインである・ すなわち、操作制御装置１、プロセッサ２１〜２ｎおよ
びデバッグプロセッサ３は互いに共通バス（ＢＵＳ）を
介して並列接続され、操作制御装置１からのコマンドは
専用のラインｔを介して各プロセッサ２１〜２ｎに与え
られる・このコマンドラインｔは１つのプロセッサの１
つのコマンドに対して１本必要であるが、例えばスター
）（ＳＴＡＲＴ）。
御装置の従来例をそれぞれ′示すプロック図である。第
１図において、１はシステムに共通に設けられる操作制
御装置、２１〜２ｎはプロセッサ、３は主として試験を
行なうデバッグプロセッサ、 ４ｉ１：オペレータコン
ソール、ｔａｉマント用ラインである・ すなわち、操作制御装置１、プロセッサ２１〜２ｎおよ
びデバッグプロセッサ３は互いに共通バス（ＢＵＳ）を
介して並列接続され、操作制御装置１からのコマンドは
専用のラインｔを介して各プロセッサ２１〜２ｎに与え
られる・このコマンドラインｔは１つのプロセッサの１
つのコマンドに対して１本必要であるが、例えばスター
）（ＳＴＡＲＴ）。
ストップ（ＳＴＯＰ）等の排他的な関係にあるコマンド
指令は１本のラインで共用し、例えば０”でストップ、
１＃でスタートを表わすことかできる。ナオ、コマン）
’Ｉ 令はオペレータコンソール４からデパックプロセ
ッサ３および操作制御装置１を介して発することも可能
である。
指令は１本のラインで共用し、例えば０”でストップ、
１＃でスタートを表わすことかできる。ナオ、コマン）
’Ｉ 令はオペレータコンソール４からデパックプロセ
ッサ３および操作制御装置１を介して発することも可能
である。
ここで、操作制御装置につ〜・て第２図を参照して説明
する。なお、コマンド指令としてはスタート、ストップ
指令を対象として考える。したがって、第１図のコマン
ドラインｔＦ！、５ＴＯＰ／５ＴＡＲＴラインというこ
とができる。第２図において、５１〜５ｎはそれぞれプ
ロセッサ２１〜２ｎ Ｋ対応する指令発生部、８ Ｗｓ
ｔはスタート指令用スイッチ、５ＷＢｐはストップ指
令用スイッチ、ＦＦＩは例えばプロセッサ２１に対応す
るスタート／ストップ指令制御用クリップフロップ、Ｏ
Ｒ１，はスタート指令用オアゲート、０Ｒ１２はストッ
プ指令用オアゲート、ＡＮｌはデータ書込み制御用ゲー
ト、ＢＦＩは指令出力バッファゲートである。なお、指
令発生部５２〜５ｎの構成は５１と同様である。
する。なお、コマンド指令としてはスタート、ストップ
指令を対象として考える。したがって、第１図のコマン
ドラインｔＦ！、５ＴＯＰ／５ＴＡＲＴラインというこ
とができる。第２図において、５１〜５ｎはそれぞれプ
ロセッサ２１〜２ｎ Ｋ対応する指令発生部、８ Ｗｓ
ｔはスタート指令用スイッチ、５ＷＢｐはストップ指
令用スイッチ、ＦＦＩは例えばプロセッサ２１に対応す
るスタート／ストップ指令制御用クリップフロップ、Ｏ
Ｒ１，はスタート指令用オアゲート、０Ｒ１２はストッ
プ指令用オアゲート、ＡＮｌはデータ書込み制御用ゲー
ト、ＢＦＩは指令出力バッファゲートである。なお、指
令発生部５２〜５ｎの構成は５１と同様である。
操作制御装置１内のハードスイッチ５ｗ５ｔ、 ５Ｗ８
ｐによるスタート、ストップ指令は、ｎ台の全プロセッ
サに同時に供給される。例えば、スイッチ８Ｗ、ｔによ
るスタート要求は、指令発生部５１〜５ｎのすべてのス
タート指令用オアゲー）ＯＲ１１〜０Ｒｎｌに同時に入
力され、７リツプ７０ツブＦＦＩ〜ＦＦｎはすべてスタ
ートモードとなυ、指令出力バッファゲートＢＦＩ〜Ｂ
Ｆｎを介して５ＴＯＰ／５ＴＡＲＴハード線（ｔ）はｎ
本とも“１＃となってｎ台の全プロセッサに同時にスタ
ート指令が供給される。一方、スイッチＳ′ｗｓｐによ
るストップ要求は、スタート要求の場合と同様に１個の
オアゲ−）ＯＲ１２〜０Ｒｎ２に同時に入力され、フリ
ップフロップＦＦＩ−ＦＦｎはすべてストップモードと
なｈ、”台の全プロセッサに同時にストップ指令が供給
される。
ｐによるスタート、ストップ指令は、ｎ台の全プロセッ
サに同時に供給される。例えば、スイッチ８Ｗ、ｔによ
るスタート要求は、指令発生部５１〜５ｎのすべてのス
タート指令用オアゲー）ＯＲ１１〜０Ｒｎｌに同時に入
力され、７リツプ７０ツブＦＦＩ〜ＦＦｎはすべてスタ
ートモードとなυ、指令出力バッファゲートＢＦＩ〜Ｂ
Ｆｎを介して５ＴＯＰ／５ＴＡＲＴハード線（ｔ）はｎ
本とも“１＃となってｎ台の全プロセッサに同時にスタ
ート指令が供給される。一方、スイッチＳ′ｗｓｐによ
るストップ要求は、スタート要求の場合と同様に１個の
オアゲ−）ＯＲ１２〜０Ｒｎ２に同時に入力され、フリ
ップフロップＦＦＩ−ＦＦｎはすべてストップモードと
なｈ、”台の全プロセッサに同時にストップ指令が供給
される。
これニ対して、デバッグプロセッサ３を介するオペレー
タコンソール４からのスマンド指令は、共通バスＢｔＪ
８を通して操作制御架Ｍ１の７リツプフロツプＦＦＩ〜
ＦＦｎの全てまたは個別に所定のデータを書き込むこと
によりプロセッサ全てに、または個別にコマンドを供給
することができる。
タコンソール４からのスマンド指令は、共通バスＢｔＪ
８を通して操作制御架Ｍ１の７リツプフロツプＦＦＩ〜
ＦＦｎの全てまたは個別に所定のデータを書き込むこと
によりプロセッサ全てに、または個別にコマンドを供給
することができる。
この場合、各７リツプフロツプへの書込みアドレスは互
いに異なっていて、データ書込み制御ゲー）ＡＮＩ〜Ａ
Ｎｎの制御によシ個々にアクセス可能である。なお、書
込みデータの構成は、スタート指令用ビット、ストップ
指令用ビットとして所定位置のビットを対応させておき
、該対応するビットをアクティブにして指令データとす
る。したがって、スタート指令用ビットはオアゲートＣ
１１ｌ〜０几ｎ１の入力に対応し、ストップ指令用ビッ
トはオアゲー）ｏｕｉ２〜０Ｒｎ２０入力に対応する。
いに異なっていて、データ書込み制御ゲー）ＡＮＩ〜Ａ
Ｎｎの制御によシ個々にアクセス可能である。なお、書
込みデータの構成は、スタート指令用ビット、ストップ
指令用ビットとして所定位置のビットを対応させておき
、該対応するビットをアクティブにして指令データとす
る。したがって、スタート指令用ビットはオアゲートＣ
１１ｌ〜０几ｎ１の入力に対応し、ストップ指令用ビッ
トはオアゲー）ｏｕｉ２〜０Ｒｎ２０入力に対応する。
なお、この場合の指令発生部５１〜５ｎにおけるスター
ト指令およびストップ指令に対する動作は、上記スイッ
チ５Ｗｓｔ ＋ ８ＷＢｐからのコマンド指令の場合と
同様である。
ト指令およびストップ指令に対する動作は、上記スイッ
チ５Ｗｓｔ ＋ ８ＷＢｐからのコマンド指令の場合と
同様である。
つまシ、従来方式によれば、共通バスにつながるプロセ
ッサの数に比例して操作制御装置からの指令用のハード
線＜１）が増加し、プロセッサ数が限定されてしまうこ
と、またシステム・コマンド発生機能がすべて操作制御
装置に集中するため、プロセッサの数に比例して操作制
御装置のノ・−ドウエア容量が増大するとい５＃点を有
している。
ッサの数に比例して操作制御装置からの指令用のハード
線＜１）が増加し、プロセッサ数が限定されてしまうこ
と、またシステム・コマンド発生機能がすべて操作制御
装置に集中するため、プロセッサの数に比例して操作制
御装置のノ・−ドウエア容量が増大するとい５＃点を有
している。
この発明は上記に鑑みてなされたもので、共通バスにつ
ながる複数のプロセッサに供給するコマンド指令用のハ
ード線を少なくすることによυ、設置し５るプロセッサ
数の制限をなくすとともに、コマンド指令発生機能を各
プロセッサに分散することにより、操作制御装置の負担
を軽減することを目的とする。
ながる複数のプロセッサに供給するコマンド指令用のハ
ード線を少なくすることによυ、設置し５るプロセッサ
数の制限をなくすとともに、コマンド指令発生機能を各
プロセッサに分散することにより、操作制御装置の負担
を軽減することを目的とする。
その特徴は、複数のプロセッサに所定のコマンドを供給
する操作制御装置には、該装置自身またはデバッグプロ
セッサからアクセスされて全プロセッサに対して同時に
コマンドを発する共通のコマンド発生部を設ける一方、
各プロセッサには操作制御装置からのコマンドまたは共
通バスを介してデバッグプロセッサから与えられるコマ
ンドを受信するコマンド受信部を設け、操作制御装置ま
たはデバッグプロセッサから各プロセッサ個別に、また
は全プロセッサ共通にコマンドを供給しうるようにして
操作制御装置の機能を各プロセッサに分散させるととも
にコマンドを送出するための専用ライン数を減少させた
点にある。
する操作制御装置には、該装置自身またはデバッグプロ
セッサからアクセスされて全プロセッサに対して同時に
コマンドを発する共通のコマンド発生部を設ける一方、
各プロセッサには操作制御装置からのコマンドまたは共
通バスを介してデバッグプロセッサから与えられるコマ
ンドを受信するコマンド受信部を設け、操作制御装置ま
たはデバッグプロセッサから各プロセッサ個別に、また
は全プロセッサ共通にコマンドを供給しうるようにして
操作制御装置の機能を各プロセッサに分散させるととも
にコマンドを送出するための専用ライン数を減少させた
点にある。
以下、この発明の実施例を図面を参照して説明する。
第３図ないし第５図はいずれもこの発明の実施例を示す
構成図で、特に第３図はマルチプロセッサの全体構成を
、第４図は操作制御装置の構成を、また第５図はプロセ
ッサのコマンド受信部の構成をそれぞれ示すものであシ
、第６図はデバッグプロセッサからの操作手順を示すフ
ローチャートである。
構成図で、特に第３図はマルチプロセッサの全体構成を
、第４図は操作制御装置の構成を、また第５図はプロセ
ッサのコマンド受信部の構成をそれぞれ示すものであシ
、第６図はデバッグプロセッサからの操作手順を示すフ
ローチャートである。
この発明は、第３図に示されるようにコマンドラインｔ
が第１図に比べて大幅に減少したこと、第４図の如く操
作制御装置の構成が簡略化されたこと、また第５図に示
される如く各プロセッサにスレーブコマンドレジスタＳ
ＣＭＲが設けられたこと等が特徴である。なお、第３〜
５図において、第１図および第２図に示されるものと同
様列ものについては同記号または同番号を付して示して
いる。したがって、異なる点は次の通υである。すなわ
ち、第４図において、ＡＮｌｌはストップ指令優先ゲー
ト、ＭＣＭＲは全プロセッサ用スタート／ストッフ指令
制御用フリップフロップ（マスターコマンドレジスタ）
である。第５図において、ＳＣＭＲは各プロセッサ用ス
タート／ストップ指令制御用フリップ７０ツブ（スレー
ブコマンドレジスタ）、ＯＴＩＰｌはストップ指令用オ
アゲート、０ＲＰ２はスタート指令用オアゲート、ＡＮ
Ｐｌはストップ指令優先ゲート、ＡＮＰ２はデータ書込
み制御用ゲートである。なお、システムリセットにょシ
、マスターコマンドレジスタＭＣＭ几はストップに、ま
たスレーブコマンドレジスタ８ＣＭＲはスタートドなる
ように構成されている。
が第１図に比べて大幅に減少したこと、第４図の如く操
作制御装置の構成が簡略化されたこと、また第５図に示
される如く各プロセッサにスレーブコマンドレジスタＳ
ＣＭＲが設けられたこと等が特徴である。なお、第３〜
５図において、第１図および第２図に示されるものと同
様列ものについては同記号または同番号を付して示して
いる。したがって、異なる点は次の通υである。すなわ
ち、第４図において、ＡＮｌｌはストップ指令優先ゲー
ト、ＭＣＭＲは全プロセッサ用スタート／ストッフ指令
制御用フリップフロップ（マスターコマンドレジスタ）
である。第５図において、ＳＣＭＲは各プロセッサ用ス
タート／ストップ指令制御用フリップ７０ツブ（スレー
ブコマンドレジスタ）、ＯＴＩＰｌはストップ指令用オ
アゲート、０ＲＰ２はスタート指令用オアゲート、ＡＮ
Ｐｌはストップ指令優先ゲート、ＡＮＰ２はデータ書込
み制御用ゲートである。なお、システムリセットにょシ
、マスターコマンドレジスタＭＣＭ几はストップに、ま
たスレーブコマンドレジスタ８ＣＭＲはスタートドなる
ように構成されている。
ここで、操作制御装置の内部から、っまシスイッチ８Ｗ
、ｔ、ｓｗ、、、を介して指令を与える場合について説
明する。
、ｔ、ｓｗ、、、を介して指令を与える場合について説
明する。
ａ）スタートコマンド指令
すなわち、スイッチ５Ｗｓｔの押下によるスター）要）
ｆ［ｉマスターコマンドレジスタＭＣ’ＭＲ（第２図の
フリップ７０ツブＦＦ１に相当する。）がスタートモー
ドになる点は第２図と同様である。
ｆ［ｉマスターコマンドレジスタＭＣ’ＭＲ（第２図の
フリップ７０ツブＦＦ１に相当する。）がスタートモー
ドになる点は第２図と同様である。
この場合、第４図からも明らかなよ５にコマンド指令線
ｔ′は全プロセッサに共通に接続されているので、スタ
ートモード時にはバッフアゲ−）ＢＦＩを介して“１”
Ｋセットされた信号が全プロセッサにスタート指令とし
て与えられる。９５図に示される各プロセッサの指令受
信部では、該スタート指令をオアゲー）ＯＴＩ、Ｐ２に
よシ受信し、ストップ指令かないという条件（ストップ
指令優先ゲー）ＡＮＰｌの制御による。）のもとに該ス
タート指令をプロセッサ内部に取り込む。
ｔ′は全プロセッサに共通に接続されているので、スタ
ートモード時にはバッフアゲ−）ＢＦＩを介して“１”
Ｋセットされた信号が全プロセッサにスタート指令とし
て与えられる。９５図に示される各プロセッサの指令受
信部では、該スタート指令をオアゲー）ＯＴＩ、Ｐ２に
よシ受信し、ストップ指令かないという条件（ストップ
指令優先ゲー）ＡＮＰｌの制御による。）のもとに該ス
タート指令をプロセッサ内部に取り込む。
ｂ）ストップコマンド指令
スイッチ８Ｗ６の操作によるストップ要求は、オアゲー
）ＯＲ１２を介してマスターコマンドレジスタＭＣＭＲ
に入力され、その結果ＭＣＭＲはストップモードにセッ
トされる。なお、オアゲート０Ｒ１２にはシステムリセ
ット信号も入力される。上記ａ）のスタートコマンド指
令の場合と同様にコマンドラインｔがここでは“Ｏｍに
セットされるので、全プロセッサ共通にストップ指令が
与えられる。
）ＯＲ１２を介してマスターコマンドレジスタＭＣＭＲ
に入力され、その結果ＭＣＭＲはストップモードにセッ
トされる。なお、オアゲート０Ｒ１２にはシステムリセ
ット信号も入力される。上記ａ）のスタートコマンド指
令の場合と同様にコマンドラインｔがここでは“Ｏｍに
セットされるので、全プロセッサ共通にストップ指令が
与えられる。
第５図のコマンド受信部は該ストップ指令をオアゲー）
ＯＲＰＩを介してプロセッサ内部に取シ込むとともＫ、
ストップ指令優先ゲートＡＮＰＩを閉じてプロセッサ内
部へのスタート指令の取り込みをロックする。
ＯＲＰＩを介してプロセッサ内部に取シ込むとともＫ、
ストップ指令優先ゲートＡＮＰＩを閉じてプロセッサ内
部へのスタート指令の取り込みをロックする。
次に、デバッグプロセッサから指令を与える場合につい
て、第６図をも参照して説明する。
て、第６図をも参照して説明する。
ａ）全プロセッサに対する指令
この場合は、第４図に示される操作制御装置のマスター
コマンドレジスタＭＣＭ几に書込み制御用ゲー）ＡＮＩ
を介して所定のデータを書き込むことによシ行なわれる
。この場合、ゲー）ＡＮＩは、レジスタＭＣＭＲに予め
割シ当てられている所定のアドレスが与えられたときの
み開かれる如く構成されている。また、データの形式と
してはその所定位置のビットをスタート用ビットまたは
ストップ用ビットとして予め割ｂａてへおき、対応する
ビットをアクティブにすることによシコマンド指定デー
タとするものである。このようにして、マスターコマン
ドレジスタＭＣ？ＶＩＲは第６図（Ａ）または（Ｂ）の
如くスタートモードまたはストップモードとなるが、以
後の動作はスイッチによるスタートまたはストップコマ
ンドの場合と同様である。
コマンドレジスタＭＣＭ几に書込み制御用ゲー）ＡＮＩ
を介して所定のデータを書き込むことによシ行なわれる
。この場合、ゲー）ＡＮＩは、レジスタＭＣＭＲに予め
割シ当てられている所定のアドレスが与えられたときの
み開かれる如く構成されている。また、データの形式と
してはその所定位置のビットをスタート用ビットまたは
ストップ用ビットとして予め割ｂａてへおき、対応する
ビットをアクティブにすることによシコマンド指定デー
タとするものである。このようにして、マスターコマン
ドレジスタＭＣ？ＶＩＲは第６図（Ａ）または（Ｂ）の
如くスタートモードまたはストップモードとなるが、以
後の動作はスイッチによるスタートまたはストップコマ
ンドの場合と同様である。
ガお、ストップ指令用デ」夕は、ストップ指令優先ゲー
）ＡＮｌｌを介してレジスタＭＣＭＲに入力されるため
、たとえスタートビットが立っていたとしても無視され
てストップモードとなる、つまシストツブ指令が優先さ
れる。
）ＡＮｌｌを介してレジスタＭＣＭＲに入力されるため
、たとえスタートビットが立っていたとしても無視され
てストップモードとなる、つまシストツブ指令が優先さ
れる。
ｂ） 個々のプロセッサに対する指令この場合は、第
６図（Ｃ）ｌ （Ｄ）または（Ｅ）の如＜各プロセッサ
内のスレーブコマンドレジスタ８ＣＭＲへ所定のデータ
を書き込むことにより行なわれる。ここで各レジスタＳ
ＣＭＲへの書き込みアクセス用のアドレスは各プロセッ
サ毎に互いに異なるように設定しておき、所定のアドレ
スを受信したときのみデータ書き込み制御ゲー）ＡＮＰ
２を開くようにする。なお、書き込みデータの形式は全
プロセッサに対して指令を与える場合と同様である。ま
た、レジスタｆ！ＩＩｃＭＲにはスタート指令。
６図（Ｃ）ｌ （Ｄ）または（Ｅ）の如＜各プロセッサ
内のスレーブコマンドレジスタ８ＣＭＲへ所定のデータ
を書き込むことにより行なわれる。ここで各レジスタＳ
ＣＭＲへの書き込みアクセス用のアドレスは各プロセッ
サ毎に互いに異なるように設定しておき、所定のアドレ
スを受信したときのみデータ書き込み制御ゲー）ＡＮＰ
２を開くようにする。なお、書き込みデータの形式は全
プロセッサに対して指令を与える場合と同様である。ま
た、レジスタｆ！ＩＩｃＭＲにはスタート指令。
ストップ指令等に対応するビットを用意しておくととも
に、システムリセットによジスタートモードになる如く
構成する。この場合、レジスタＳＣＭＲにストップビッ
トがセットされ乙と、ストップ指令用オアゲー）ＯＲＰ
ｌを介してプロセッサにストップ指令か取シ込まれると
ともに、ストップ指令優先ゲー）ＡＮＰｌによυスター
ト指令のプロセッサへの取シ込みがロックされる点、ま
たレジスタ８ＣＭＲにスタートビットがセットされると
、オアゲートＯＲＰ２を介するスタート指令はストップ
指令がないことを電性として読み込まれる点はスイッチ
操作による場合と同様である。
に、システムリセットによジスタートモードになる如く
構成する。この場合、レジスタＳＣＭＲにストップビッ
トがセットされ乙と、ストップ指令用オアゲー）ＯＲＰ
ｌを介してプロセッサにストップ指令か取シ込まれると
ともに、ストップ指令優先ゲー）ＡＮＰｌによυスター
ト指令のプロセッサへの取シ込みがロックされる点、ま
たレジスタ８ＣＭＲにスタートビットがセットされると
、オアゲートＯＲＰ２を介するスタート指令はストップ
指令がないことを電性として読み込まれる点はスイッチ
操作による場合と同様である。
以上のように、この発明によれば、従来の操作制御装置
に集中していたシステム指令制御用フリップフロップを
、全プロセッサ同時指令用マスターコマンドレジスタと
個別プロセッサ指令制御用スレーブコマンドレジスタと
に分割し、コノスレーブコマンドレジスタを各プロセッ
サに分担させて持たせるようにしたため、 （１） コマンド指令用ライン数を少なくすることが
でき、これによって従来よシも多くのプロセッサによる
マルチ化が可能になる。
に集中していたシステム指令制御用フリップフロップを
、全プロセッサ同時指令用マスターコマンドレジスタと
個別プロセッサ指令制御用スレーブコマンドレジスタと
に分割し、コノスレーブコマンドレジスタを各プロセッ
サに分担させて持たせるようにしたため、 （１） コマンド指令用ライン数を少なくすることが
でき、これによって従来よシも多くのプロセッサによる
マルチ化が可能になる。
（２）操作制御装置におけるシステム・コマンド制御動
作の負担を軽減することができる。
作の負担を軽減することができる。
等の効果が得られるものである。
なお、上記では主としてスタート、ストップ指令につい
て説明したが、他のコマンドについても同様にして適用
することができる。
て説明したが、他のコマンドについても同様にして適用
することができる。
第１図はマルチプロセッサシステムの従来例を示すブロ
ック図、第２図は第１図における操作制御装置の構成を
示すブロック図、第３図はこの発明の実施例を示すシス
テム構成図、第４図はこの発明による操作制御装置を示
す構成図、第５図はこの発明によるプロセッサ側の指令
受信部を示す構成図、第６図はデバッグプロセッサから
の操作手順を説明するフローチャートである。 符号説明 １・・・・・・操作制御装置、２１〜２ｎ・・・・・・
プロセッサ、３・・・・・・デバッグプロセッサ、４・
・・・・・オペレータコンソール、５１〜５ｎ・・・・
・・指令（コマンド）発生部、ｔ、ｔ・・・・・・コマ
ンドツイン、５Ｖｖ８ｔ・・・・・・スタート指令用ス
イッチ、５ＷＦ１ｐ・・・・・・ストップ指令用スイッ
チ、ＦＦ１・・・・・・フリップフロップ、ＭＣＭＲ，
・・・・・・マスターコマンドレジスタ、ＳＣＭＲ・・
・・・・スレーブコマンドレジスタ、０ＲＩＩ 、０Ｒ
１２ｔ ０ＲＰ１ ＊ＯＲ，Ｐ２・・・・・・オアゲー
ト、ＡＮＩ 、ＡＮｌｌ 、ＡＮＰｔ 。 ＡＮＰ２・・・・・・アントゲ−）、ＢＦＩ・・・・・
・バツファゲート（Ａ） （Ｃ） 第６図 ＣＢ） ＋［）） （Ｅ）
ック図、第２図は第１図における操作制御装置の構成を
示すブロック図、第３図はこの発明の実施例を示すシス
テム構成図、第４図はこの発明による操作制御装置を示
す構成図、第５図はこの発明によるプロセッサ側の指令
受信部を示す構成図、第６図はデバッグプロセッサから
の操作手順を説明するフローチャートである。 符号説明 １・・・・・・操作制御装置、２１〜２ｎ・・・・・・
プロセッサ、３・・・・・・デバッグプロセッサ、４・
・・・・・オペレータコンソール、５１〜５ｎ・・・・
・・指令（コマンド）発生部、ｔ、ｔ・・・・・・コマ
ンドツイン、５Ｖｖ８ｔ・・・・・・スタート指令用ス
イッチ、５ＷＦ１ｐ・・・・・・ストップ指令用スイッ
チ、ＦＦ１・・・・・・フリップフロップ、ＭＣＭＲ，
・・・・・・マスターコマンドレジスタ、ＳＣＭＲ・・
・・・・スレーブコマンドレジスタ、０ＲＩＩ 、０Ｒ
１２ｔ ０ＲＰ１ ＊ＯＲ，Ｐ２・・・・・・オアゲー
ト、ＡＮＩ 、ＡＮｌｌ 、ＡＮＰｔ 。 ＡＮＰ２・・・・・・アントゲ−）、ＢＦＩ・・・・・
・バツファゲート（Ａ） （Ｃ） 第６図 ＣＢ） ＋［）） （Ｅ）
Claims (1)
- 複数のプロセッサと、該プロセッサに所定の制御指令（
コマンド）を与える操作制御装置と、該プロセッサの監
視、試験を行なうとともに所定のコマンドを供給するデ
バッグプロセッサとを互いに共通バスを介して並列接続
してなるマルチプロセッサシステムにおいて、該操作制
御装置には該装置自身または前記デバッグプロセッサか
らアクセスされて全プロセッサの全てに対して共通のコ
マンドを発する共通コマンド発生部を設ける一方、該各
プロセッサには前記操作制御装置を介して与えられる共
通のコマンドを受信する専用の受信線と、前記デバッグ
プロセッサを介して与えられる個別のコマンドを受信す
る個別コマンド受信部と、これら共通または個別のコマ
ンドのいずれかを選択する選択手段とを設け、該共通ま
Ａは個別のコマンドによシ各プロセッサを制御するよう
にしたことを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103007A JPS58221462A (ja) | 1982-06-17 | 1982-06-17 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103007A JPS58221462A (ja) | 1982-06-17 | 1982-06-17 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58221462A true JPS58221462A (ja) | 1983-12-23 |
| JPS6337422B2 JPS6337422B2 (ja) | 1988-07-25 |
Family
ID=14342596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57103007A Granted JPS58221462A (ja) | 1982-06-17 | 1982-06-17 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58221462A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0236427A (ja) * | 1988-07-26 | 1990-02-06 | Nec Eng Ltd | マルチプロセッサ方式 |
| JPH0791949A (ja) * | 1986-03-04 | 1995-04-07 | Rank Taylor Hobson Ltd | 測定装置 |
| JP2009536332A (ja) * | 2006-05-08 | 2009-10-08 | テイラー・ホブソン・リミテッド | 表面特性を測定するための測定器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0724258Y2 (ja) * | 1990-03-23 | 1995-06-05 | 高島屋日発工業株式会社 | 自動車用ドアトリム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101361A (ja) * | 1981-12-14 | 1983-06-16 | Hitachi Ltd | デ−タ処理装置 |
-
1982
- 1982-06-17 JP JP57103007A patent/JPS58221462A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101361A (ja) * | 1981-12-14 | 1983-06-16 | Hitachi Ltd | デ−タ処理装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0791949A (ja) * | 1986-03-04 | 1995-04-07 | Rank Taylor Hobson Ltd | 測定装置 |
| JPH0236427A (ja) * | 1988-07-26 | 1990-02-06 | Nec Eng Ltd | マルチプロセッサ方式 |
| JP2009536332A (ja) * | 2006-05-08 | 2009-10-08 | テイラー・ホブソン・リミテッド | 表面特性を測定するための測定器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6337422B2 (ja) | 1988-07-25 |
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