JPH03238539A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
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- JPH03238539A JPH03238539A JP2035704A JP3570490A JPH03238539A JP H03238539 A JPH03238539 A JP H03238539A JP 2035704 A JP2035704 A JP 2035704A JP 3570490 A JP3570490 A JP 3570490A JP H03238539 A JPH03238539 A JP H03238539A
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- Japan
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- bank
- memory
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- 230000015654 memory Effects 0.000 title claims abstract description 126
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000001174 ascending effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリアクセス制御装置に利用され、特に、複
数のバンクから構成されたメモリを有する情報処理シス
テムにおける複数のメモリアクセス要求を処理するメモ
リアクセス制御装置に関する。
数のバンクから構成されたメモリを有する情報処理シス
テムにおける複数のメモリアクセス要求を処理するメモ
リアクセス制御装置に関する。
本発明は、複数のバンクが所定の個数ごとにまとめられ
た複数のメモリモジュールから構成されたメモリのアク
セス制御を行うメモリアクセス制御装置において、 ２個以上のメモリモジュールごとに１個のバンクチェッ
ク回路を設け、複数のメモリアクセス要求の各バンクア
ドレスとすべてのバンクチェック回路に登録されている
使用中のバンクアドレスとの競合をチェックし、その結
果に基づいてメモリアクセス要求の同時処理も可能とす
ることにより、メモリアクセスの処理性能を高めたもの
である。
た複数のメモリモジュールから構成されたメモリのアク
セス制御を行うメモリアクセス制御装置において、 ２個以上のメモリモジュールごとに１個のバンクチェッ
ク回路を設け、複数のメモリアクセス要求の各バンクア
ドレスとすべてのバンクチェック回路に登録されている
使用中のバンクアドレスとの競合をチェックし、その結
果に基づいてメモリアクセス要求の同時処理も可能とす
ることにより、メモリアクセスの処理性能を高めたもの
である。
最近のベクトルデータを扱うような高速科学技術計算機
では、メモリアクセス性能を高めるため複数のバンクか
ら構成されるインタリーブ方式のメモリシステムを採用
しているものが多い。さらにこれらのシステムの多くは
バンクをいくつかのメモリモジュールに分け、メモリモ
ジュールごとにモジュール内のバンクをアクセスできる
アクセスポートを設け、異なるメモリモジュールに属す
る複数のバンクを同時アクセスできるような構成にして
、メモリ上に一定の間隔で配置されているベクトルデー
タのアクセス性能を高めている。また、高速科学技術計
算機では、演算の処理性能を高めるため多くがパイプラ
イン処理方式を採用しマシンサイクル時間を極力短縮し
ている。
では、メモリアクセス性能を高めるため複数のバンクか
ら構成されるインタリーブ方式のメモリシステムを採用
しているものが多い。さらにこれらのシステムの多くは
バンクをいくつかのメモリモジュールに分け、メモリモ
ジュールごとにモジュール内のバンクをアクセスできる
アクセスポートを設け、異なるメモリモジュールに属す
る複数のバンクを同時アクセスできるような構成にして
、メモリ上に一定の間隔で配置されているベクトルデー
タのアクセス性能を高めている。また、高速科学技術計
算機では、演算の処理性能を高めるため多くがパイプラ
イン処理方式を採用しマシンサイクル時間を極力短縮し
ている。
しかし、メモリ素子のアクセス時間をこれらのマシンサ
イクル時間に見合うように縮めることは困難で、このよ
うな素子からなるメモリバンクは何マシンサイクル時間
かのバンクサイクル時間ごとにしかアクセスができない
。従って、メモリアクセス制御にメモリバンク競合管理
機構が必要になっている。特に、前述のようなメモリを
有するシステムにおいて、間接アドレスベクトルデータ
の要素間でのバンク競合や、ベクトルアクセス以外の単
一要素のアクセス要求間でのバンク競合をチェックしメ
モリアクセス性能を高めようとすると、バンクごとに使
用状況の管理を行う機構を有したメモリアクセス制御装
置が必要であった。
イクル時間に見合うように縮めることは困難で、このよ
うな素子からなるメモリバンクは何マシンサイクル時間
かのバンクサイクル時間ごとにしかアクセスができない
。従って、メモリアクセス制御にメモリバンク競合管理
機構が必要になっている。特に、前述のようなメモリを
有するシステムにおいて、間接アドレスベクトルデータ
の要素間でのバンク競合や、ベクトルアクセス以外の単
一要素のアクセス要求間でのバンク競合をチェックしメ
モリアクセス性能を高めようとすると、バンクごとに使
用状況の管理を行う機構を有したメモリアクセス制御装
置が必要であった。
従来、このようなメモリアクセス制御装置では、一つの
バンクチェック回路を有し、一つずつメモリをアクセス
しようとする要求のバンクアドレスと、バンクチェック
回路内に登録されている現在使用中のバンクアドレスと
の一致をチェックし、競合しなければメモリアクセス要
求を送出するように処理していた。また前述のメモリモ
ジュールごとにバンクチェック回路を設けて、モジュー
ル内のバンクチェック回路内に登録されている使用中の
バンクアドレスと競合しなければメモリアクセス要求を
送出するよう処理しているものもあった。
バンクチェック回路を有し、一つずつメモリをアクセス
しようとする要求のバンクアドレスと、バンクチェック
回路内に登録されている現在使用中のバンクアドレスと
の一致をチェックし、競合しなければメモリアクセス要
求を送出するように処理していた。また前述のメモリモ
ジュールごとにバンクチェック回路を設けて、モジュー
ル内のバンクチェック回路内に登録されている使用中の
バンクアドレスと競合しなければメモリアクセス要求を
送出するよう処理しているものもあった。
前述した従来の一つのバンクチェック回路を有するメモ
リアクセス制御装置では、同時には一つのバンクアドレ
スしか競合チェックしないので、複数個のメモリアクセ
ス要求が同時にあって、たとえこれらのメモリアクセス
要求でアクセスするバンクアドレスが異なり、かつすで
にこれらのバンクがアクセス可能な状態であっても、バ
ンクチェック処理能力がネックになって、システムの処
理性能があがらず、複数のメモリモジュールに分け、複
数のアクセスポートを設けたメモリを有効に利用できな
い欠点があった。
リアクセス制御装置では、同時には一つのバンクアドレ
スしか競合チェックしないので、複数個のメモリアクセ
ス要求が同時にあって、たとえこれらのメモリアクセス
要求でアクセスするバンクアドレスが異なり、かつすで
にこれらのバンクがアクセス可能な状態であっても、バ
ンクチェック処理能力がネックになって、システムの処
理性能があがらず、複数のメモリモジュールに分け、複
数のアクセスポートを設けたメモリを有効に利用できな
い欠点があった。
また、従来のメモリモジュールごとにバンクチェック回
路を有するメモリアクセス装置では、メモリモジュール
が多くなると金物量が多くなりすぎること、またメモリ
モジュールが少なくては同時処理の効果があまり見られ
ない欠点があった。
路を有するメモリアクセス装置では、メモリモジュール
が多くなると金物量が多くなりすぎること、またメモリ
モジュールが少なくては同時処理の効果があまり見られ
ない欠点があった。
本発明の目的は、前記の欠点を除去することにより、金
物量をあまり多くすることなく、システムの処理性能を
向上できるメモリアクセス制御装置を提供することにあ
る。
物量をあまり多くすることなく、システムの処理性能を
向上できるメモリアクセス制御装置を提供することにあ
る。
〔問題点を解決するための手段〕
本発明は、互いに独立にアクセス可能な複数のバンクか
ら構成され、バンク単位順にアドレス付けがなされ、前
記バンクは所定の個数ごとに複数のメモリモジュールを
構成するメモリのアクセスを制御する手段を備えたアク
セス制御装置において、前記メモリをアクセスしようと
する複数個のメモリアクセス要求のバンクアドレス情報
を供給するバンクアドレス供給手段と、前記バンクアド
レス供給手段より供給される各バンクアドレス情報に対
応し、使用中のバンクアドレス情報を登録保持して、前
記各バンクアドレス情報との競合をチェックし競合情報
を出力する、前記メモリのメモリモジュール２個以上に
対して１個ずつ設けられたバンクチェック手段と、前記
競合情報により前記メモリに対して前記メモリアクセス
要求を送出できるか否かを判定し指示情報を出力するア
クセス判定指示手段とを備えたことを特徴とする。
ら構成され、バンク単位順にアドレス付けがなされ、前
記バンクは所定の個数ごとに複数のメモリモジュールを
構成するメモリのアクセスを制御する手段を備えたアク
セス制御装置において、前記メモリをアクセスしようと
する複数個のメモリアクセス要求のバンクアドレス情報
を供給するバンクアドレス供給手段と、前記バンクアド
レス供給手段より供給される各バンクアドレス情報に対
応し、使用中のバンクアドレス情報を登録保持して、前
記各バンクアドレス情報との競合をチェックし競合情報
を出力する、前記メモリのメモリモジュール２個以上に
対して１個ずつ設けられたバンクチェック手段と、前記
競合情報により前記メモリに対して前記メモリアクセス
要求を送出できるか否かを判定し指示情報を出力するア
クセス判定指示手段とを備えたことを特徴とする。
また、本発明は、前記バンクアドレス供給手段から供給
される複数個のバンクアドレス情報相互の一致をチェッ
クし一致情報を出力する一致チェック手段を備え、前記
アクセス判定指示手段は、前記競合情報に前記一致情報
を加えて前記メモリアクセス要求の送出の可否を判定す
る構成であることができる。
される複数個のバンクアドレス情報相互の一致をチェッ
クし一致情報を出力する一致チェック手段を備え、前記
アクセス判定指示手段は、前記競合情報に前記一致情報
を加えて前記メモリアクセス要求の送出の可否を判定す
る構成であることができる。
また、本発明は、前記バンクチェック手段を前記メモリ
のメモリモジュール２個ずつに１個設けたことが好まし
い。
のメモリモジュール２個ずつに１個設けたことが好まし
い。
バンクチェック手段は、メモリモジュール２個以上ずつ
に１個設けられ、それぞれ登録保持された使用中のバン
クアドレスとバンクアドレス供給手段から供給されたバ
ンクアドレスとの競合情報を出力する。さらに、一致チ
ェック手段は、前記供給されたバンクアドレス相互の一
致をチェックし一致情報を出力する。そして、アクセス
判定指示手段は、前記競合情報、さらにはこれに前記−
致情報に基づいて、メモリアドレス要求の処理を、同時
処理、個別処理および処理禁止を含めて判定し、指示情
報を送出する。
に１個設けられ、それぞれ登録保持された使用中のバン
クアドレスとバンクアドレス供給手段から供給されたバ
ンクアドレスとの競合情報を出力する。さらに、一致チ
ェック手段は、前記供給されたバンクアドレス相互の一
致をチェックし一致情報を出力する。そして、アクセス
判定指示手段は、前記競合情報、さらにはこれに前記−
致情報に基づいて、メモリアドレス要求の処理を、同時
処理、個別処理および処理禁止を含めて判定し、指示情
報を送出する。
従って、少ない金物量の増加で、メモリアクセス処理性
能を高めることが可能となる。
能を高めることが可能となる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を用いたメモリシステムを示
すブロック構成図であり、プロセッサ１および２と、ア
ドレス供給回路３と、比較回路４と、バンクチェック回
路５および６と、アクセス判定指示回路７と、アドレス
送出回路８と、アドレス切替回路９と、メモリ１０とを
備えている。
すブロック構成図であり、プロセッサ１および２と、ア
ドレス供給回路３と、比較回路４と、バンクチェック回
路５および６と、アクセス判定指示回路７と、アドレス
送出回路８と、アドレス切替回路９と、メモリ１０とを
備えている。
プロセッサ１および２は、各々がベクトル演算命令や、
その他の命令を解読し実行する同−構成のプロセッサで
メモリ１０を共有している。
その他の命令を解読し実行する同−構成のプロセッサで
メモリ１０を共有している。
メモｉ用０は、第２図に示すように、１６個のバンク１
００■〜１０１６からなるインタリーブ方式のメモリで
、バンク１００１からバンク番号の昇順にバイト単位で
アドレス付けがなされている。各バンクのアクセスデー
タ幅は１バイトである。また、各バンク１００１〜１０
１６のバンクサイクル時間は４マシンサイクル時間で、
４バンクアドレスおきに４個のメモリモジュール１０１
〜１０４に分かれている。
００■〜１０１６からなるインタリーブ方式のメモリで
、バンク１００１からバンク番号の昇順にバイト単位で
アドレス付けがなされている。各バンクのアクセスデー
タ幅は１バイトである。また、各バンク１００１〜１０
１６のバンクサイクル時間は４マシンサイクル時間で、
４バンクアドレスおきに４個のメモリモジュール１０１
〜１０４に分かれている。
バンク１００１．１００５．１００９および１０１３は
メモリモジュール１０１に、バンク１００２．１００６
．１０１０および１０１４は、メモリモジュール１０２
に、バンク１００３．１００７．１０１１および１０１
５はメモリモジュール１０３に、バンク１００４．１０
０８．１０１２および１０１６はメモリモジュール１０
４に属している。メモリモジュール１０１〜１０４は、
モジュールごとにそれぞれ独立したアクセスポート２０
１〜２０４を有し、異なるメモリモジュールであれば同
時に複数バンクがアクセス可能な構成になっている。ア
クセスポート２０１〜２０４にはそれぞれ信号線９１〜
９４が接続されておりアクセスアドレスが供給される。
メモリモジュール１０１に、バンク１００２．１００６
．１０１０および１０１４は、メモリモジュール１０２
に、バンク１００３．１００７．１０１１および１０１
５はメモリモジュール１０３に、バンク１００４．１０
０８．１０１２および１０１６はメモリモジュール１０
４に属している。メモリモジュール１０１〜１０４は、
モジュールごとにそれぞれ独立したアクセスポート２０
１〜２０４を有し、異なるメモリモジュールであれば同
時に複数バンクがアクセス可能な構成になっている。ア
クセスポート２０１〜２０４にはそれぞれ信号線９１〜
９４が接続されておりアクセスアドレスが供給される。
本発明の特徴とするところは、メモリＩＯをアクセスし
ようとする複数個のメモリアクセス要求のバンクアドレ
ス情報を供給するバンクアドレス供給手段としてのアド
レス供給回路３と、この複数個のバンク情報相互の一致
をチェックし一致情報を出力する一致チェック手段とし
ての比較回路４と、アドレス供給回路３より供給される
各バンクアドレス情報に対応し、使用中のバンクアドレ
ス情報を登録保持して、前記各バンクアドレス情報との
競合をチェックし競合情報を出力する、メモリ１０のモ
ジュール１０１および１０２ と、１０３および１０４
とに対して１個ずつ設けられたバンクチェック手段とし
てのバンクチェック回路５およびバンクチェック回路６
と、前記−数情報および前記競合情報によりメモリ１０
に対して前記メモリアクセス要求を送出できるか否かを
判定し指示情報を出力するアクセス判定指示手段として
のアクセス判定指示回路７とを備えたことにある。
ようとする複数個のメモリアクセス要求のバンクアドレ
ス情報を供給するバンクアドレス供給手段としてのアド
レス供給回路３と、この複数個のバンク情報相互の一致
をチェックし一致情報を出力する一致チェック手段とし
ての比較回路４と、アドレス供給回路３より供給される
各バンクアドレス情報に対応し、使用中のバンクアドレ
ス情報を登録保持して、前記各バンクアドレス情報との
競合をチェックし競合情報を出力する、メモリ１０のモ
ジュール１０１および１０２ と、１０３および１０４
とに対して１個ずつ設けられたバンクチェック手段とし
てのバンクチェック回路５およびバンクチェック回路６
と、前記−数情報および前記競合情報によりメモリ１０
に対して前記メモリアクセス要求を送出できるか否かを
判定し指示情報を出力するアクセス判定指示手段として
のアクセス判定指示回路７とを備えたことにある。
次に、本実施例の動作について説明する。
プロセッサ１および２からのメモリアクセス要求アドレ
スはそれぞれ信号線１１および２１を介して送出される
。それぞれのアドレスデータ幅はＩ６ビツトで、第３図
に示すように、１６ビツトのうち上位１２ビツトがバン
ク内アドレス、下位４ビツトがバンクアドレスを示して
いる。また下位４ビツトのうち上位２ビツトがメモリモ
ジュール内のバンクアドレス、下位２ビツトがメモリモ
ジュールアドレスを示している。
スはそれぞれ信号線１１および２１を介して送出される
。それぞれのアドレスデータ幅はＩ６ビツトで、第３図
に示すように、１６ビツトのうち上位１２ビツトがバン
ク内アドレス、下位４ビツトがバンクアドレスを示して
いる。また下位４ビツトのうち上位２ビツトがメモリモ
ジュール内のバンクアドレス、下位２ビツトがメモリモ
ジュールアドレスを示している。
メモリ１０上に等間隔で配置されたベクトルデータをア
クセスする場合は、信号線１１または２１より送出され
るデータは１６ビツトの先頭アドレスの他に、要素間距
離と要素数も含まれている。
クセスする場合は、信号線１１または２１より送出され
るデータは１６ビツトの先頭アドレスの他に、要素間距
離と要素数も含まれている。
まず、等間隔ベクトルデータアクセス要求処理を第１図
の実施例を用いて説明する。
の実施例を用いて説明する。
いま、ベクトルデータアクセス要求として、信号線１１
から先頭アドレスｒ２００２ＨＪ （Ｈは１６進数で
あることを示す）と、要素間距離「０ＯＯＩＨ」と要素
数「２０」が送出されたとする。ベクトルアクセス要求
を受けたアドレス供給回路３は、バンク１００１〜１０
１６がすべて使用可能になる時間を見はからって、他の
メモリアクセス要求受付を抑止し、信号線３１から、こ
れらの先頭アドレス’２００２ＨＪ、要素間距離’００
０１１１ Ｊと要素数「２０」を送出する。
から先頭アドレスｒ２００２ＨＪ （Ｈは１６進数で
あることを示す）と、要素間距離「０ＯＯＩＨ」と要素
数「２０」が送出されたとする。ベクトルアクセス要求
を受けたアドレス供給回路３は、バンク１００１〜１０
１６がすべて使用可能になる時間を見はからって、他の
メモリアクセス要求受付を抑止し、信号線３１から、こ
れらの先頭アドレス’２００２ＨＪ、要素間距離’００
０１１１ Ｊと要素数「２０」を送出する。
これを受けたアドレス送出回路８は、クロックサイクル
時間ごとに４個のべ・クトルデータの各要素のアドレス
を生成し、先頭アドレス’２００２ＨＪから、信号線８
１．８２．８３．８４の順で同時４個のアドレスを送出
する。第１表に信号線８１〜８４からクロックサイクル
時間ごとに送出されるアドレスを示す。
時間ごとに４個のべ・クトルデータの各要素のアドレス
を生成し、先頭アドレス’２００２ＨＪから、信号線８
１．８２．８３．８４の順で同時４個のアドレスを送出
する。第１表に信号線８１〜８４からクロックサイクル
時間ごとに送出されるアドレスを示す。
アドレス切替回路９は、信号線８１〜８４から供給され
るアドレスをそれぞれのバンクを含むメモリモジュール
のアクセスポートに送出するよう切り替えて信号線９１
〜９４から送出する回路で、信号線８１〜８４より与え
られたアドレスは、第２表に示すように切り替えられ送
出される。
るアドレスをそれぞれのバンクを含むメモリモジュール
のアクセスポートに送出するよう切り替えて信号線９１
〜９４から送出する回路で、信号線８１〜８４より与え
られたアドレスは、第２表に示すように切り替えられ送
出される。
メモリ１０は与えられたアドレスよりクロックサイクル
時間ごとに４要素同時アクセスを行う。第３表に、第２
表に示したアドレスのアクセスするバンクを示す。第３
表においてバンク番号は第２図のそれに対応している。
時間ごとに４要素同時アクセスを行う。第３表に、第２
表に示したアドレスのアクセスするバンクを示す。第３
表においてバンク番号は第２図のそれに対応している。
（以下本頁余白）
以上説明したように、等間隔ベクトルデータアクセスに
おいては最大４要素まで同時アクセスが可能である。
おいては最大４要素まで同時アクセスが可能である。
次に、単一要素のアクセス要求処理について同じ第１図
の実施例を用いて説明する。
の実施例を用いて説明する。
いま、単一要素のアクセス要求として信号線１１を介し
てアドレス「０ＯＩＯＨＪが、信号線２１を介してアド
レス「００１２ＨＪが、アドレス供給回路３に対し同時
に送出されたとする。
てアドレス「０ＯＩＯＨＪが、信号線２１を介してアド
レス「００１２ＨＪが、アドレス供給回路３に対し同時
に送出されたとする。
アドレス供給回路３は、等間隔ベクトルデータアクセス
の場合と異なり、信号線１１または２１より供給された
アドレスを信号線３１または３２より送出するとともに
、バンク競合チェックのため、信号線３１より送出した
アドレスに対応するバンクアドレスを信号線３３より送
出し、信号線３２より送出したアドレスに対応するバン
クアドレスを信号線３４より送出する。
の場合と異なり、信号線１１または２１より供給された
アドレスを信号線３１または３２より送出するとともに
、バンク競合チェックのため、信号線３１より送出した
アドレスに対応するバンクアドレスを信号線３３より送
出し、信号線３２より送出したアドレスに対応するバン
クアドレスを信号線３４より送出する。
信号線１１および１２よりアドレス「０ＯＩＯＨＪおよ
び「０１１２１１ Ｊが供給された時点では、それまで
のメモリアクセス要求はすべて処理されていて、信号線
３１および３２からそれぞれアドレス「０ＯＩＯＨＪお
よび「０１１２）Ｉ Ｊを送出するとともに、信号線３
３および３４からはバンクアドレス「ＯＨ」および「２
ＨＪを送出する。
び「０１１２１１ Ｊが供給された時点では、それまで
のメモリアクセス要求はすべて処理されていて、信号線
３１および３２からそれぞれアドレス「０ＯＩＯＨＪお
よび「０１１２）Ｉ Ｊを送出するとともに、信号線３
３および３４からはバンクアドレス「ＯＨ」および「２
ＨＪを送出する。
バンクチェック回路５と６とは、いずれも信号線３３と
３４の両方から供給されるバンクアドレスが、それまで
のメモリアクセスで使用中のバンクアドレスと競合して
いないかをチェックする回路で、バンクサイクル時間の
４マシンサイクル時間が経過してそのバンクが使用可能
になるまで使用中のバンクアドレスを最大４個まで登録
し保持している。
３４の両方から供給されるバンクアドレスが、それまで
のメモリアクセスで使用中のバンクアドレスと競合して
いないかをチェックする回路で、バンクサイクル時間の
４マシンサイクル時間が経過してそのバンクが使用可能
になるまで使用中のバンクアドレスを最大４個まで登録
し保持している。
いま、パンクチェック回１５には使用中のバンクアドレ
ス「６□」および「Ｂ）ＩＪが、バンクチェック回路６
には使用中のバンクアドレス「３Ｈ」、「９Ｍ」および
「Ｃ８」が登録保持されているものとする。バンクチェ
ック回路５は、それぞれ信号線３３および３４から供給
されるバンクアドレスと、自回路内に登録されている使
用中のバンクアドレスとが一致しているか否かをチェッ
クし、信号線３３および３４から供給されるバンクアド
レスとの一致信号をそれぞれ信号線５１および５２より
送出するが、信号線３３および３４から供給されるバン
クアドレス「ＯＨ」および「２Ｈ」は登録されているバ
ンクアドレス「６□」および「ＢＭ ｊのいずれとも一
致しないので、信号線５１および５２ともに信号値「０
」を送出する。かりに、一致した場合は信号値「１」が
送出される。
ス「６□」および「Ｂ）ＩＪが、バンクチェック回路６
には使用中のバンクアドレス「３Ｈ」、「９Ｍ」および
「Ｃ８」が登録保持されているものとする。バンクチェ
ック回路５は、それぞれ信号線３３および３４から供給
されるバンクアドレスと、自回路内に登録されている使
用中のバンクアドレスとが一致しているか否かをチェッ
クし、信号線３３および３４から供給されるバンクアド
レスとの一致信号をそれぞれ信号線５１および５２より
送出するが、信号線３３および３４から供給されるバン
クアドレス「ＯＨ」および「２Ｈ」は登録されているバ
ンクアドレス「６□」および「ＢＭ ｊのいずれとも一
致しないので、信号線５１および５２ともに信号値「０
」を送出する。かりに、一致した場合は信号値「１」が
送出される。
バンクチェック回路６もバンクチェック回路５と同様に
、それぞれ信号線３３および３４から供給されるバンク
アドレスと自回路内に登録されている使用中のバンクア
ドレスが一致しているか否かをチェックし、信号線３３
および３４から供給されるバンクアドレスとの一致信号
をそれぞれ信号線６１および６２より送出するが、登録
されているバンクアドレス「３Ｈ」、「９Ｈ」、ＣＨ」
のいずれとも一致しないので、信号線６１と６２からも
信号値「０」が送出される。かりに一致すれば信号値「
１」が送出される。バンクチェック回路５および６への
バンクアドレス登録は、それぞれ信号線７２および７３
から供給される登録指示信号によって行われるが、信号
線３１から送出されるアドレスに対するメモリアクセス
要求が送出たときは、バンクチェック回路５ヘバンクア
ドレスが登録されるよう、また信号線３２から送出され
るアドレスに対するメモリアクセス要求が送出されたと
きは、バンクチェック回路６ヘバンクアドレスが登録さ
れるよう登録指示信号が供給される。
、それぞれ信号線３３および３４から供給されるバンク
アドレスと自回路内に登録されている使用中のバンクア
ドレスが一致しているか否かをチェックし、信号線３３
および３４から供給されるバンクアドレスとの一致信号
をそれぞれ信号線６１および６２より送出するが、登録
されているバンクアドレス「３Ｈ」、「９Ｈ」、ＣＨ」
のいずれとも一致しないので、信号線６１と６２からも
信号値「０」が送出される。かりに一致すれば信号値「
１」が送出される。バンクチェック回路５および６への
バンクアドレス登録は、それぞれ信号線７２および７３
から供給される登録指示信号によって行われるが、信号
線３１から送出されるアドレスに対するメモリアクセス
要求が送出たときは、バンクチェック回路５ヘバンクア
ドレスが登録されるよう、また信号線３２から送出され
るアドレスに対するメモリアクセス要求が送出されたと
きは、バンクチェック回路６ヘバンクアドレスが登録さ
れるよう登録指示信号が供給される。
比較回路４は、信号線３３および３４より供給されるバ
ンクアドレスのメモリモジュールアドレスが一致してい
るかをチェックし、一致信号を信号線４１から送出する
回路である。これは、前記バンクチェック回路５および
６とのバンク競合チェックでバンクが競合していなくて
も、同一バンクであったり同一メモリモジュールに属す
るバンクであるために、同時アクセスできないことがな
いかをチェックするもので、バンクアドレスの４ビツト
のうち下位２ビツト「００Ｂ」と’ＩＯＢ Ｊ （Ｂ
は２進数であることを示す）を比較し、一致していない
ので信号線４１から信号値ｒｏ」を送出する。かりに一
致していれば信号値「１」を送出する。
ンクアドレスのメモリモジュールアドレスが一致してい
るかをチェックし、一致信号を信号線４１から送出する
回路である。これは、前記バンクチェック回路５および
６とのバンク競合チェックでバンクが競合していなくて
も、同一バンクであったり同一メモリモジュールに属す
るバンクであるために、同時アクセスできないことがな
いかをチェックするもので、バンクアドレスの４ビツト
のうち下位２ビツト「００Ｂ」と’ＩＯＢ Ｊ （Ｂ
は２進数であることを示す）を比較し、一致していない
ので信号線４１から信号値ｒｏ」を送出する。かりに一
致していれば信号値「１」を送出する。
アクセス判定指示回路７は、信号線４１．５１．５２．
６１および６２より供給される一致信号を受け、信号線
３１および３２より送出されるアドレスに対するメモリ
アクセスを同時に行えるか、一方のみ行えるのか、また
両方ともバンク競合のために待ち合わせなければならな
いかを判定する回路で、判定結果に基づいて、信号線７
■からはアクセス指示信号を送出し、信号線７２および
７３からはそれぞれバンクチェック回路５および６への
バンクアドレス登録指示信号を送出する。アクセス指示
信号は２ビツトの信号値で示されるが、この論理を第４
表に示す。また、バンクアドレス登録指示信号の信号値
は「ｌ」の場合が登録指示で、登録を指示しない場合の
信号値は「０」である。アクセス判定指示回路７の判定
論理を第５表に示す。前述の回路構成からも明らかなよ
うに、バンクチェック回路５と６に同一バンクアドレス
が使用中として登録されるようなことはない。従って、
信号線５１と５２より同時に一致を示す信号値「１」が
送出されることはなく、同様に信号線６１と６２からも
同時に一致を示す信号値「１」が送出されることもない
が、第５表の判定論理にはこのような組合せも記述され
ている。ただし、このような場合には同時に回路エラー
も検出されるようになっている。
６１および６２より供給される一致信号を受け、信号線
３１および３２より送出されるアドレスに対するメモリ
アクセスを同時に行えるか、一方のみ行えるのか、また
両方ともバンク競合のために待ち合わせなければならな
いかを判定する回路で、判定結果に基づいて、信号線７
■からはアクセス指示信号を送出し、信号線７２および
７３からはそれぞれバンクチェック回路５および６への
バンクアドレス登録指示信号を送出する。アクセス指示
信号は２ビツトの信号値で示されるが、この論理を第４
表に示す。また、バンクアドレス登録指示信号の信号値
は「ｌ」の場合が登録指示で、登録を指示しない場合の
信号値は「０」である。アクセス判定指示回路７の判定
論理を第５表に示す。前述の回路構成からも明らかなよ
うに、バンクチェック回路５と６に同一バンクアドレス
が使用中として登録されるようなことはない。従って、
信号線５１と５２より同時に一致を示す信号値「１」が
送出されることはなく、同様に信号線６１と６２からも
同時に一致を示す信号値「１」が送出されることもない
が、第５表の判定論理にはこのような組合せも記述され
ている。ただし、このような場合には同時に回路エラー
も検出されるようになっている。
（以下本頁余白）
本実施例のケースにもどり、信号線４１．５１．５２．
６１および６２から供給される信号値はすべて「０」な
ので、信号線７１からは信号線３１および３２から供給
されるアドレス’０ＯＩＯＨＪおよび’０１１２ＨＪに
対するメモリアクセス要求を両方同時に処理するよう指
示する信号（信号値「１１Ｂ」〉 を送出する。
６１および６２から供給される信号値はすべて「０」な
ので、信号線７１からは信号線３１および３２から供給
されるアドレス’０ＯＩＯＨＪおよび’０１１２ＨＪに
対するメモリアクセス要求を両方同時に処理するよう指
示する信号（信号値「１１Ｂ」〉 を送出する。
また、信号線７２および７３からもそれぞれバンクチェ
ック回路５および６へ、パ°ンクアドレス”ＯＨＪおよ
び「２Ｈ」を登録するよう指示する登録指示信号（とも
に信号値「１」）が送出される。信号線７１より両方同
時処理の指示を受けたアドレス供給回路３は、次のアク
セス要求があればそのアドレスを信号線３１または３２
より送出する。かりに−方のアクセス要求が待たされる
ことがあれば、待たされたメモリアクセス要求のアドレ
スと、次のアクセス要求のアドレスとを信号線３１また
は３２より送出し、前述のような処理が行われる。
ック回路５および６へ、パ°ンクアドレス”ＯＨＪおよ
び「２Ｈ」を登録するよう指示する登録指示信号（とも
に信号値「１」）が送出される。信号線７１より両方同
時処理の指示を受けたアドレス供給回路３は、次のアク
セス要求があればそのアドレスを信号線３１または３２
より送出する。かりに−方のアクセス要求が待たされる
ことがあれば、待たされたメモリアクセス要求のアドレ
スと、次のアクセス要求のアドレスとを信号線３１また
は３２より送出し、前述のような処理が行われる。
また、信号線７エより両方同時処理の指示を受けたアド
レス送出回路８は、メモリアクセス要求アドレスとして
、それぞれ信号線３１より供給されていたアドレス「０
０１０１１ Ｊを信号線８１より、信号線３２より供給
されていたアドレス”０１１２ＨＪを信号線８２より送
出する。かりに信号線３１もしくは３２のどちらか一方
から供給されるアドレスに対するアクセス要求処理の指
示であれば、信号線８１よりアクセス要求アドレスを送
出する。
レス送出回路８は、メモリアクセス要求アドレスとして
、それぞれ信号線３１より供給されていたアドレス「０
０１０１１ Ｊを信号線８１より、信号線３２より供給
されていたアドレス”０１１２ＨＪを信号線８２より送
出する。かりに信号線３１もしくは３２のどちらか一方
から供給されるアドレスに対するアクセス要求処理の指
示であれば、信号線８１よりアクセス要求アドレスを送
出する。
アドレス切替回路９は、前述のようにアクセスしたいメ
モリモジュールのアクセスポートにアドレスが送出され
るよう切り替える回路で、信号線８１より供給されるア
ドレスｒｏ０１０ｔｔ」のバンク１００１（バンクアド
レス’０ＦＩＪ）は第２図のメモリポー）２０１からア
クセスされるので信号線９１から、アドレスを送出し信
号線８２より供給されるアドレス’００１２ＨＪのバン
ク１００３ （バンクアドレス’２ＨＪ）は第２図のメ
モリポート２０３からアクセスされるので信号線９３か
らアドレスを送出する。
モリモジュールのアクセスポートにアドレスが送出され
るよう切り替える回路で、信号線８１より供給されるア
ドレスｒｏ０１０ｔｔ」のバンク１００１（バンクアド
レス’０ＦＩＪ）は第２図のメモリポー）２０１からア
クセスされるので信号線９１から、アドレスを送出し信
号線８２より供給されるアドレス’００１２ＨＪのバン
ク１００３ （バンクアドレス’２ＨＪ）は第２図のメ
モリポート２０３からアクセスされるので信号線９３か
らアドレスを送出する。
メモリ１０は与えられたアドレスに対し所定のアクセス
を行う。なお、前記実施例においては、バンクチェック
回路を２個のメモリモジュールごとに１個ずつ設けた場
合を取り上げたけれども、バツクチェック回路を３個以
上のメモリモジュールごとに１個ずつ設けても同様であ
る。
を行う。なお、前記実施例においては、バンクチェック
回路を２個のメモリモジュールごとに１個ずつ設けた場
合を取り上げたけれども、バツクチェック回路を３個以
上のメモリモジュールごとに１個ずつ設けても同様であ
る。
以上説明したように、本発明は、複数のバンクチェック
回路を設け、複数のメモリアクセス要求のバンクアドレ
ス各々とすべてのバンクチェック回路に登録されている
使用中のバンクアドレスとの競合をチェックし、その結
果より複数のメモリアクセス要求を同時に処理可能であ
ることを検出する回路を設け、同時に処理可能なメモリ
アクセス要求を同時処理することによって、等間隔ベク
トルデータアクセスのために、複数のメモリモジュール
に分けて同時アクセス可能なアクセスポートを設けたメ
モリを有効に活用し、メモリアクセス処理性能を高める
ことが、少ない金物量増加の範囲内でできる効果がある
。
回路を設け、複数のメモリアクセス要求のバンクアドレ
ス各々とすべてのバンクチェック回路に登録されている
使用中のバンクアドレスとの競合をチェックし、その結
果より複数のメモリアクセス要求を同時に処理可能であ
ることを検出する回路を設け、同時に処理可能なメモリ
アクセス要求を同時処理することによって、等間隔ベク
トルデータアクセスのために、複数のメモリモジュール
に分けて同時アクセス可能なアクセスポートを設けたメ
モリを有効に活用し、メモリアクセス処理性能を高める
ことが、少ない金物量増加の範囲内でできる効果がある
。
第２図は第１図のメモリの詳細を示すブロック構成図。
第３図はそのメモリアドレスビットの形式ヲ示す説明図
。
。
１．２・・・プロセッサ、３・・・アドレス供給回路、
４・・・比較回路、５．６・・・バンクチェック回路、
７・・・アクセス判定指示回路、８・・・アドレス送出
回路、９・・・アドレス切替回路、１０・・・メモリ、
１１．２１．３１．３２．４１．５１．５２．６１．６
２．７１〜７３．８１〜８４．９１〜９４・・・信号線
、１０■〜１０４・・・メモリモジュール、２０１〜２
０４・・・アクセスポート、１００１〜１０１６・・・
バンク。
４・・・比較回路、５．６・・・バンクチェック回路、
７・・・アクセス判定指示回路、８・・・アドレス送出
回路、９・・・アドレス切替回路、１０・・・メモリ、
１１．２１．３１．３２．４１．５１．５２．６１．６
２．７１〜７３．８１〜８４．９１〜９４・・・信号線
、１０■〜１０４・・・メモリモジュール、２０１〜２
０４・・・アクセスポート、１００１〜１０１６・・・
バンク。
Claims (1)
- 【特許請求の範囲】 １、互いに独立にアクセス可能な複数のバンクから構成
され、バンク単位順にアドレス付けがなされ、前記バン
クは所定の個数ごとに複数のメモリモジュールを構成す
るメモリのアクセスを制御する手段を備えたアクセス制
御装置において、前記メモリをアクセスしようとする複
数個のメモリアクセス要求のバンクアドレス情報を供給
するバンクアドレス供給手段と、 前記バンクアートレス供給手段より供給される各バンク
アドレス情報に対応し、使用中のバンクアドレス情報を
登録保持して、前記各バンクアドレス情報との競合をチ
ェックし競合情報を出力する、前記メモリのメモリモジ
ュール２個以上に対して１個ずつ設けられたバンクチェ
ック手段と、前記競合情報により前記メモリに対して前
記メモリアクセス要求を送出できるか否かを判定し指示
情報を出力するアクセス判定指示手段と を備えたことを特徴とするメモリアクセス制御装置。 ２、前記バンクアドレス供給手段から供給される複数個
のバンクアドレス情報相互の一致をチェックし一致情報
を出力する一致チェック手段を備え、前記アクセス判定
指示手段は、前記競合情報に前記一致情報を加えて前記
メモリアクセス要求の送出の可否を判定する構成である
請求項１記載のメモリアクセス制御装置。 ３、前記バンクチェック手段を前記メモリのメモリモジ
ュール２個ずつに１個設けた請求項１または請求項２記
載のメモリアクセス制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035704A JPH03238539A (ja) | 1990-02-15 | 1990-02-15 | メモリアクセス制御装置 |
| EP91102100A EP0442496B1 (en) | 1990-02-15 | 1991-02-14 | Memory access control device having bank access checking circuits smaller in number than the memory modules |
| DE69127914T DE69127914T2 (de) | 1990-02-15 | 1991-02-14 | Speicherzugriffssteuervorrichtung mit einer Anzahl von Bankzugriffsüberwachungsschaltungen, die kleiner ist als die der Speichermodule |
| US07/655,947 US5293604A (en) | 1990-02-15 | 1991-02-15 | Memory access control device having bank access checking circuits smaller in number than memory modules |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035704A JPH03238539A (ja) | 1990-02-15 | 1990-02-15 | メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03238539A true JPH03238539A (ja) | 1991-10-24 |
Family
ID=12449258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035704A Pending JPH03238539A (ja) | 1990-02-15 | 1990-02-15 | メモリアクセス制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5293604A (ja) |
| EP (1) | EP0442496B1 (ja) |
| JP (1) | JPH03238539A (ja) |
| DE (1) | DE69127914T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06161885A (ja) * | 1992-11-26 | 1994-06-10 | Nec Corp | メモリアクセス制御装置 |
| US6078986A (en) * | 1992-09-18 | 2000-06-20 | Hitachi, Ltd. | Processor system using synchronous dynamic memory |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949997A (en) * | 1997-01-03 | 1999-09-07 | Ncr Corporation | Method and apparatus for programming a microprocessor using an address decode circuit |
| EP0935199B1 (en) | 1998-02-04 | 2011-05-04 | Panasonic Corporation | Memory control unit and memory control method and medium containing program for realizing the same |
| US20070150667A1 (en) * | 2005-12-23 | 2007-06-28 | Intel Corporation | Multiported memory with ports mapped to bank sets |
| US20140320608A1 (en) * | 2010-12-13 | 2014-10-30 | Nokia Corporation | Method and Apparatus for 3D Capture Synchronization |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211659A (en) * | 1981-06-23 | 1982-12-25 | Fujitsu Ltd | Memory access controller |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3601812A (en) * | 1969-01-22 | 1971-08-24 | Rca Corp | Memory system |
| JPS5128450B2 (ja) * | 1971-10-06 | 1976-08-19 | ||
| JPS5532188A (en) * | 1978-08-29 | 1980-03-06 | Nec Corp | Reconstruction controller of memory module |
| JPS57113166A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Data processor |
| US4745545A (en) * | 1985-06-28 | 1988-05-17 | Cray Research, Inc. | Memory reference control in a multiprocessor |
| US5167028A (en) * | 1989-11-13 | 1992-11-24 | Lucid Corporation | System for controlling task operation of slave processor by switching access to shared memory banks by master processor |
-
1990
- 1990-02-15 JP JP2035704A patent/JPH03238539A/ja active Pending
-
1991
- 1991-02-14 EP EP91102100A patent/EP0442496B1/en not_active Expired - Lifetime
- 1991-02-14 DE DE69127914T patent/DE69127914T2/de not_active Expired - Fee Related
- 1991-02-15 US US07/655,947 patent/US5293604A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211659A (en) * | 1981-06-23 | 1982-12-25 | Fujitsu Ltd | Memory access controller |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6078986A (en) * | 1992-09-18 | 2000-06-20 | Hitachi, Ltd. | Processor system using synchronous dynamic memory |
| US6260107B1 (en) | 1992-09-18 | 2001-07-10 | Hitachi, Ltd | Processor system using synchronous dynamic memory |
| US6334166B1 (en) | 1992-09-18 | 2001-12-25 | Hitachi, Ltd. | Processor system using synchronous dynamic memory |
| US6697908B2 (en) | 1992-09-18 | 2004-02-24 | Renesas Technology Corporation | Processor system using synchronous dynamic memory |
| US7143230B2 (en) | 1992-09-18 | 2006-11-28 | Renesas Technology Corp. | Processor system using synchronous dynamic memory |
| US7376783B2 (en) | 1992-09-18 | 2008-05-20 | Renesas Technology Corp. | Processor system using synchronous dynamic memory |
| US8234441B2 (en) | 1992-09-18 | 2012-07-31 | Renesas Electronics Corporation | Processor system using synchronous dynamic memory |
| JPH06161885A (ja) * | 1992-11-26 | 1994-06-10 | Nec Corp | メモリアクセス制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0442496A2 (en) | 1991-08-21 |
| DE69127914D1 (de) | 1997-11-20 |
| EP0442496B1 (en) | 1997-10-15 |
| US5293604A (en) | 1994-03-08 |
| EP0442496A3 (en) | 1992-01-29 |
| DE69127914T2 (de) | 1998-02-12 |
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