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JPH1078934A - パケット切替えコンピュータ・システムのマルチサイズ・バス結合システム - Google Patents

パケット切替えコンピュータ・システムのマルチサイズ・バス結合システム

Info

Publication number
JPH1078934A
JPH1078934A JP9183251A JP18325197A JPH1078934A JP H1078934 A JPH1078934 A JP H1078934A JP 9183251 A JP9183251 A JP 9183251A JP 18325197 A JP18325197 A JP 18325197A JP H1078934 A JPH1078934 A JP H1078934A
Authority
JP
Japan
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width
bus
transfer
master
data
Prior art date
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Pending
Application number
JP9183251A
Other languages
English (en)
Inventor
Satyanarayana Nishtala
サティアンナラヤナ・ニシュタラ
Loo William C Van
ウイリアム・シイ・ヴァン・ルー
Zahir Ebrahim
ザヒール・エイブラヒム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sun Microsystems Inc
Original Assignee
Sun Microsystems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sun Microsystems Inc filed Critical Sun Microsystems Inc
Publication of JPH1078934A publication Critical patent/JPH1078934A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion

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  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】 【課題】 パケット交換型データバスを有するコンピュ
ータシステムで、１つのバス幅を有する装置からこれと
異なるバス幅を有する装置へのデータワードの転送を容
易にする。 【解決手段】第２のバスが第１のバスより小さい場合
は、各クロックサイクル毎に部分ワードだけを転送する
ことによって対応し、事実上データ転送を第２のバスが
扱うことのできる速度に合わせて遅延させる。コンピュ
ータシステムのプロセッサ速度またはクロック速度及び
マスタバスの幅が与えられた場合に実質的に可能な最大
速度でデータワードを転送し、それらのワードは第２の
バスへの転送前にバッファリングされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、互いに異なり、か
つシステムバスのサイズとも異なる種々のサイズのバス
を有するマスタ、スレーブ及び記憶装置に対応したパケ
ット交換型コンピュータシステム用のバスアーキテクチ
ャに関するものである。
【０００２】
【従来の技術】コンピュータは、現在及び近い将来と
も、非常に高速のマイクロプロセッサでより大きなスル
ープットが可能になるのに伴って、それらのスループッ
トを扱うために、今までなかった大きいバスサイズでも
って設計がなされつつある。通常、コンピュータシステ
ムのバスアーキテクチャは、非常に高速の転送が可能な
ように、ＣＰＵに対応可能なサイズが選択される。たと
えば、現在のワークステーションでは、ハイエンド機の
場合で１４４ビットのデータバス幅が共通に用いられて
いるが、次世代のシステムでは、２８８ビットのデータ
バス幅が用いられることになろう。
【０００３】今日のシステムでは、所与のビット数の幅
を持つバスは、バスに接続された全ての機能ユニットは
全バス幅のインタフェースを持つことが要求される。し
かしながら、多くの装置やデバイスは、全バス幅を使う
ようには設計されておらず、それ故に使用されないバン
ド幅による無駄が伴う。その必要がないのに、全バス幅
に対応するよう機能ユニットを設計することは無駄であ
り、また高価につく。これとは反対の情況も起こり得
る。たとえば、メモリのような機能ユニットは、データ
バス幅より大きいバス幅を持つ場合がある。
【０００４】
【発明が解決しようとする課題】いくつかの種類のシス
テムでは、大きなバス幅のバスに接続された機能ユニッ
トがそれと同じバスサイズでなくてもよく、また特に、
バスサイズ不一致のために不使用となるクロックサイク
ルやデータ伝送の損失によるデータ損失や非効率を生じ
ることなく、小さいバスサイズの装置やデバイスを大デ
ータバスアーキテクチャに接続することを可能にするシ
ステムが要望されている。
【０００５】そのようなシステムは、システムバスに接
続された装置で、システムバスより大きいバスサイズを
有する装置にも適用できるものでなければならない。
【０００６】
【課題を解決するための手段】本発明は、パケット交換
型コンピュータシステム用のシステムコントローラに、
大きいシステムバスからそれより小さい装置バスへ、さ
らにはそれより大きい装置バスへのデータワードの転送
を行うことができるサブシステムを具備したものであ
る。接続された各装置毎のデータバス幅に関する情報が
書き込まれたバス装置テーブルが用意されている。シス
テムコントローラは、プロセッサのようなマスター装置
からスレーブ装置へデータを転送するようにという要求
を受け取り、スレーブ装置はデータを受けることができ
るものであれば如何なる装置でもよい。
【０００７】システムコントローラは、スレーブのバス
サイズを検知して、スレーブバスがマスターのバスより
小さければ、そのバスサイズに適した速度でスレーブ装
置にデータを送ることによって適切な転送速度を用いる
ことができる。あるいは、バッファが設けられ、システ
ムコントローラは、ほぼそのバスのフル速度でデータを
バッファへ送り、その後、バッファからスレーブ装置へ
のデータを転送する。これによって、マスター装置から
のより速いデータ転送が可能になり、他のデータ転送に
使用するためにマスターのバスをより速く解放すること
が可能になる。
【０００８】システムコントローラまたは他のサブシス
テムは、バッファからスレーブ装置へのデータの転送を
行う間に、さらにマスターのバスを介してのデータ転送
も行うことができ、従って、システムコントローラの観
点からは、スレーブ装置へ、あるいはその付随バッファ
へのデータ転送を、マスターのバス幅及びバッファサイ
ズによってしか制限されず、スレーブ装置のバスサイズ
と無関係の速度で行うことができる。
【０００９】従って、本発明は、バス幅の大きいマスタ
ーからそれより幅の狭いバスを持つ装置へも高速のデー
タ転送を行うことが可能であり、広い範囲の装置バス幅
に対応することができる。その結果、装置はマスターと
同じバス幅を持つ必要がなく、装置設計上の経済性と効
率が確保される。
【００１０】
【発明の実施の形態】以下、本発明を本願人であるサン
・マイクロシステムズ（Ｓｕｎ Ｍｉｃｒｏｓｙｓｔｅ
ｍｓ，Ｉｎｃ．）社により設計され、開発されたパケッ
ト交換型アーキテクチャの環境に基づいて詳細に説明す
る。本願出願人は、本発明にとって有用な背景と適切な
環境を提供する関連特許出願を出願済みであるが、その
詳細は本発明にとって必ずしも必要な部分ではない。こ
れらの関連特許出願としては、下記の出願がある：エブ
ラヒム（Ｅｂｒａｈｉｍ）他による米国特許出願一連番
号第０８／４１５，１７５号「パケット交換型キャッシ
ュコヒーレント・マルチプロセッサシステム（Ｐａｃｋ
ｅｔ Ｓｗｉｔｃｈｅｄ Ｃａｃｈｅ Ｃｏｈｅｒｅｎ
ｔ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ Ｓｙｓｔｅｍ）」
（１９９５年３月３１日出願）（以下‘１７５号出願と
する）、及びやはりエブラヒム（Ｅｂｒａｈｉｍ）他
による米国特許出願一連番号第 ０８／４１４，８７５
号「パケット交換型コンピュータシステムにおけるフロ
ー制御のための方法及び装置（Ｍｅｔｈｏｄ ａｎｄ
Ａｐｐａｒａｔｕｓ ｆｏｒ Ｆｌｏｗ Ｃｏｎｔｒｏ
ｌ Ｉｎａ Ｐａｃｋｅｔ−Ｓｗｉｔｃｈｅｄ Ｃｏｍ
ｐｕｔｅｒ Ｓｙｓｔｅｍ）」（１９９５年３月３１日
出願）。これらの特許出願は、どちらも本願出願人のＵ
ｌｔｒａｓｐａｒｃ Ａｒｃｈｉｔｅｃｔｕｒｅ（ＵＰ
Ａ）に関連するもので、そのＵｌｔｒａｓｐａｒｃ Ａ
ｒｃｈｉｔｅｃｔｕｒｅについては、ビル・ファン・ル
ー（Ｂｉｌ ｖａｎ Ｌｏｏ）、サッツヤ・ニッシュタ
ラ（ＳａｔｙａＮｉｓｈｔａｌａ）及びザヒール・エブ
ラヒム（Ｚａｈｉｒ Ｅｂｒａｈｉｍ）による文献「Ｕ
ＰＡ相互接続アーキテクチャ（ＵＰＡ Ｉｎｔｅｒｃｏ
ｎｎｅｃｔ Ａｒｃｈｉｔｅｃｔｕｒｅ）」に詳細に説
明されている。サン・マイクロシステムズ（Ｓｕｎ Ｍ
ｉｃｒｏｓｙｓｔｅｍｓ，Ｉｎｃ．）社のＵＰＡ Ｉｎ
ｔｅｒｃｏｎｎｅｃｔ Ａｒｃｈｉｔｅｃｔｕｒｅの内
部リリースバージョン１．１が、上記‘１７５号出願」
の添付書類Ａとして提出してある。上記の各引用文献
（特許出願及び 「ＵＰＡ相互接続アーキテクチャ（Ｉ
ｎｔｅｒｃｏｎｎｅｃｔ Ａｒｃｈｉｔｅｃｔｕｒ
ｅ）」 ）は、参照によって本願に編入される。
【００１１】図１は、本発明を組み込んだコンピュータ
システム１０の最高水準ブロック図である。図示のシス
テム１０は、ＵＰＡモジュール２０及び相互接続ネット
ワークまたはモジュール２５を含み、本発明の別の実施
形態では、データパスに接続されることもあれば、接続
されない場合もある。ＵＰＡモジュールは、たとえばプ
ロセッサ３０、グラフィックス装置４０及び／または入
出力装置５０のような装置を具備する。その他の装置を
具備して、本発明の目的に適うマスター装置として機能
させることも可能である。本発明においては、マスター
インタフェースを、トランザクション要求を起動する何
らかのエンティティのためのインタフェースであると定
義する。そのようなマスターの例としては、メモリ要求
を出すＣＰＵや、ＤＭＡ（ダイレクトメモリアクセス）
要求を出す入出力チャンネル及びブリッジがある。
【００１２】全体として、本願においては、マスターの
例としてプロセッサを使用する。しかしながらマスター
は、マイクロプロセッサを含む、含まないに関わらず任
意のトランザクションを要求する装置である。同様に、
本願においては、「スレーブ」とは、トランザクション
要求を受け取ることができる何らかの装置を意味し、こ
れにはメモリ及びメモリ以外の装置などいずれの装置も
含まれ、かつ自らマスターとして働くことができるプロ
セッサや入出力コントローラのような装置も含まれる。
【００１３】本発明の目的に鑑みて、「トランザクショ
ン」とは、マスターによって出された要求パケットの後
に、肯定応答パケット（すぐ下流の受け手からの各特定
の実行応答に応じて、必ずしも、フルパケットであると
は限らない）が続くものと定義される。要求パケットに
データ転送が伴うこともあれば、伴わないこともあり、
またデータ転送要求はパケットと同じ組のワイヤで起こ
る場合もあれば、別のデータパスのワイヤで起こる場合
もある。これらの詳細は、本発明にとって重要でない
が、背景技術という点では、上に引用した‘８７５号特
許出願の図５乃至７に基づく説明の部分に実施形態が記
載されている。
【００１４】ＵＰＡポート６０は、モジュール２０をシ
ステム相互接続コントローラ（ＳＣ）７０に接続し、他
方コントローラ７０は、１つ以上のスレーブインタフェ
ース（図示省略）に接続されている。スレーブインタフ
ェースは、１つ乃至多くの機能装置８０−８５−９０の
各々の一部を形成する。従って、スレーブインタフェー
スは、メモリ（主メモリ（メモリ８５でもよい））用の
インタフェース、入出力インタフェース、グラフィック
スフレームバッファ、または他の相互接続ネットワーク
への１以上ブリッジであってもよく、さらには処理しよ
うとするトランザクション受け取るＣＰＵであってもよ
い。一般に、本発明によれば、従来の記憶装置８５及び
／または標準的な入出力装置９５、あるいはその他の任
意のスレーブ装置８０のような、処理についてのトラン
ザクション要求を受け取る装置は全て、スレーブ装置を
そなえることができる。
【００１５】一実施形態においては、ＵＰＡインタフェ
ース６０はプロセッサチップ上に実装され、システムコ
ントローラ７０及びスレーブインタフェースはマザーボ
ード上に実装されているが、これについては多くの変更
態様が可能である。さらに広く言うと、各マスター（プ
ロセッサであるか他の何らかの装置であるに関わらず）
はＵＰＡがマスターインタフェースを有し、各スレーブ
はＵＰＡスレーブインタフェースを具備する。各々の場
合において、システムにはシステムコントローラが具備
される。
【００１６】また、相互接続モジュール２５には、デー
タパスクロスバー９０が具備されており、スレーブイン
タフェース、システムコントローラ７０及びポート６０
に接続されている。データパスクロスバーは、単純なバ
スでも、より複雑なクロスバーであってもよい。ＵＰＡ
ポート６０は、ＵＰＡモジュール２０かまたは相互接続
モジュール２５の一部として構成することができる。デ
ータパス装置９０は、以下に説明するようにして、読み
取り及び書き込みデータを伝送するために使用される。
【００１７】システム１０の部分を形成する１つ以上の
入出力装置９５がユーザーインタフェース、データ出力
用として設けられており、それらのスレーブ装置として
は、ＲＡＭ、ＲＯＭ、ディスクドライブ、モニタ、キー
ボード、トラックボール、プリンタ等、各種の装置が含
まれる。これらの装置は、スレーブインタフェースを介
して相互接続モジュール２５に接続される。この場合の
「スレーブ」という言い方は、単に、そのような装置が
１つ以上のマスター装置から要求を受け取って、それら
の要求を果たすということを意味するに過ぎない。
【００１８】相互接続モジュールは、一般に、ポイント
・ツー・ポイントリンク、シングルバスまたは多重バ
ス、あるいは交換網のような、マスターとスレーブを相
互接続する種々の標準的な通信トポロジーの形を取り得
る。相互接続モジュールは、１本以上の信号経路を用い
てスレーブへのトランザクション要求を交換するための
従来のいくつかの機構の中の任意のもの使用することが
でき、交換は、トランザクション要求パケットに含まれ
るアドレス指定情報に基づくものでも、必ずしも要求パ
ケットの内容に依存しない他のプロトコルに基づくもの
でもよい。相互接続モジュールにおけるバッファリング
の量は任意であり、無バッファリングであってもよい。
【００１９】図１（及び図２；以下の説明を参照のこ
と）に示す本発明の実施形態は、全てのマスターと全て
のスレーブに接続された集中型コントローラを有してお
り、その結果、システム要求及びデータトラヒックに対
する完全な可視性を有する。別の実施形態では、分散型
コントローラが使用されるが、その場合は、可視性を確
保することが望ましく、また一部の設計では、大容量の
待ち行列サイズが必要になることもある。
【００２０】図２は、本発明によるシステムをより一般
化した形で示すブロック図である。図示例においては、
複数のマスター（具体例として３つのマスターＭ１〜Ｍ
３が示されている）が設けられている。これらのマスタ
ーは一定の状況下ではスレーブとして働く場合もある。
たとえば、以下に説明する初期化手順におけるように、
Ｍ１がプロセッサで、Ｍ３が入出力コントローラである
というように、Ｍ３はＭ１のスレーブとして機能する場
合がしばしばある。他方、ＤＭＡ動作時には、入出力コ
ントローラＭ３は、図２にＭｅｍ１．．．．Ｍｅｍ２と
して表してある１つ乃至多数のメモリの中のいずれかの
ような記憶装置に対するマスタとして働く。
【００２１】また、スレーブ装置Ｓ１．．．．Ｓ２（こ
れらは１つでも、数個でも多数のスレーブ装置でもよ
い）が設けられており、これらのマスタ、メモリ及びス
レーブは、図１でシステムコントローラ７０がマスタ及
びスレーブに接続されているのと同様の方法で、システ
ムコントローラ７５を介して接続されている。ＳＣ７５
は、図１におけるデータパスクロスバー９０の場合と同
様に、データパス制御バス９６を介してデータパスクロ
スバー（または相互接続モジュール）９２に接続されて
いる。制御バス９６は、通報はシステムバスまたはデー
タバスよりはるかに幅が狭い。たとえば、本願のシステ
ムの一実施形態の場合、データパスは７２または１４４
ビット幅であるのに対し、ＳＣのデータパス制御バスは
わずか８ビット幅でしかないことがある。
【００２２】Ｍ１〜Ｍ３の各マスタ装置について、デー
タパスクロスバー９２は、それぞれ入力レジスタＲ１〜
Ｒ３を有する。必要に応じて出力レジスタＲ４〜Ｒ７を
介してマスタからスレーブ装置へのデータを多重化する
ために、各スレーブ装置（または出力データパスＤ４の
〜Ｄ７）について１つずつマルチプレクサ（ＭＵＸ）９
５が設けられている。もちろん、データはスレーブから
マスタへ移動することもでき、「入力」及び「出力」と
いう呼び方は便宜上のものであり、これらの用語は互換
的に解釈すべきである。ＭＵＸ９５及びレジスタＲ１〜
Ｒ７は、以下に説明するようにして動作する。
【００２３】上に述べたように、ＳＣ７５は、全てのマ
スタ、スレーブ、及びメモリに対する完全な可視性を有
する。システムコントローラは直接データパス上にあっ
ても、なくてもよいが、データパスに対する制御権及び
可視性を持つ共に、種々の機能ユニットＭ１．．．．Ｍ
３、Ｍｅｍ１．．．．Ｍｅｍ２及びＳ１．．．．Ｓ２の
バスのサイズについての情報及び可視性を有するべきで
ある。
【００２４】図２のＳＣ、マスタ、メモリ及びスレーブ
は、図示のようにアドレス／制御（Ａ／ｃｔｒｌ）線に
よって相互接続されており、このアドレス／制御線は、
ユニーク（専用のポイント・ツー・ポイントリンク）ア
ドレス／制御線であっても、共用バスであってもよい。
また、データも共用バスで伝送することもできれば、ポ
イント・ツー・ポイントリンク方式で使用することもで
きる。アドレス／制御及びデータ線／バスは、たとえば
共用アドレス／データバスを設ける等によって、同じ線
路を共用することも可能である。
【００２５】入出力コントローラＭ３にはバスによって
ブーツＰＲＯＭ９４が接続されており、入出力コントロ
ーラＭ３は、始動時にＰＲＯＭ９４を読んで、通常のや
り方でシステムを初期化し（たとえばＣＰＵ、レジスタ
等を初期化する）、さらに、本発明の待ち行列、レジス
タ及びカウンタを初期化する。初期化手順は本発明の主
要課題ではないが、上に引用した‘８７５号特許出願の
図５に関連した説明の部分に詳細に記載されている。
【００２６】プロセッサのようなマスタ装置（たとえば
図２のＭ１）が他のプロセッサ（たとえばＭ２）、メモ
リ（Ｍｅｍ１．．．．Ｍｅｍ２）または他の装置（Ｓ
１．．．．Ｓ２）のような機能ユニットへのデータ（ま
たは命令転送）を要求するとき、システムコントローラ
（ＳＣ）７５は、その機能ユニットのバスのサイズに関
する情報を持っていることが必要である。この情報は、
一実施形態の場合、ＳＣ７５中のバス装置テーブル１０
０によって与えられる。このテーブルでは、各機能ユニ
ットが装置ＩＤを有し、それらの装置ＩＤが各装置のそ
れぞれのバスサイズに関する情報と関連づけられる。バ
スサイズ情報は、機能ユニットのＲＯＭに記憶すること
ができ、ＳＣは、機能ユニットがシステムに接続された
後の初期化または他の何らかのトリガ動作時にＲＯＭの
情報を読むようにしてもよい。あるいは、所与の装置の
バスサイズをその装置がシステムに接続されてから自動
的に検知し、その情報をローカル記憶するようにした論
理機構及びソフトウェアをＳＣ７５用に設けてもよい。
本発明の目的に関する限り、様々な方法を用いてＳＣに
情報を供給しても、同等の結果が得られる。
【００２７】次に、図３、４及び図５を参照して説明す
る。クロックサイクル１（図３参照）で、システムコン
トローラはマスタ装置（この例では図２に示すＭ１）か
らデータ転送要求を受け取る（図５のボックス２０
０）。クロックサイクル２で、ＳＣ７５はその要求をク
ロックインする。
【００２８】次に、ＳＣ７５は、その転送要求がアドレ
ス指定されている機能ユニットのバスの幅を検知するが
（ボックス２１０）、バス幅はビットの絶対数（すなわ
ち７２）、あるいは図５のフローチャートの場合、機能
ユニットのバス幅とマスタ（またはシステム）バス幅の
比（図５のボックス２１０）で効果的に表すことができ
る。
【００２９】マスタバス幅と機能ユニットバス幅が同じ
ならば（ボックス２２０）、Ｎ＝１であり、ＳＣ７５は
マスタバスから機能ユニットへ１：１のデータ転送を実
行する（ボックス２３０）。たとえば、図２のメモリＭ
ｅｍ２とマスタＭ１はそれぞれデータバスＤ５とＤ２を
有するが、これらのデータバスはいずれも１４４ビット
幅である。この場合、各クロックサイクル毎に、１４４
ビットパケットが１パケットずつ受け取り側装置のバス
上にドライブされる。
【００３０】全ての転送において、データ伝送は第３ク
ロックサイクル（図３）でマスタＭ１からレジスタＲ１
に向けて開始され、その後ＭＵＸ９５の選択された出力
でデータが利用可能になる。
【００３１】Ｍｅｍ２がそのデータの行先ならば、Ｒ５
用のＭＵＸ出力が選択される。次に、第４クロックサイ
クルでは、データがＭｅｍ２へ入力可能な状態になる。
これは、図３の転送モードＴ１に対応し、このモードで
は、各クロックサイクル毎に１４４ビットワードが１ワ
ードそっくり転送される。従って、クロックサイクル４
では、ワードＤ１がＭｅｍ２に転送される。一方、ワー
ドＤ２は、転送プロセスでワードＤ１より１クロックサ
イクル遅れるので、クロックサイクル５では、ワードＤ
２がＭｅｍ２に転送され、以下同様にして転送が行われ
る
【００３２】図５のボックス２４０では、Ｎ＜１、すな
わち機能ユニットのバス幅がマスタのバス幅より狭い
と、動作はボックス２５０へ進む。そうでなければ（す
なわちＮ＞１で、機能ユニットのバス幅マスタのバス幅
より大きければ）、動作はボックス２９０へ進み、ＳＣ
７５はマスタバスから機能ユニットへの１：Ｎデータ転
送を実行する。
【００３３】１：Ｎデータ転送（すなわち幅の狭いバス
から幅の広いバスへの転送）の場合、各クロックサイク
ルで完全な（この場合は１４４ビットの）ワードが転送
されるが、機能ユニットバスの全幅（この場合Ｎ×１４
４ビット）に達するにはＮサイクルが必要である（そし
て、一般に、機能ユニットワードはマスタバスワードよ
りＮ倍大きい）。これは、たとえば、２８８ビットバス
を有するメモリＭｅｍ１への転送の場合がそうである。
【００３４】これは、図３の転送モードＴ４に対応し、
このモードでは、クロック３でワードＤ１がレジスタＲ
４に転送され、クロック４でワードＤ２が転送される。
一実施形態においては、Ｒ４が１ワード（１４４ビッ
ト）をバッファリングして１サイクル置きにフルに書き
込まれる一方、１サイクル毎にもう１つのワードがバッ
ファリングされているワードと共にマスタＭ１へ送られ
るようにすることも可能である。すなわち、２転送クロ
ックサイクルの２番目のクロックサイクル（この場合は
図３のクロック５）で、ワードをレジスタＲ４を介して
１つ置きに「飛ばし」、これと同時にバッファリングさ
れているワードを転送することが効果的である。このよ
うにすると、クロック４で第１のワードＤ１がレジスタ
Ｒ４に記憶され、クロック５でワードＤ１がＭｅｍ１の
入力バスの最初の１４４ビットに供給される一方、これ
と同時にワードＤ２がレジスタＲ４を介して送られ
（「飛ばされ」）、Ｍｅｍ１へのバスの後の１４４ビッ
トに供給される。
【００３５】本発明の方法の動作で図５のボックス２５
０へ進む分岐は、システムバスより幅の狭いデータバス
を有する機能ユニットの場合を反映したものであり、そ
の場合の転送は、変形態様が可能ではあるが、マスタバ
スと機能ユニットとの間で部分ワードの転送が行われる
という共通性のある２つの方法のどちらかで行うことが
できる。パケットバッファ（すなわち、該当する出力レ
ジスタＲ４〜Ｒ７、あるいはこれと同等な該当する入力
レジスタＲ１〜Ｒ３中の待ち行列）を設けることがで
き、その場合は（ボックス２５０）、動作はボックス２
７０へ進み、マスタバスとパケットバッファとの間の
１：１データ転送が実行される。この場合は、マスタＭ
１はＳＣ７５によって１４４ビットバスＤ１を介してデ
ータをクロスバー９２へ転送する。待ち行列が書き込ま
れるにつれて、クロスバーから行先スレーブへ部分ワー
ドが転送される。たとえば、スレーブＳ１が行先である
と、その場合（図３のモードＴ２）、クロックサイクル
毎にワードの半分が転送されるので（Ｎ＝１／２）、１
／２：１のデータ転送が行われる。クロック４になる
と、ワードＤ１の最初の半分がＳ１へ転送される。そし
て、クロック５では、後半部Ｄ１．２が転送される。ク
ロック６では、２番目のワードの最初の半分Ｄ２．１が
転送され、以下同様にして転送が行われる。図３から、
これらの各ワード（Ｄ１．１＋Ｄ１．２；Ｄ２．１＋Ｄ
２．２；等々）は、スレーブＳ１へ転送されるのに２ク
ロックサイクルを要するということが解る。
【００３６】ここで、図３の第１６クロックサイクルで
は、１４ワードがクロスバー９２に転送済みであるが、
スレーブＳ１には６と１／２ワードしか転送されていな
い、すなわちスレーブのバンド幅が小さいために、実質
的に１：２の転送速度が達成されるということがわか
る。クロスバーに転送されるワードがこのようにスレー
ブに達するワードより余剰になる状況は、クロスバー
（パケット）待ち行列がフルになるまで続き得る。
【００３７】転送がスレーブＳ２に対して行われる場合
も同様の状況が生じる。この場合は、Ｎ＝１／４で、パ
ケットバッファから機能ユニットへのデータの転送は、
マスタバスからパケットバッファへの転送の４倍の時間
を要する。これは、図３の転送モードＴ３に対応し、こ
の転送モードでは、部分ワードの指定の仕方は、転送モ
ードＴ１の場合と同様である（すなわち、Ｄ１．１＋Ｄ
１．２＋Ｄ１．３＋Ｄ１．４が最初の全幅ワードよりな
り、以下同様に指定される）。この場合、スレーブＳ２
のバンド幅はスレーブＳ１のバンド幅の１／２しかない
ので、待ち行列は転送モードＴ２の場合より高速で書き
込まれる。
【００３８】本発明でパケットバッファ（すなわちパケ
ット待ち行列）を含まない実施形態の場合は、動作はボ
ックス２６０へ進み、ＳＣ７５は機能ユニットに向けて
実質的にＮ：１のデータ転送を実行する。これは、図４
のタイミング図に対応する。この場合は、機能ユニット
自体が必要なバスアダプタ（すなわち全幅入力データバ
スを有するそれ自体のデータバッファ）を具備していな
い限り（これは一つの実施態様である）、ＳＣ７５はワ
ードの転送を機能ユニットが対応できる速度に合わせて
遅延させなければならない。スレーブＳ１の例の場合
は、ＳＣはサイクル３でワードＤ１をクロスバーへ転送
しなければならない。入力レジスタＲ１〜Ｒ３は１４４
ビット幅なので、クロスバーではフルワードを受け入れ
ることができる。しかしながら、レジスタＲ６は７２ビ
ット幅でしかなく、遅延制御装置１１０がスレーブＳ１
の狭いバンド幅に対応するよう、レジスタＲ６への部分
ワード転送を管理する。
【００３９】従って、図４の転送モードＴ５では、クロ
ック３でワードＤ１がクロスバーへ転送され、クロック
４及び５で、Ｓ１へ転送される。クロック４では、クロ
スバーへの転送は、クロスバーがその状態になっていな
いので、行われない。クロック５では、ワードＤ２を転
送して、クロック６及び７でＳ１へ送ることができ、以
下同様に転送が行われる。実質的に２：１のデータ転送
が達成される。すなわち、各ワード（全幅、この場合は
１４４ビット）をＳ１へ転送するには２サイクルを要す
る。
【００４０】これはスレーブＳ２への転送の場合と類似
しているが、速度は１／２である（図４のモードＴ６及
びＴ３を参照）。必要な部分ワード転送を行うための論
理機構は容易に実装可能である。
【００４１】ここで、マスタバス幅より小さいバス幅の
スレーブへの転送速度は、パケットバッファの使用の有
無に関わらず同じであるということに留意すべきであ
る。主な違いは、待ち行列のない実施形態ではアイドル
クロックサイクルがインターリーブされているというこ
とである（これらのアイドルクロックサイクルはＳＣに
よって他のタスクのために使用することができるが、お
そらくある程度の非効率性が伴うことになろう）。
【００４２】Ｍｅｍ２への転送またはマスタバスの幅と
同じバス幅を有する他の装置への転送の場合は、図３の
モードＴ１が転送シーケンスを表している。これは、パ
ケットバッファリングを伴う、あるいはこれを伴わない
単純な１：１転送である。（レジスタＲ５の深さはシン
グルワードでも多ワードでもよい。）
【００４３】従って、本発明によれば、任意のサイズの
バス幅（マスタバスより大きい場合もあれば、小さい場
合もある）の装置を所与のサイズのマスタバスに接続す
ることができる。機能ユニットのバス幅は、マスタバス
の幅に均等に分割する必要はない。たとえば、６４ビッ
トバスの装置を１４４ビットバスに接続して、遅延制御
及び／またはパケットバッファをその接続された装置へ
の正しい転送速度が確保されるように設計することがで
きる。この場合は、転送は正確にＮ：１の速度では行わ
れないが、ワードがデータや動作の割込みが全くなしで
転送されると仮定した場合、速度は実質的にＮ：１、す
なわちこれに相当近い値になる。このようにして、１４
４ビットワードは、各々６４ビットを２回転送した後、
１６ビットを転送することによって６４ビットバスへ転
送することができる。装置に転送される最後のワードに
おける残りの４８ビットは、ゴミビットにする（従って
破棄される）こともできれば、装置に次の最初の４８ビ
ットを受け取るための回路（論理回路、バッファまたは
バッファ等）及び／またはソフトウェアを具備するか、
さらにはこれらと同様の構成を採用することが可能であ
る。この場合は、真のＮ：１転送速度比を達成すること
ができる。
【００４４】本発明のシステムは、所定の第１の幅を有
するデータバスを介して、そのバスにされていて第１の
幅と同じまたは異なる所定の第２の幅の装置バスを有す
る装置へ受け渡される一定のビット構造を持つあらゆる
データまたは命令等の転送に適用可能である。
【００４５】
【発明の効果】本発明によれば、バス幅の大きいマスタ
ーからそれより幅の狭いバスを持つ装置へも高速のデー
タ転送を行うことが可能であり、広い範囲の装置バス幅
に対応することができるため、装置はマスターと同じバ
ス幅を持つ必要がなく、装置設計上の経済性と効率が確
保される
【図面の簡単な説明】
【図１】 本発明を実装したコンピュータシステムの一
実施形態のブロック図である。
【図２】 本発明を実装したコンピュータシステムのよ
り汎用化した実施形態のブロック図である。
【図３】 本発明のシステムにおけるデータ転送のタイ
ミングを図解したタイミング図である。
【図４】 本発明のシステムにおけるデータ転送のタイ
ミングを図解したタイミング図である。
【図５】 本発明を実施する方法を示すフローチャート
である。
【符号の説明】
１０ コンピュータシステム、２０ ＵＰＡモジュー
ル、２５ 相互接続モジュール、３０ プロセッサ、４
０ グラフィック装置、５０ 入出力装置、７０相互接
続コントローラ、９０ クロスバー。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ. (72)発明者 ウイリアム・シイ・ヴァン・ルー アメリカ合衆国・94301・カリフォルニア 州・パロ アルト・エマーソン ストリー ト・2330 (72)発明者 ザヒール・エイブラヒム アメリカ合衆国・94043・カリフォルニア 州・マウンテン ヴュー・ガルシア アヴ ェニュ・2550

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 第１の幅を有する第１のバスからその第
    １の幅と異なる第２の幅を有する第２のバスへデータワ
    ードを転送するためのシステムにおいて：少なくとも１
    つの前記ワードを前記第１のバスから前記第２のバスへ
    転送するようにという要求を受け取るよう構成されてお
    り、前記第２の幅を検知するよう構成された第１のサブ
    システムを具備し、かつ第２の幅によって決まる速度で
    前記転送を実行するよう構成された第２のサブシステム
    を有するコントローラ；を具備したシステム。
  2. 【請求項２】 前記第１のバスと前記第２のバスとの間
    に接続されていて、複数の前記ワードを記憶するよう構
    成されたバッファと；記憶された前記ワードを前記第２
    の幅に対応する集合に分けて前記第２のバスへ転送する
    よう構成されたバッファ制御手段と；をさらに具備した
    請求項１記載のシステム。
  3. 【請求項３】 前記第２の幅が前記第１の幅より小さ
    く；前記集合が前記第２の幅より大きくない前記ワード
    の部分を含む；請求項２記載のシステム。
  4. 【請求項４】 前記第２の幅が前記第１の幅より大き
    く；前記集合が前記第１の幅より大きい前記ワードの超
    集合を含む；請求項２記載のシステム。
  5. 【請求項５】 前記第２のサブシステムが：前記第２の
    幅を検知するよう構成されたサイズ検知サブシステム
    と；前記ワードを前記第１のバスから前記第２のバスへ
    前記第２の幅に対応する転送速度で転送するよう構成さ
    れた転送速度制御サブシステムと；を具備する請求項１
    記載のシステム。
  6. 【請求項６】 前記第２の幅が前記第１の幅より小さ
    く；前記転送速度が前記第２の幅によって決まる；請求
    項５記載のシステム。
  7. 【請求項７】 前記第２の幅が前記第１の幅より大き
    く；前記転送速度が実質的に前記第１のバスの全転送速
    度である；請求項５記載のシステム。
  8. 【請求項８】 第１の幅を有する第１のバスからその第
    １の幅と異なる第２の幅を有する第２のバスへデータワ
    ードを転送する方法において： （１）前記第１のバスから前記第２のバスへ少なくとも
    １つの前記ワードを転送するようにという要求を受け取
    るステップと； （２）前記第２の幅を検知するステップと； （３）前記第２の幅によって決まる速度で前記転送を実
    行するステップと；を具備した方法。
  9. 【請求項９】 前記ステップ３が前記第１のバスと前記
    第２のバスとの間で複数の前記ワードをバッファリング
    するステップを具備する請求項８記載の方法。
  10. 【請求項１０】 前記第２の幅が前記第１の幅より小さ
    く；前記ステップ３が前記第１のバスから前記第２のバ
    スへの前記ワードの少なくとも一部の転送を遅延させる
    ことによって第２の幅に対応させるステップを含む；請
    求項８記載の方法。
  11. 【請求項１１】 プロセッサと；前記プロセッサに接続
    され、第１の幅を有し、前記第１の幅と異なる第２の幅
    を有する機能ユニットの第２のバスに接続されるよう構
    成された第１のバスと；少なくとも１つの前記ワードを
    前記第１のバスから前記第２のバスへ転送するようにと
    いう要求を受け取るように構成されており、前記第２の
    幅を検知するよう構成された第１のサブシステムと前記
    第２の幅によって決まる速度で前記転送を実行するよう
    構成された第２のサブシステムとを有するシステムコン
    トローラと；を具備したコンピュータシステム。
  12. 【請求項１２】 前記第２のサブシステムが：前記第１
    のバスと前記第２のバスとの間に接続されていて、複数
    の前記ワードを記憶するよう構成されたバッファと；記
    憶された前記ワードを前記第２の幅に対応する集合に分
    けて前記第２のバスへ転送するよう構成されたバッファ
    制御手段と；を具備する請求項１１記載のコンピュータ
    システム。
  13. 【請求項１３】 前記第２の幅が前記第１の幅より小さ
    く；前記集合が前記第２の幅より大きくない前記ワード
    の部分を含む；請求項１２記載のコンピュータシステ
    ム。
  14. 【請求項１４】 前記第２の幅が前記第１の幅より大き
    く；前記集合が前記第１の幅より大きい前記ワードの超
    集合を含む；請求項１２記載のコンピュータシステム。
  15. 【請求項１５】 前記第２のサブシステムが：前記第２
    の幅を検知するよう構成されたサイズ検知サブシステム
    と；前記ワードを前記第１のバスから前記第２のバスへ
    前記第２の幅に対応する転送速度で転送するよう構成さ
    れた転送速度制御サブシステムと；を具備する請求項１
    １記載のコンピュータシステム。
  16. 【請求項１６】 前記第２の幅が前記第１の幅より小さ
    く；前記転送速度が前記第２の幅によって決まる；請求
    項１５記載のコンピュータシステム。
  17. 【請求項１７】 前記第２の幅が前記第１の幅より大き
    く；前記転送速度が実質的に前記第１のバスの全転送速
    度である；請求項１５記載のコンピュータシステム。
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