JP2504206B2 - バスコントロ―ラ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ処理を行うシステムに関するもの
であり、特に、バスを介して、バスマスタと複数の相異
なるデータポート幅を持ったバススレーブとの間でデー
タ転送を行えるデータ処理システムにおけるバスコント
ローラに関するものである。

［従来の技術］ 相異なるデータポート幅をもったバススレーブの混在
するデータ処理システムにおいて、アドレス空間内に無
駄なくバススレーブを配置するための，従来の手段とし
ては、例えば、特表昭61−502565号公報に示された動的
バスサイジングを有するデータプロセッサがあった。

第10図は、上記特表昭61−502565号公報中に示された
バスコントローラに代表される，従来のバスサイジング
を有するバスコントローラを、本出願との比較において
示すためのブロック図である。

図において、10はバスマスタとなるデータプロセッ
サ、20はバスコントローラ、30は１つ又は複数のバスス
レーブの１つである記憶装置で、上記データプロセッサ
10には32ビットデータポートが備えられている。

データプロセッサ10はユーザが指定した命令を実行す
る。これらの命令の各々は適当な順序で記憶装置30から
読出される。各命令を実行する過程において、データプ
ロセッサ10は、８ビット（バイト）サイズのデータ,16
ビット（ハーフワード）サイズのデータ，又は32ビット
（ワード）サイズのデータについて、指定された動作を
行うことがある。これらのデータオペランドの大部分は
バスを介して記憶装置30から読出され，又は記憶装置30
に書込まれる。

他方、記憶装置30に代表されるバススレーブは、デー
タプロセッサ10のデータサポートより小さいデータポー
トを有することがある。８ビット又は16ビットの周辺機
能装置をバスに接続する場合や、一部のメモリがデータ
プロセサ10から離れた場所に配置され、その間のデータ
バスの本数を少なくしたい場合等がこれにあたる。

また、ポートサイズが同じでも、データプロセッサ10
によって要求されるオペランドは、バススレーブのデー
タポートとアラインしていないアドレスにあることもあ
りうる。

オペランドがアラインしていない場合，又はデータプ
ロセッサ10と記憶装置30のポートサイズが異なる場合に
は、バスコントローラ20がデータの転送されるバス上の
位置を調整して、要求されたデータ又は命令オペランド
を正しく転送する必要がある。

次に動作について説明する。

データプロセッサ10は、バスタイミング信号に含まれ
るバスサイクルスタート信号をバスコントローラ20に対
してアサートすることによってオペランド転送を要求
し、バスサイクルタイプ信号に含まれる によりオペランド転送の方向を示し、データサイズ信号
により転送されるべきオペランドのサイズを示す。また
データプロセッサ10は32ビットのマスタ側アドレス信号
（MA（0:31）を与え、オペランドはそのアドレスへ，又
はそのアドレスから転送される。

データプロセッサ10がオペランド書込みを要求する場
合の動作を更に詳しく説明する。バスコントローラ20は
バスサイクルスタート信号を受けると、マスタ側のアド
レス情報をスレーブ側のアドレス信号線に出力し、記憶
装置30に転送する。バスサイクルタイプ信号とデータサ
イズ信号についても同様である。一定時間後にバスコン
トローラ20はスレーブ側のバスタイミング信号に含まれ
るアドレススローブ信号（AS）をアサートし、有効なオ
ペランドアドレスがスレーブ側アドレス信号線上にある
ことを示す。

バスコントローラ20は、また、マスタ側のアドレス信
号の下位２ビットとデータサイズ信号の情報をもとにマ
スタ側とスレーブ側のデータバスの接続関係を決定し、
出力データをスレーブ側データバスの適当なバイトに与
える。更にバスコントローラ20は、スレーブ側のバスタ
イミング信号に含まれるデータストローブ信号（DS）を
アサートし、データバス上のオペランドが有効であるこ
とを記憶装置30に知らせる。

記憶装置30は、ASを受け取るとアドレス信号をデコー
ドし、自分が選択されていることを知るとオペランドを
ラッチする用意をする。転送が正しく行われるために記
憶装置30はデータポートの高位バイトをデータバスの高
位バイト側に詰めて配置している。従って、記憶装置30
はDSを受信するとオペランドサイクルの第１バスサイク
ルの期間中にオペランドの少なくとも高位バイトをラッ
チすることができる。

オペランドのデータポートからラッチ可能な部分をラ
ッチした後に、記憶装置30は転送の完了をデータプロセ
ッサ10に知らせるためにポートサイズ及び転送完了信号
を出力する。ポートサイズ及び転送完了信号は転送の対
象となった記憶装置30のデータポートのサイズをも示
す。

バスコントローラ20は、データサイズ信号，アドレス
信号の下位２ビット，及び記憶装置30から送られてきた
ポートサイズの情報を用いて、オペランドのどれだけの
部分の転送が済み，どれだけの転送が済んでいないかを
知ることができる。受信されていないオペランドの残り
の部分があればそのサイズを決定する。オペランドサイ
クルを完了するために追加のバスサイクルが必要な場
合、バスコントローラ20はオペランドの残りの部分に対
して下位２ビットのアドレス信号を再計算する。

バスコントローラ20は、上述したように，要求された
オペランドの全部が記憶装置30にラッチされるまで動作
し、オペランド全ての転送が完了すると、データプロセ
ッサ10に対してマスタ側の転送完了信号を出力する。

書込みオペランドサイクルは、下記のように要約でき
る。

バスマスタ及びバスコントローラ ２）アドレス信号を出力する。

３）データサイズ信号を出力する。

４）アドレスストローブ（AS）をアサートする。

５）アドレスの下位２ビットの情報とデータサイズの情
報をもとにデータを出力するデータバス上の位置を決
め、オペランドデータを出力する。

６）データストローブ（DS）をアサートする。

バススレーブ １）アドレス信号をデコードする。

２）データバス上のオペランドバイトをラッチする。

３）ポートサイズ及び転送完了信号をアサートする。

バスマスタ及びバスコントローラ ７）DSをネゲートする。

８）ASをネゲートする。

９）データバスへのオペランドの出力をやめる。

バススレーブ ４）ポートサイズ及び転送完了信号をネゲートする。

バスマスタ及びバスコントローラ 10）ポートサイズにより全てのオペランドの転送が完了
していない場合は、アドレス及びサイズを再計算し、
１）へ戻る。

11）さもなくばオペランドサイクル完了。

一方、読取りサイクルは下記のように要約できる。

バスマスタ及びバスコントローラ １）R/信号を読取りにセットする。

２）アドレス信号を出力する。

３）データサイズ信号を出力する。

４）ASをアサートする。

５）DSをアサートする。

バススレーブ １）アドレス信号をデコードする。

２）アドレス信号とデータサイズ信号に対応したデータ
バス上の位置にデータを出力する。

３）ポートサイズ及び転送完了信号をアサートする。

バスマスタ及びバスコントローラ ６）転送されてきたデータを、アドレス信号とポートサ
イズ，データサイズとから決まるバイト位置のレジスタ
にラッチする。

７）DSをネゲートする。

８）ASをネゲートする。

バススレーブ ４）データバスへのデータの出力をやめる。

５）ポートサイズ及び転送完了信号をネゲートする。

バスマスタ及びバスコントローラ ９）ポートサイズにより全てのオペランドの転送が完了
していない場合は、アドレス及びデータサイズを再計算
し、１）へ戻る。

10）さもなくばオペランドサイクル完了。

このようにして、バスコントローラ20はバススレーブ
からのポートサイズ情報をもとにして、サイクル毎に通
信バスのサイジングを動的に行うことができる。

［発明が解決しようとする課題］ 従来のバスサイジングを有するバスコントローラは以
上のように構成されているため、データ転送完了信号と
ポートサイズ応答とは、バススレーブにより同一の信号
線上に組合わせて出力してやる必要があり、次のような
問題点があった。

先ず、データ転送完了信号はバスサイクルのなるべく
後ろの方でサンプルすることがバス転送速度をあげる意
味から望ましいが、ポートサイズの情報は、そのサイズ
を基にデータのレジスタへの書込みのバイト位置を決
め、更に次のバスサイクルの開始までにアドレスの再計
算を行う必要があるため、早くサンプルすることが望ま
しい。従って、同一のタイミングでデータ転送完了信号
とポートサイズ応答信号をサンプルしてバスサイクルを
行うには高速な回路の実現が要求されていた。

また、バススレーブとは独立して動作しアドレス領域
に対応して予め決められたタイミングでデータ転送完了
信号をアサートするための，いわゆるウェイトコントロ
ーラを構成することが困難であった。

この発明は上記のような問題点を解消するためになさ
れたもので、ポートサイズの情報をバススレーブからの
応答に頼ることなく得ることができるバスコントローラ
を得ることを目的とする。

［課題を解決するための手段］ この発明に係るバスコントローラは、アドレス領域と
ポートサイズとの対照表を有し、バスサイクル時にマス
タ側アドレス情報から前記対照表を用いてポートサイズ
情報を得る判定手段と、バスマスタ側の１サイクルをも
とにバススレーブ側に対して前記ポートサイズ情報に応
じた複数サイクルのバスアクセスを起動するバスタイミ
ング制御手段を備えたものである。

［作用］ この発明のバスコントローラは、アドレス領域−ポー
トサイズ対照表を用いて、マスタ側アドレス情報からポ
ートサイズ情報を得ることにより、ポートサイズ情報を
バススレーブからのデータ転送完了信号とは独立に生成
することができ、一度に転送を行うバススレーブ側のデ
ータの最大幅と、データの入出力を行うビット位置とを
調節し、データ転送を行う対象となるバススレーブのポ
ートサイズに合わせたデータ幅及びサイクル数でデータ
転送を行うことができる。

［実施例］ 以下、この発明の一実施例を図について説明する。

第１図は、この発明によるバスコントローラを用いた
データ処理システムの一実施例を示すブロック図であ
る。また第２図は、第１図に示したバスコントローラ内
のブロック構成図である。

各図において、10は32ビットアドレスバス及び32ビッ
トデータバスをもつデータプロセッサ（バスマスタ）、
20はバスコントローラ、30は記憶装置（バススレーブ）
である。上記バスコントローラ20は、第２図に示すよう
に、システムの各アドレス領域とそれぞれのポートサイ
ズの対応関係を示すアドレス領域−ポートサイズ対照表
211を有し，バスサイクル時にデータプロセッサ10から
のアドレス情報に基づき上記対照表211を用いてポート
サイズ情報を得てポートサイズ信号として出力するバス
サイズ判定回路21と、基準クロック，マスタ側バスタイ
ミング信号，マスタ側バイトコントロール信号，スレー
ブ側転送完了信号及び上記ポートサイズ信号が入力さ
れ、スレーブ側バスタイミング信号，マスタ側転送完了
信号及び分割バスサイクル番号信号を出力するバスタイ
ミング回路22と、マスタ側バスサイクルタイプ信号、マ
スタ側アドレス信号，マスタ側バイトコントロール信号
及び上記分割バスサイクル番号信号が入力され、スレー
ブ側バスサイクルタイプ信号，スレーブ側アドレス信号
及びスレーブ側バイトコントロール信号を出力するアド
レスバスインタフェース回路23と、マスタ側バスサイク
ルタイプ信号，マスタ側バイトコントロール信号及び上
記ポートサイズ信号と分割バスサイクル番号信号が入力
され、マスタ側データバスとスレーブ側データバスとの
接続関係を決定して接続を行うデータバスインタフェー
ス回路24とから構成されている。

上記各回路21〜24の具体的な内部構成を第３図，第４
図，第６図，第８図に示す。なお、ここでは16ビットと
32ビットのポートサイズに適応できるバスコントローラ
の場合を示している。

バスサイズ判定回路21は、第３図に示すように、マス
タ側アドレス信号の上位所定ビットを入力して各ビット
毎にアドレス領域指定用レジスタに設定された値と一致
するか否かを判定し，全てが一致したときに出力を有意
にするアドレス領域判定回路211aと，上記出力が有意の
ときポートサイズ２バイト指定レジスタに設定された値
を出力するポートサイズ指定回路211bとが対となって、
これらが各アドレス領域に対応して設けられ、各出力の
論理和をオアゲート211cでとることによりポートサイズ
信号として を出力するように構成されており、これらにより本願の
特徴的部分となるアドレス領域−ポートサイズ対照表21
1が実現されている。

バスタイミング回路22は、第４図に示すように、各種
論理回路221a〜221hと各種フリップフロップ222a〜222g
とから構成され、各信号の入力タイミングの一例を第５
図に示す。また、アドレスバスインタフェース回路23
は、第６図に示すように、２バイトバス用アドレス生成
回路231を含み構成され、この２バイトバス用アドテス
生成回路231はその入出力が第７図の真理値表を満足す
るよう，各種論理回路で実現される。また、データバス
インタフェース回路24は、第８図に示すように、データ
バスコネクト信号生成回路241と、このデータバスコネ
クト信号と に従って、マスタ側データバスMD0〜MD15とスレーブ側
データバスSD0〜SD15を接続するデータバスバッファ24
2,マスタ側データバスMD16〜MD31とスレーブ側データバ
スSD0〜SD15を接続するデータバスバッファ243,マスタ
側データバスMD16〜MD31とスレーブ側データバスSD16〜
SD31を接続するデータバスバッファ244とから構成され
ており、上記データバスコネクト信号生成回路241は、
その入出力が第９図の真理値表を満足するよう，各種論
理回路によって実現される。

次に動作について説明する。

データプロセッサ10は、32ビット,16ビット,8ビット
の各サイズのデータオペランドに対して定められた動作
を行う。

データプロセッサ10は、マスタ側バスタイミング信号
に含まれるバスサイクルスタート信号（BS）をバスコン
トローラ20に対してアサートすることでバスサイクルを
要求し、マスタ側バスサイクルタイプ信号に含まれる を出力して転送の方向を示す。更に転送開始アドレスと
転送データのバイト位置とを示すために、マスタ側アド
レス信号（MA（0:29））とバイトコントロール信号（MB
C（0:3））とを出力する。ここにおいて、MA0がMSB（最
上位ビット）であり、アドレスの最下位の２ビットはMB
C（0:3）信号にデコードされている。MBC0,MBC1,MBC2,M
BC3の各信号は、それぞれアドレスの最下位２ビットが
（00），（01），（10），（11）の各アドレス位置に転
送すべきバイトであることを示す。

バスコントローラ20は、その内部構成要素であるバス
サイズ判定回路21において、MA（0:29）の一部又は全部
を用いて、アドレス領域−ポートサイズ対照表211を参
照し、起動されたバスサイクルがどのポートサイズの定
義されているアドレス領域を対象としているか検出す
る。その結果、バスサイクルの対象が16ビットのポート
サイズの定義されたアドレス領域であるときには、 をアサートし、バスコントローラ20内の各回路に知らせ
る。

ポートサイズが16ビットであり、転送すべきデータが
32ビットである場合のように、第２のサイクルを必要と
するときは、バスタイミング回路22が、上記 マスタ側バイトコントロール信号（MBC1,2），スレーブ
側転送完了信号をもとに必要なサイクル数を決定し、ス
レーブ側転送完了信号をカウントして、スレーブバス第
２サイクル信号を生成する。また、バスタイミング回路
22は、マスタ側バスタイミング信号をもとにスレーブ側
バスタイミング信号を生成する。

データバスインタフェース回路24は、上記スレーブバ
ス第２サイクル信号， マスタ側バイトコントロール信号（MBC0,1）の情報をも
とに、要求されているバスサイクルを対象としている領
域のポートサイズに合わせて実行するための，マスタ側
データバス（MDB）とスレーブ側データバス（SDB）との
接続関係を決定し、データバスコネクト信号（DBCN（H
H,LL,LH）を用いてデータバスを接続する。ここにおい
て、DBCNHH信号はMDB（0:15）とSDB（0:15）の接続を,D
BCNLL信号はMDB（16:31）とSDB（16:31）の接続を,DBCN
LH信号はMDB（16:31）とSDB（0:15）の接続を示してい
る。

バスコントローラ20は記憶装置30に対しては、転送の
方向を示すR/信号，有効なアドレス信号がスレーブ側
アドレスバス上に出力されているタイミングを示すアド
レスストローブ信号（AS），書込み動作時に有効なデー
タ信号がスレーブ側データバス上に出力されているタイ
ミングを示すデータストローブ信号（DS）を出力する。

16ビットのポートサイズの領域に対して必要となるア
ドレスの下位のビットSA30は、MBC（0:3）信号を基にバ
スコントローラ20内のアドレスバスインタフェース回路
23により生成される。

一回のバスサイクルは、スレーブ側の転送完了信号が
バスコントローラ20に対してアサートされるか，又はバ
スコントローラ20内部で一定時間の計時を行った後に終
了するが、ポートサイズが小さいために要求されたオペ
ランドの転送が一部しか完了していないときは、バスコ
ントローラ20により、自動的にバスサイクルが再起動さ
れる。再起動時のバスサイクルにおけるアドレスの下位
ビットSA30はバスコントローラ20により再度計算され出
力される。

書込みオペランドサイクルは、下記のように要約でき
る。

１）R/信号により書込みを行うことを示す。

２）アドレス領域−ポートサイズ対照表を用いてポート
サイズを求める。

３）ポートサイズに合わせたデータバス上のバイト位置
を用いて転送を行う。

４）全てのオペランドが受信されないと、アドレス及び
サイズを再計算し、３）へ戻る。

５）さもなくばオペランドサイクル完了。

一方、読取りサイクルは、下記のように要約できる。

１）R/信号により読取りを行うことを示す。

２）アドレス領域−ポートサイズ対照表を用いてポート
サイズを求める。

３）ポートサイズに合わせたデータバス上のバイト位置
を用いて転送を行う。

４）全てのオペランドが受信されないと、アドレス及び
サイズを再計算し、３）へ戻る。

５）さもなくばオペランドサイクル完了。

このようにして、バスコントローラ20はアドレス領域
毎に通信バスのサイジングを行うことができる。

なお、前記のアドレス領域−ポートサイズ対照表の内
容は、第３図に示すようにレジスタを用いて構成するこ
とにより、ソフトウェアにより書き替えが可能となる。

また、リセット後のポートサイズをどれにするかは、
特定の信号線のリセット時のレベルにより初期設定され
るようにすることも可能である。

また、ここで示したバスコントローラの機能をバスマ
スタであるデータプロセッサに持たせることも可能で、
第１図に一点鎖線で示すようにバスマスタと同一の半導
体集積回路40上に構成することにより、データ処理シス
テムの構成がより簡単になる。更に、データプロセッサ
がアドレス領域対応のウェイトコントローラをも備えて
いる場合には、ウェイトコントローラ内のアドレス領域
−ウェイト数対照表にポートサイズ指定フィールドを併
設することにより、バスコントローラ内の回路の一部を
省略することも可能である。

また、上記実施例では、16ビットと32ビットのポート
サイズに対応するバスコントローラを示したが、他のポ
ートサイズの組合わせに対しても同様のバスコントロー
ラを実現できることはいうまでもない。

また、上記実施例では、バスマスタ及びバススレーブ
として、それぞれ代表的なデータプロセッサ及び記憶装
置を用いて説明したが、この他に、バスマスタとしては
ダイレクトメモリアクセス（DMA）コントローラ等があ
り、バススレーブとしては各種の入出力装置等があり、
これらに対しても同様に本発明を適用できる。

［発明の効果］ 以上のように、この発明によれば、バスコントローラ
にアドレス領域−ポートサイズ対照表を備え、アドレス
信号から前記対照表を用いてポートサイズ情報を得るよ
うにしたので、バススレーブからの応答信号としてはポ
ートサイズ信号が不要となり、データ処理システムの実
現が簡単になる効果がある。

【図面の簡単な説明】

第１図はこの発明によるバスコントローラを用いたデー
タ処理システムの一実施例を示すブロック図、第２図は
第１図に示すバスコントローラの一実施例を示すブロッ
ク構成図、第３図は第２図のバスサイズ判定回路の詳細
構成図、第４図は同じくバスタイミング回路の詳細構成
図、第５図は第４図の動作を示すタイミングチャート、
第６図は第２図のアドレスバスインタフェース回路の詳
細構成図、第７図は第６図の動作を示す図表、第８図は
第２図のデータバスインタフェース回路の詳細構成図、
第９図は第８図の動作を示す図表、第10図は従来のバス
コントローラを用いたデータ処理システムのブロック図
である。 10はデータプロセッサ（バスマスタ）、20はバスコント
ローラ、21はバスサイズ判定回路（判定手段）、211は
アドレス領域−ポートサイズ対照表、22はバスタイミン
グ回路、23はアドレスバスインタフェース回路、24はデ
ータバスインタフェース回路、30は記憶装置（バススレ
ーブ）。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】バスマスタとバススレーブとの間にバスを
   介して接続され、データ転送を行う対象となるバススレ
   ーブのポートサイズ情報に基づき、バスマスタと複数の
   相異なるデータポート幅を持ったバススレーブとの間で
   データ転送を行えるようにしたバスコントローラにおい
   て、 アドレス領域とポートサイズとの対照表を有し，バスサ
   イクル時にマスタ側アドレス情報から前記対照表を用い
   てポートサイズ情報を得る判定手段と、バスマスタ側の
   １サイクルをもとにバススレーブ側に対して前記ポート
   サイズ情報に応じた複数サイクルのバスアクセスを起動
   するバスタイミング制御手段を備えたことを特徴とする
   バスコントローラ。