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KR0157924B1 - 데이타 전송 시스템 및 그 방법 - Google Patents

데이타 전송 시스템 및 그 방법 Download PDF

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KR0157924B1
KR0157924B1 KR1019950055619A KR19950055619A KR0157924B1 KR 0157924 B1 KR0157924 B1 KR 0157924B1 KR 1019950055619 A KR1019950055619 A KR 1019950055619A KR 19950055619 A KR19950055619 A KR 19950055619A KR 0157924 B1 KR0157924 B1 KR 0157924B1
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data
data word
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bytes
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권기영
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문정환
엘지반도체주식회사
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Abstract

본 발명은 워드의 폭이 서로 틀리며, 각기 다른 클럭 신호에 의해 동기되는 제1, 제2시스템 버스에 있어, 제1시스템 버스로부터 입력된 데이타 워드를 제2시스템 버스의 워드의 폭으로 워드의 폭을 변환하여 제2시스템 버스로 출력하고, 제2시스템 버스로부터 입력된 데이타 워드를 제1시스템 버스의 워드 폭으로 워드의 폭을 변환하여 제1시스템 버스로 출력함으로써, 워드의 폭이 상이한 두 시스템 버스간에 쌍방향 데이타 전송을 가능하도록 한 데이타 전송 시스템에 관한 것이다.

Description

데이타 전송 시스템 및 그 방법
제1도는 종래 기술에 의한 데이타 전송 시스템을 도시한 블럭도.
제2도는 본 발명에 의한 데이타 전송 시스템을 도시한 블럭도.
* 도면의 주요부분에 대한 부호의 설명
1,12 : 시스템 버스 2,11 : 시스템 인터페이스
3,9 : FIFO 버퍼 메모리 4,10 : FIFO 제어부
5,8 : 래치 6,7 : 바이트 선택부
본 발명은 2개의 시스템 버스간의 데이타 전송 시스템 및 그 방법에 관한 것으로, 특히 각기 다른 클럭 신호에 동기되며 워드(word)의 폭(width)이 서로 다른 시스템 버스 상호간에 쌍방향 데이타 전송을 가능하도록 하는 데이타 전송 시스템 및 그 방법에 관한 것이다.
일반적으로, 폭이 넓은 버스(wider bus)로부터 폭이 좁은 버스로 제공되는 데이타에는 유효 데이타가 버스의 전 폭(full width)을 차지하는 전 단어(full word)와, 유효 데이타가 버스의 일부만을 차지하는 부분 단어(partial word)등이 있다. 전 단어이든 부분 단어이든간에 데이타 워드(data word)는 그 전체로 FIFO 버퍼 메모리에 기록되는데, 이 때 홀(hole)이라고 하는 상태 태그 비트(status tag bit)가 상기 기록되는 데이타의 유, 무효 여부에 따라 적절히 마킹되어진다. 부분 단어의 전송시에는, 그 단어에 포함된 유효 데이타는 다른 버스로 전송되고 무효 데이타(invalid data)는 다른 버스로 전송되지 않도록 하여야 한다. 그러므로, 상기 버퍼 메모리의 출력단자에는 바이트 트래커(byte tracker)가 설치되어, 어떤 바이트가 전송되어야 할지를 결정하게 된다. 즉, FIFO 버퍼 메모리로부터 각 워드가 리드될 때, 바이트 트래커가 상기 홀의 정보를 검색하여 워드의 유효 데이타는 전송하고 무효 데이타는 차단한다.
제1도는 종래 기술에 의한 데이타 전송 시스템을 도시한 것이다. 시스템 버스(34)는 32비트 폭의 데이타 버스(32-bit wide data bus)이다. 시스템 인터페이스(48)는 상기 시스템 버스(34)를 FIFO 버퍼 메모리(42)에 연결하여, n 바이트로 된 데이타 워드(62)를 상기 FIFO 버퍼 메모리(42)로 제공하게 된다. 또한, 상기 인터페이스(48)는 상기 데이타 워드(62)와 함께 시스템 버스(34)로부터 입력되는 n 비트의 홀을 FIFO 버퍼 메모리(42)로 전달한다. 따라서, FIFO 버퍼 메모리(42)는 상기 데이타 워드(62)와 홀을 제1도에 도시된 형태로 기록하게 된다. 제1도는 상기 데이타 워드(62)가 4바이트이고, 각 바이트의 상태 태그 비트인 홀이 4비트이며, 상기 4바이트의 데이타 워드(62) 각각은 8비트로 된 경우를 예시한 도면이다.
n:1 멀티플렉서(64)는 32비트 폭의 버스(66)를 통해 상기 FIFO 버퍼 메모리(42)의 출력단에 연결된다. 멀티플렉서(64)는 상기 FIFO 버퍼 메모리(42)에서 출력되는 4바이트의 데이타 워드(62)로부터 유효한 바이트를 멀티플렉싱하여 8비트의 버스(68)로 출력한다. 바이트 트래커(70)는 상기 멀티플렉서(64)를 제어하는데, 상기 FIFO 버퍼 메모리(42)로부터 입력되는 4비트인 홀의 정보를 이용하여 4바이트의 데이타 워드(62)중 어떤 바이트가 상기 출력 버스(68)로 보내져야 하는가를 결정한다.
제1도의 FIFO 버퍼 메모리(42)에서, 마킹된 홀이 0이면 해당 바이트가 유효함을 나타내고, 홀이 1이면 해당 바이트가 무효함을 나타낸다. 예를 들어, 상기 FIFO 버퍼 메모리(42)의 첫번째 행(row)의 바이트(V0,V1,V2,V3)와 홀(0,0,0,0)이 각각 멀티플렉서(64)와 바이트 트래커(70)에 입력되었다고 하면, 바이트 트래커(70)는 홀의 정보에 따라 상기 바이트(V0,V1,V2,V3)가 모두 유효하다고 판단한다. 따라서, 바이트 트래커(70)는 입력된 바이트가 모두 유효함을 알리는 제어 신호(COL)를 멀티플렉서(64)로 출력한다. 멀티플렉서(64)는 바이트 트래커(70)의 제어 신호(COL)에 따라 FIFO 버퍼 메모리(42)로부터 입력된 4바이트의 데이타 워드(V0-V3)를 차례로 버스(68)로 출력하게 된다. 이와같이, 첫번째 행에 대한 동작이 완료되고 나면, 바이트 트래커(70)는 리드 워드(readword)라고 하는 제어 신호를 상기 FIFO 버퍼 메모리(42)로 출력하고, 이에 따라 FIFO 버퍼 메모리(42)는 두번째 행의 4바이트 데이타 워드(X,V4,V5,V6) 및 해당 홀(1,0,0,0)을 멀티플렉서(64)와 바이트 트래커(70)로 각각 출력한다. 바이트 트래커(70)와 멀티플렉서(64)는 상기와 같은 방법으로 유효한 바이트(V4,V5,V6)만 선택하여 버스(68)로 출력하게 된다.
상기 버스(68)에 제공되는 유효 바이트는 외부 회로(미도시)에 의해 병렬의 형태로 이용되거나, 또는 병렬/직렬 변환기(69)에 의해 직렬 비트 스트림으로 변환된다. 8비트 단위, 즉 1바이트 단위로 출력되는 바이트가 병렬/직렬 변환기(69)에 의해 직렬 비트 스트림으로 변환될 경우에는, 병렬/직렬 변환기(69)가 8비트 단위로 입력되는 바이트를 1비트 단위로 변환하여 맨체스터 인코더/디코더(36)등과 같은 엘리먼트를 통해 다른 버스로 공급한다. 해당 바이트에 대한 병렬/직렬 변환이 완료되면, 병렬/직렬 변환기(69)가 리드(READ)신호를 상기 멀티플렉서(64)로 출력하여 다음 번의 1개의 바이트가 입력되도록 하게 된다.
상기 바이트 트래커(70)에 인가되는 신호로서는 클럭(Clock) 신호와 리세트(Reset) 신호 그리고 리드 바이트(readbyte) 신호 등이 있다. 클럭 신호는 시스템의 동기를 위한 시스템 클럭 신호이며, 리세트 신호는 파워 온 리세트(power on reset)의 경우와 같이 바이트 트래킹 시스템이 리세트되어야 할 시점을 결정하는 신호이다. 그리고 리드 바이트(read byte) 신호는 버스(68)로 출력되는 데이타의 단위를 결정하는 신호로서, 제1도에서는 상기 버스(68)에 1바이트 단위의 데이타가 출력됨을 가정하였다.
그러나, 종래 기술에 의한 데이타 전송 시스템은 폭이 서로 다른 버스간의 데이타 전송에 있어서, 폭이 넓은 버스로부터 폭이 좁은 버스쪽으로의 데이타 전송에만 적용 가능하여, 폭이 서로 다른 버스의 상호간의 쌍방향 데이타 전송에 적합하지 못할 뿐만 아니라, 멀티 클럭을 사용하는 시스템에 적용하기가 용이하지 않은 문제점이 있었다.
따라서, 본 발명의 목적은 멀티 클럭을 사용하는 시스템에 있어 폭이 서로 다른 버스 상호간에 쌍방향 데이타 전송에 적합하도록 한 데이타 전송 시스템 및 그 방법을 제공하는데 있다.
상기의 목적을 달성하기 위하여, 본 발명에 의한 데이타 전송 시스템은 제1시스템 인터페이스를 통해 복수개의 바이트로 구성되는 데이타 워드를 제1클럭 신호에 동기되어 전송하는 제1시스템 버스와, 제2시스템 인터페이스를 통해 복수개의 바이트로 구성되는 데이타 워드를 제2클럭 신호에 동기되어 전송하는 제2시스템 버스를 가지며, 상기 제1, 제2시스템 버스 상호간에 데이타 워드를 전송하는 데이타 전송 시스템에 있어, 상기 제1시스템 인터페이스를 통해 입력되는 제1시스템 버스의 데이타 워드를 저장하거나, 저장된 데이타 워드를 상기 제1시스템 인터페이스를 통해 상기 제1시스템 버스로 출력하는 제1FIFO 버퍼 메모리와, 상기 제1클럭 신호에 동기되며, 상기 제1FIFO 버퍼 메모리로부터 데이타 워드를 소정의 바이트 단위로 래치하는 제1래치와, 상기 제2클럭 신호에 동기되며, 상기 제1래치에 래치된 바이트를 소정의 바이트 단위로 선택하는 제1바이트 선택부와, 상기 제1바이트 선택부에서 출력된 바이트를 상기 제2시스템 인터페이스를 통해 상기 제2시스템 버스로 출력하거나, 상기 제2시스템 인터페이스를 통해 입력되는 제2시스템 버스의 데이타 워드를 저장하는 제2FIFO 버퍼 메모리와, 상기 제2클럭 신호에 동기되며, 상기 제2FIFO 버퍼 메모리로부터 데이타 워드를 소정의 바이트 단위로 래치하는 제2래치와, 상기 제1클럭 신호에 동기되며, 상기 제2래치에 래치된 바이트를 소정의 바이트 단위로 선택하여 상기 제1FIFO 버퍼 메모리로 출력하는 제2바이트 선택부와, 상기 제1클럭 신호에 동기되며, 상기 제1시스템 버스로부터 상기 제2시스템 버스로 데이타 워드를 전송할 때에는 상기 제1시스템 버스로부터 상기 제1FIFO 버퍼 메모리에 입력된 데이타 워드가 상기 제1래치에 래치되도록 하고, 상기 제2시스템 버스로부터 상기 제1시스템 버스로 데이타 워드를 전송할 때에는 상기 제2바이트 선택부로부터 상기 제1FIFO 버퍼 메모리에 입력된 데이타 워드가 상기 제1시스템 버스로 출력되도록 하는 제1FIFO 제어부와, 상기 제2클럭 신호에 동기되며, 상기 제1시스템 버스로부터 상기 제2시스템 버스로 데이타워드를 전송할 때에는 상기 제1바이트 선택부로부터 상기 제2FIFO 버퍼 메모리에 입력된 데이타 워드가 상기 제2시스템 버스로 출력되도록 하고, 상기 제2시스템 버스로부터 상기 제1시스템 버스로 데이타 워드를 전송할 때에는 상기 제2시스템 버스로부터 상기 제2FIFO 버퍼 메모리에 입력된 데이타 워드가 상기 제2래치로 출력되도록 하는 제2FIFO 제어부를 포함하여 구성된다.
또한, 상기의 목적을 달성하기 위하여 본 발명에 의한 데이타 전송 방법은 데이타 워드의 폭이 서로 틀리며, 각기 다른 클럭 신호에 의해 동기되는 제1, 제2시스템 버스 상호간에 복수개의 바이트 단위로 데이타 워드를 전송하는 데이타 전송 시스템에 있어, 상기 제1시스템 버스에 입력되는 데이타 워드의 폭을 상기 제2시스템 버스의 데이타 워드 폭으로 변환하여 제2시스템 버스로 출력하는 제1과정과, 상기 제2시스템 버스에서 입력되는 데이타 워드의 폭을 상기 제1시스템 버스의 데이타 워드 폭으로 변환하여 제1시스템 버스로 출력하는 제2과정으로 구성된다.
제2도는 본 발명에 의한 데이타 전송 시스템을 도시한 블럭도로서, 데이타 워드가 32비트로 된 시스템 데이타 버스인 제1시스템 버스(1)와, 데이타 워드가 16비트로 된 시스템 데이타 버스(12)와, 상기 제1시스템 버스(1)에 연결되어 4바이트 단위로 데이타 워드를 공급하는 제1시스템 인터페이스(2)와, 상기 제1시스템 인터페이스(2)에 연결되어 4바이트 단위로 데이타 워드를 저장하고 출력하는 제1FIFO 버퍼 메모리(3)와, 상기 제1FIFO 버퍼 메모리(3)를 제어하는 제1FIFO 제어부(4)와, 상기 제1FIFO 버퍼 메모리(3)로부터 바이트 단위로 데이타 워드를 래치하는 제1래치(5)와, 상기 제2시스템 버스(12)의 데이타 워드의 폭과 상응하도록 상기 제1래치(5)로부터 소정 갯수의 바이트를 선택하는 제1바이트 선택부(6)와, 상기 제1바이트 선택부(6)와 제2시스템 인터페이스(11) 사이에 위치되어 2바이트 단위로 데이타 워드를 저장하고 출력하는 제2FIFO 버퍼 메모리(9)와, 상기 제2FIFO 버퍼 메모리(9)를 제어하는 제2FIFO 제어부(10)와, 상기 제2FIFO 버퍼 메모리(9)와 제2시스템 버스(12) 상호간에 2바이트 단위로 데이타 워드를 공급하는 제2시스템 인터페이스(11)와, 상기 제2FIFO 버퍼 메모리(9)로부터 바이트 단위로 데이타 워드를 래치하는 제2래치(8)와, 상기 제1시스템 버스(1)의 데이타 워드의 폭과 상응하도록 상기 제2래치(8)로부터 소정 갯수의 바이트를 선택해서 제1FIFO 메모리(3)에 전송하는 제2바이트 선택부(7)로 구성된다.
여기서, 상기 제1FIFO 제어부(4)는 상기 제1시스템 버스(1)로부터 제2시스템 버스(12)로 데이타 워드를 전송할 때에는 상기 제1시스템 버스(1)로부터 상기 제1FIFO 버퍼 메모리(3)에 입력된 데이타 워드가 상기 제1래치(5)에 래치되도록 하고, 상기 제2시스템 버스(12)로부터 제1시스템 버스(1)로 데이타 워드를 전송할 때에는 상기 제2바이트 선택부(7)로부터 제1FIFO 버퍼 메모리(3)에 입력된 데이타 워드가 상기 제1시스템 버스(1)로 출력되도록 제어한다. 그리고, 상기 제2FIFO 제어부(10)는 상기 제1시스템 버스(1)로부터 제2시스템 버스(12)로 데이타 워드를 전송할 때에는 상기 제1바이트 선택부(6)로부터 상기 제2FIFO 버퍼 메모리(9)에 입력된 데이타 워드가 상기 제2시스템 버스(12)로 출력되도록 하고, 상기 제2시스템 버스(12)로부터 제1시스템 버스(1)로 데이타 워드를 전송할 때에는 상기 제2시스템 버스(12)로부터 상기 제2FIFO 버퍼 메모리(9)에 입력된 데이타 워드가 상기 제2래치(8)로 출력되도록 제어한다.
이와같이 구성된, 본 발명에 의한 데이타 전송 시스템 및 그 방법을 상세히 설명하면 다음과 같다.
먼저, 데이타 워드가 32비트인 제1시스템 버스(1)로부터 데이타 워드가 16비트인 제2시스템 버스(12)로 데이타를 전송하고자 하는 경우, 32비트의 폭의 제1시스템 버스(1)와 제1시스템 인터페이스(2)를 통해 4바이트 단위(각각의 바이트는 8비트씩)의 데이타 워드가 제1FIFO 버퍼 메모리(3)에 입력된 다음 제1래치(5)로 출력된다. 이때 상기 제1FIFO 버퍼 메모리(3)는 제1FIFO 제어부(4)의 제어 신호에 따라 제어되는데, 상기 제1FIFO 제어부(4)는 리세트(RESET) 신호에 의해 초기화되며, 제1클럭 신호(CLK1)에 동기된다. 제1클럭 신호(CLK1)에 동기되는 제1래치(5)는 상기 제1FIFO 버퍼 메모리(3)에서 출력되는 4바이트의 데이타 워드를 차례로 래치하게 되는데, 제2도에서는 제1래치(5)가 3개의 데이타 워드(12바이트=96비트)를 래치할 수 있도록 구성된 예를 나타낸 것이다.
제2클럭 신호(CLK2)에 동기되는 제1바이트 선택부(6)는 상기 제1래치(5)에 래치된 12개의 바이트 중에서 상기 제2시스템 버스(12)의 데이타 워드 폭과 동일하도록 2바이트 단위의 데이타 워드를 선택하여 제2FIFO 버퍼 메모리(9)로 출력한다. 제2FIFO 버퍼 메모리(9)는 상기 제1바이트 선택부(6)에서 출력되는 2바이트의 데이타 워드가 차례로 입력된 다음 제2시스템 인터페이스(11)로 출력된다. 상기 제2FIFO 버퍼 메모리(9)는 제2FIFO 제어부(10)의 제어 신호에 따라 제어되는데, 상기 제2FIFO 제어부(10)는 리세트(RESET) 신호에 의해 초기화되며, 제2클럭 신호(CLK2)에 동기된다. 제2시스템 인터페이스(11)는 상기 제2FIFO 버퍼 메모리(9)에서 출력되는 2바이트 단위의 데이타 워드를 제2시스템 버스(12)로 출력하게 된다. 그리하여, 32비트 폭의 제1시스템 버스(1)로부터 출력된 데이타가 16비트 폭의 제2시스템 버스(16)로 전송되게 되는 것이다.
한편, 16비트 폭의 제2시스템 버스(12)로부터 32비트 폭의 제1시스템 버스(1)로 데이타를 전송하고자 하는 경우, 16비트 폭의 제2시스템 버스(12)와 제2시스템 인터페이스(11)를 통해 2바이트 단위(각각의 바이트는 8비트)의 데이타 워드가 제2FIFO 버퍼 메모리(9)에 입력된 다음 제2래치(8)로 출력된다. 이때 상기 제2FIFO 버퍼 메모리(9)는 제2FIFO 제어부(10)의 제어 신호에 따라 제어된다. 제2클럭 신호(CLK2)에 동기되는 제2래치(8)는 상기 제2FIFO 버퍼 메모리(9)에서 출력되는 2바이트의 데이타 워드를 차례로 래치하게 되는데, 제2도에서는 제2래치(8)가 6개의 데이타 워드(12바이트=96비트)를 래치할 수 있도록 구성된 예를 나타낸 것이다.
제1클럭 신호(CLK1)에 동기되는 제2바이트 선택부(7)는 상기 제2래치(8)에 래치된 12개의 바이트중에서 상기 제1시스템 버스(1)의 데이타 워드의 폭과 동일하도록 4바이트 단위의 데이타 워드를 선택하여 제1FIFO 버퍼 메모리(3)로 출력한다. 제1FIFO 버퍼 메모리(3)는 상기 제2바이트 선택부(7)에서 출력되는 4바이트 단위의 데이타 워드가 차례로 입력된 다음 제1시스템 인터페이스(2)로 출력된다. 이때, 상기 제1FIFO 버퍼 메모리(3)는 제1FIFO 제어부(4)의 제어 신호에 따라 제어된다. 제1시스템 인터페이스(2)는 상기 제1FIFO 버퍼 메모리(3)에서 출력되는 4바이트의 데이타 워드를 제1시스템 버스(1)로 출력하게 된다. 그리하여, 16비트 폭의 제2시스템 버스(12)로부터 출력된 데이타가 32비트 폭의 제1시스템 버스(1)로 전송되게 되는 것이다.
여기서, 상기 제1시스템 버스(1)는 일반적인 컴퓨터 시스템에서 PCI(Peripheral Component Interconnect) 버스와 같이 모듈간의 통신을 위한 시스템 버스로 이용될 수 있으며, 제1클럭 신호(CLK1)는 상기 제1시스템 버스(1)와 관련된 장치를 동기시키기 위한 클럭 신호이다. 반면, 상기 제2시스템 버스(12)는 일반적인 컴퓨터 시스템에서 주변 장치간의 통신을 위한 시스템 버스로 이용될 수 있으며, 제2클럭 신호(CLK2)는 상기 제2시스템 버스(12)와 관련된 장치를 동기시키기 위한 클럭 신호이다.
또한, 제2도에서 상기 12개의 바이트의 깊이(depth)로 구성된 제1래치(5)는 최소 2바이트의 깊이(depth)로 구현이 가능한데, 이것은 16비트 폭의 제2시스템 버스(12)로의 데이타 워드를 전송하기 위해 제2FIFO 버퍼 메모리(9)가 2바이트 단위로 데이타 워드를 처리하기 때문이다. 반면, 제1FIFO 버퍼 메모리(3)는 32비트 폭의 제1시스템 버스(1)로 데이타 워드를 전송하기 위해 4바이트 단위로 데이타를 전송하기 때문에, 제2래치(8)는 최소 4바이트 깊이(depth)가 필요하게 된다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 데이타 전송 시스템 및 그 방법은 데이타 폭이 다른 시스템 버스 상호간에 쌍방향 데이타 전송이 가능하며, 멀티 클럭을 사용하는 시스템에 적용하기가 용이한 효과가 있다.

Claims (16)

  1. 제1시스템 인터페이스를 통해 복수개의 바이트로 구성되는 데이타 워드를 제1클럭 신호에 동기되어 전송하는 제1시스템 버스와, 제2시스템 인터페이스를 통해 복수개의 바이트로 구성되는 데이타 워드를 제2클럭 신호에 동기되어 전송하는 제2시스템 버스를 가지며, 상기 제1, 제2시스템 버스 상호간에 데이타 워드를 전송하는 데이타 전송 시스템에 있어, 상기 제1시스템 인터페이스를 통해 출력되는 제1시스템 버스의 데이타 워드를 저장하거나, 저장된 데이타 워드를 상기 제1시스템 인터페이스를 통해 상기 제1시스템 버스로 출력하는 제1FIFO 버퍼 메모리와; 상기 제1클럭 신호에 동기되며, 상기 제1FIFO 버퍼 메모리로부터 데이타 워드를 소정의 바이트 단위로 래치하는 제1래치와, 상기 제2클럭 신호에 동기되며, 상기 제1래치에 래치된 바이트를 소정의 바이트 단위로 선택하는 제1바이트 선택부와; 상기 제1바이트 선택부에서 출력된 바이트를 상기 제2시스템 인터페이스를 통해 상기 제2시스템 버스로 출력하거나, 상기 제2시스템 인터페이스를 통해 출력되는 제2시스템 버스의 데이타 워드를 저장하는 제2FIFO 버퍼 메모리와; 상기 제2클럭 신호에 동기되며, 상기 제2FIFO 버퍼 메모리로부터 데이타 워드를 소정의 바이트 단위로 래치하는 제2래치와; 상기 제1클럭 신호에 동기되며, 상기 제2래치에 래치된 바이트를 소정의 바이트 단위로 선택하여 상기 제1FIFO 버퍼 메모리로 출력하는 제2바이트 선택부와; 상기 제1클럭 신호에 동기되며, 상기 제1시스템 버스로부터 상기 제2시스템 버스로 데이타 워드를 전송할 때에는 상기 제1시스템 버스로부터 상기 제1FIFO 버퍼 메모리에 입력된 데이타 워드가 상기 제1래치에 래치되도록 하고, 상기 제2시스템 버스로부터 상기 제1시스템 버스로 데이타 워드를 전송할 때에는 상기 제2바이트 선택부로부터 상기 제1FIFO 버퍼 메모리에 입력된 데이타 워드가 상기 제1시스템 버스로 출력되도록 하는 제1FIFO 제어부와; 상기 제2클럭 신호에 동기되며, 상기 제1시스템 버스로부터 상기 제2시스템 버스로 데이타워드를 전송할 때에는 상기 제1바이트 선택부로부터 상기 제2FIFO 버퍼 메모리에 입력된 데이타 워드가 상기 제2시스템 버스로 출력되도록 하고, 상기 제2시스템 버스로부터 상기 제1시스템 버스로 데이타 워드를 전송할 때에는 상기 제2시스템 버스로부터 상기 제2FIFO 버퍼 메모리에 입력된 데이타 워드가 상기 제2래치로 출력되도록 하는 제2FIFO 제어부를 포함하여 구성된 것을 특징으로 하는 데이타 전송 시스템.
  2. 제1항에 있어서, 상기 제1시스템 버스와 제2시스템 버스가 전송하는 데이타 워드의 데이타 폭이 서로 다르게 되는 것을 특징으로 하는 데이타 전송 시스템.
  3. 제1항에 있어서, 상기 제1클럭 신호와 제2클럭 신호는 서로 상이한 클럭 신호임을 특징으로 하는 데이타 전송 시스템.
  4. 제1항에 있어서, 상기 제1FIFO 버퍼 메모리는 상기 제1시스템 버스의 데이타 워드의 폭과 상응한 폭의 데이타를 저장할 수 있도록 구성됨을 특징으로 하는 데이타 전송 시스템.
  5. 제1항에 있어서, 상기 제1래치는 래치되는 바이트에 의한 데이타의 폭이 최소한 상기 제2시스템 버스의 데이타 워드의 폭에 해당하도록 하는 깊이를 가져야 함을 특징으로 하는 데이타 전송 시스템.
  6. 제1항에 있어서, 상기 제1바이트 선택부는 선택되는 바이트에 의한 데이타의 폭이 상기 제2시스템 버스의 데이타 워드의 폭에 상응하도록 소정 갯수의 바이트를 선택함을 특징으로 하는 데이타 전송 시스템.
  7. 제1항에 있어서, 상기 제2FIFO 버퍼 메모리는 상기 제2시스템 버스의 데이타 워드의 폭과 상응한 폭의 데이타를 저장할 수 있도록 구성됨을 특징으로 하는 데이타 전송 시스템.
  8. 제1항에 있어서, 상기 제2래치는 래치되는 데이타에 의한 데이타의 폭이 최소한 상기 제1시스템 버스의 데이타 워드의 폭에 해당하도록 하는 깊이를 가져야 함을 특징으로 하는 데이타 전송 시스템.
  9. 제1항에 있어서, 상기 제2바이트 선택부는 선택되는 바이트에 의한 데이타의 폭이 상기 제1시스템 버스의 데이타 워드의 폭에 상응하도록 소정갯수의 바이트를 선택함을 특징으로 하는 데이타 전송 시스템.
  10. 데이타 워드의 폭이 서로 틀리며, 제1, 제2 클럭 신호에 의해 동기되는 제1, 제2시스템 버스 상호간에 복수개의 바이트 단위로 데이타 워드를 전송하는 데이타 전송 시스템에 있어, 상기 제1시스템 버스에서 입력되는 데이타 워드의 폭을 상기 제2시스템 버스의 데이타 워드 폭으로 변환하여 제2시스템 버스로 출력하는 제1과정과; 상기 제2시스템 버스에서 입력되는 데이타 워드의 폭을 상기 제1시스템 버스의 데이타 워드 폭으로 변환하여 제1시스템 버스로 출력하는 제2과정으로 구성되는 데이타 전송 방법.
  11. 제10항에 있어서, 상기 제1과정은 제1클럭 신호에 동기되어 상기 제1시스템 버스의 데이타 워드를 입력받아 제1FIFO 버퍼 메모리에 저장하는 과정과; 상기 제1클럭 신호에 동기되며, 상기 제1FIFO 버퍼 메모리에 저장되는 복수개의 바이트를 소정 바이트 단위로 래치하는 과정과; 상기 제2클럭 신호에 동기되며, 상기 래치된 바이트중 소정 갯수의 바이트를 선택하여 제2FIFO 버퍼 메모리에 저장하고 그 저장된 바이트를 상기 제2시스템 버스로 출력하는 과정을 포함하는 데이타 전송 방법.
  12. 제11항에 있어서, 상기 래치 과정은 래치되는 바이트에 의한 데이타의 폭이 상기 제2시스템 버스의 데이타 워드 폭과 같거나 크게되도록 하는 복수개의 바이트를 래치함을 특징으로 하는 데이타 전송 방법.
  13. 제11항에 있어서, 상기 소정 갯수의 바이트가 선택되어 제2FIFO 버퍼 메모리에 저장되는 과정에서, 상기 소정 갯수의 바이트는 상기 제2시스템 버스의 데이타 워드의 폭과 상응하도록 선택됨을 특징으로 하는 데이타 전송 방법.
  14. 제10항에 있어서, 상기 제2과정은 상기 제2클럭 신호에 동기되며, 상기 제2시스템 버스로부터 데이타 워드를 입력받아 제2FIFO 버퍼 메모리에 저장하는 과정과; 상기 제2클럭 신호에 동기되며, 상기 제2FIFO 버퍼 메모리에 저장되는 복수개의 바이트를 소정 바이트 단위로 래치하는 과정과; 상기 제1클럭 신호에 동기되며, 상기 래치된 바이트중 소정 갯수의 바이트를 선택하여 제1FIFO 버퍼 메모리에 저장하고 그 저장된 바이트를 상기 제1시스템 버스로 출력하는 과정을 포함하는 데이타 전송 방법.
  15. 제14항에 있어서, 상기 래치 과정은 래치되는 바이트에 의한 데이타 폭이 상기 제1시스템 버스의 워드 폭과 같거나 크게되도록 복수개의 바이트를 래치함을 특징으로 하는 데이타 전송 방법.
  16. 제14항에 있어서, 상기 소정 갯수의 바이트가 선택되어 제1FIFO 버퍼 메모리에 저장되는 과정에서, 상기 소정 갯수의 바이트는 상기 제1시스템 버스의 데이타 워드의 폭과 상응하도록 선택됨을 특징으로 하는 데이타 전송 방법.
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