JPH0645879A - フリップフロップ - Google Patents
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- JPH0645879A JPH0645879A JP4197108A JP19710892A JPH0645879A JP H0645879 A JPH0645879 A JP H0645879A JP 4197108 A JP4197108 A JP 4197108A JP 19710892 A JP19710892 A JP 19710892A JP H0645879 A JPH0645879 A JP H0645879A
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- Japan
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- data
- inverter
- clocked
- clock
- slave
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Abstract
(57)【要約】
【目的】 高速動作が可能となり、しかもデータの選択
制御を簡単に行えるフリップフロップを提供する。 【構成】 入力データを取り込むマスター部と、該マス
ター部の出力データを取り込むスレーブ部とを備えたフ
リップフロップにおいて、前記マスター部は、異なる複
数の入力データのうち所定データを選択し、該所定デー
タを前記スレーブの出力データとして前記スレーブ部へ
供給する選択手段を備えたものである。
制御を簡単に行えるフリップフロップを提供する。 【構成】 入力データを取り込むマスター部と、該マス
ター部の出力データを取り込むスレーブ部とを備えたフ
リップフロップにおいて、前記マスター部は、異なる複
数の入力データのうち所定データを選択し、該所定デー
タを前記スレーブの出力データとして前記スレーブ部へ
供給する選択手段を備えたものである。
Description
【０００１】
【産業上の利用分野】本発明は、高速動作を要求される
半導体集積回路（ＩＣまたはＬＳＩ）におけるフリップ
フロップに関する。
半導体集積回路（ＩＣまたはＬＳＩ）におけるフリップ
フロップに関する。
【０００２】
【従来の技術】近年、高パフォーマンスが要求されるＬ
ＳＩにおいては、高速動作の要求に応じた設計が必要と
なる。この要求に答えるために、従来の組み合わせ論理
回路において、２つのデータのいずれか一方を選択し
て、フリップフロップ（以下、単にＦ／Ｆという）に取
り込むような場合は、例えば図５に示す構成の論理回路
が用いられていた。
ＳＩにおいては、高速動作の要求に応じた設計が必要と
なる。この要求に答えるために、従来の組み合わせ論理
回路において、２つのデータのいずれか一方を選択し
て、フリップフロップ（以下、単にＦ／Ｆという）に取
り込むような場合は、例えば図５に示す構成の論理回路
が用いられていた。
【０００３】図５は、従来の半導体集積回路の一構成例
を示す回路図である。
を示す回路図である。
【０００４】同図に示すように、この半導体集積回路
は、クロックドインバータ１，２及びインバータ３，４
で構成されるマルチプレクサと、Ｆ／Ｆ５とで構成され
ている。クロックドインバータ１，２にそれぞれ入力し
たデータＤａ，Ｄｂは、イネーブル信号ｅｉ及びその反
転信号ｅｈにより、そのいずれか一方が選択され、イン
バータ４を介してＦ／Ｆ５へ取り込まれるようになって
いる。ここで、クロックドインバータ１の内部構成を示
す回路図を図６に示す。
は、クロックドインバータ１，２及びインバータ３，４
で構成されるマルチプレクサと、Ｆ／Ｆ５とで構成され
ている。クロックドインバータ１，２にそれぞれ入力し
たデータＤａ，Ｄｂは、イネーブル信号ｅｉ及びその反
転信号ｅｈにより、そのいずれか一方が選択され、イン
バータ４を介してＦ／Ｆ５へ取り込まれるようになって
いる。ここで、クロックドインバータ１の内部構成を示
す回路図を図６に示す。
【０００５】図６において、このクロックドインバータ
１は、Ｐ−ＭＯＳ１ａ，１ｂ及びＮ−ＭＯＳ１ｃ，１ｄ
で構成されている。Ｐ−ＭＯＳ１ａのゲートにはイネー
ブル信号ｅｉが、またＮ−ＭＯＳ１ｄのゲートにはイネ
ーブル信号ｅｉの反転信号ｅｈがそれぞれ供給され、Ｐ
−ＭＯＳ１ｂ及びＮ−ＭＯＳ１ｃのゲートにはデータＤ
ａが供給されるようになっている。そして、Ｐ−ＭＯＳ
１ｂ及びＮ−ＭＯＳ１ｃのドレインが出力信号ｆ用の出
力端になっている。なお、クロックドインバータ２にお
いては、Ｐ−ＭＯＳ１ａに供給される信号ｅｉに代えて
信号ｅｈが、またＮ−ＭＯＳ１ｄに供給される信号ｅｈ
に代えて信号ｅｉが供給されるほか、クロックドインバ
ータ１と同様の構成となっている。
１は、Ｐ−ＭＯＳ１ａ，１ｂ及びＮ−ＭＯＳ１ｃ，１ｄ
で構成されている。Ｐ−ＭＯＳ１ａのゲートにはイネー
ブル信号ｅｉが、またＮ−ＭＯＳ１ｄのゲートにはイネ
ーブル信号ｅｉの反転信号ｅｈがそれぞれ供給され、Ｐ
−ＭＯＳ１ｂ及びＮ−ＭＯＳ１ｃのゲートにはデータＤ
ａが供給されるようになっている。そして、Ｐ−ＭＯＳ
１ｂ及びＮ−ＭＯＳ１ｃのドレインが出力信号ｆ用の出
力端になっている。なお、クロックドインバータ２にお
いては、Ｐ−ＭＯＳ１ａに供給される信号ｅｉに代えて
信号ｅｈが、またＮ−ＭＯＳ１ｄに供給される信号ｅｈ
に代えて信号ｅｉが供給されるほか、クロックドインバ
ータ１と同様の構成となっている。
【０００６】図７は、Ｆ／Ｆ５の内部構成を示す回路図
である。
である。
【０００７】このＦ／Ｆ５は、図７に示すようにクロッ
クドインバータ５ａ，５ｂ，５ｃ，５ｄ及びインバータ
５ｅ，５ｆ，５ｇで構成され、クロックドインバータ５
ｂ及びインバータ５ｅと、クロックドインバータ５ｄ及
びインバータ５ｆとがラッチ回路を構成している。そし
て、クロックドインバータ５ａの入力側にデータ入力端
子Ｄが接続され、インバータ５ｇの出力側に出力端子Ｑ
が接続されている。なお、クロックドインバータ５ａ，
５ｂ，５ｃ及びインバータ５ｅでマスター部が、またク
ロックドインバータ５ｄ及びインバータ５ｆ，５ｇでス
レーブ部がそれそれ構成されている。
クドインバータ５ａ，５ｂ，５ｃ，５ｄ及びインバータ
５ｅ，５ｆ，５ｇで構成され、クロックドインバータ５
ｂ及びインバータ５ｅと、クロックドインバータ５ｄ及
びインバータ５ｆとがラッチ回路を構成している。そし
て、クロックドインバータ５ａの入力側にデータ入力端
子Ｄが接続され、インバータ５ｇの出力側に出力端子Ｑ
が接続されている。なお、クロックドインバータ５ａ，
５ｂ，５ｃ及びインバータ５ｅでマスター部が、またク
ロックドインバータ５ｄ及びインバータ５ｆ，５ｇでス
レーブ部がそれそれ構成されている。
【０００８】また、これらクロックドインバータ５ａ〜
５ｄに供給される制御信号ＣＰ，ＣＰＮの生成回路は、
図８に示すように、クロックＣＫが入力される縦続接続
されたインバータ６ａ，６ｂで構成されている。
５ｄに供給される制御信号ＣＰ，ＣＰＮの生成回路は、
図８に示すように、クロックＣＫが入力される縦続接続
されたインバータ６ａ，６ｂで構成されている。
【０００９】以上のように構成される半導体集積回路
の、クロックＣＫが“Ｈ”レベルとなるアクティブな動
作は、イネーブル信号ｅｉが“Ｌ”レベルのときはデー
タＤａが、また“Ｈ”レベルのときはデータｂがそれぞ
れ選択される。選択されたデータがＦ／Ｆ５に取り込ま
れ、Ｆ／Ｆ５は、図１０に示す動作真理値表に基づいて
動作する。
の、クロックＣＫが“Ｈ”レベルとなるアクティブな動
作は、イネーブル信号ｅｉが“Ｌ”レベルのときはデー
タＤａが、また“Ｈ”レベルのときはデータｂがそれぞ
れ選択される。選択されたデータがＦ／Ｆ５に取り込ま
れ、Ｆ／Ｆ５は、図１０に示す動作真理値表に基づいて
動作する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記構
成の半導体集積回路では、例えばデータＤｂが選択され
てＦ／Ｆ５に取り込む場合において、図９のタイミング
チャートに示すように、データＤｂにおけるＡデータを
Ｆ／Ｆ５内に取り込むためには、Ｆ／Ｆ５のセットアッ
プ時間ｍに、マルチプレクサのディレイ時間ｎ（クロッ
クドインバータ１及びインバータ４のデレィ時間）を加
えた時間Ｚ以前にＡデータを確定する必要がある。間に
合わない場合は誤ったＢデータを取り込んでしまい誤動
作となってしなう。このように時間Ｚ以前にＡデータを
確定する必要がある点が高速動作を行う上で妨げになっ
ていた。
成の半導体集積回路では、例えばデータＤｂが選択され
てＦ／Ｆ５に取り込む場合において、図９のタイミング
チャートに示すように、データＤｂにおけるＡデータを
Ｆ／Ｆ５内に取り込むためには、Ｆ／Ｆ５のセットアッ
プ時間ｍに、マルチプレクサのディレイ時間ｎ（クロッ
クドインバータ１及びインバータ４のデレィ時間）を加
えた時間Ｚ以前にＡデータを確定する必要がある。間に
合わない場合は誤ったＢデータを取り込んでしまい誤動
作となってしなう。このように時間Ｚ以前にＡデータを
確定する必要がある点が高速動作を行う上で妨げになっ
ていた。
【００１１】さらに、データＤａあるいはデータＤｂを
選択するイネーブル信号ｅｉはデータＡよりも更に前に
確定していなくてはならず、制御が複雑化するという問
題もあった。
選択するイネーブル信号ｅｉはデータＡよりも更に前に
確定していなくてはならず、制御が複雑化するという問
題もあった。
【００１２】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、高速動作が可
能となり、しかもデータの選択制御を簡単に行えるＦ／
Ｆを提供することである。
するためになされたもので、その目的は、高速動作が可
能となり、しかもデータの選択制御を簡単に行えるＦ／
Ｆを提供することである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、クロックに同期して入力デー
タを取り込むマスター部と、該マスター部の出力データ
を前記クロックに同期した所定のタイミングで取り込む
スレーブ部とを備えたフリップフロップにおいて、前記
マスター部は、異なる複数の入力データのうち所定デー
タを選択し、該所定データを前記スレーブの出力データ
として前記スレーブ部へ供給する選択手段を備えたこと
を特徴とする。
に、第１の発明の特徴は、クロックに同期して入力デー
タを取り込むマスター部と、該マスター部の出力データ
を前記クロックに同期した所定のタイミングで取り込む
スレーブ部とを備えたフリップフロップにおいて、前記
マスター部は、異なる複数の入力データのうち所定デー
タを選択し、該所定データを前記スレーブの出力データ
として前記スレーブ部へ供給する選択手段を備えたこと
を特徴とする。
【００１４】第２の発明の特徴は、第１の発明における
前記選択手段が、トライステート回路で構成すると共
に、該トライステート回路を制御する制御信号が前記ク
ロックの上位または下位レベルの期間中その値を保持す
るように構成にしたことをを特徴とする。
前記選択手段が、トライステート回路で構成すると共
に、該トライステート回路を制御する制御信号が前記ク
ロックの上位または下位レベルの期間中その値を保持す
るように構成にしたことをを特徴とする。
【００１５】
【作用】上述の如き構成の第１の発明によれば、マスタ
ー部内に設けられた選択手段が、入力データを選択する
データ選択機能を果たすため、Ｆ／Ｆは、本来のフリッ
プフロップ機能とデータ選択機能とを合わせ持つことに
なる。これにより、入力データを取り込む際のディレイ
時間は、フリップフロップのセットアップ時間だけ考慮
すればよくなる。また、トライステート回路を制御する
制御信号は、次のクロックの立上がり前に確定すればよ
くなる。これにより、データの選択制御を簡単に行え
る。
ー部内に設けられた選択手段が、入力データを選択する
データ選択機能を果たすため、Ｆ／Ｆは、本来のフリッ
プフロップ機能とデータ選択機能とを合わせ持つことに
なる。これにより、入力データを取り込む際のディレイ
時間は、フリップフロップのセットアップ時間だけ考慮
すればよくなる。また、トライステート回路を制御する
制御信号は、次のクロックの立上がり前に確定すればよ
くなる。これにより、データの選択制御を簡単に行え
る。
【００１６】第２の発明によれば、イネーブル信号は、
クロックの上位または下位レベルの期間中その値が保持
されるので、この期間にイネーブル信号が変化しても問
題はなくなる。
クロックの上位または下位レベルの期間中その値が保持
されるので、この期間にイネーブル信号が変化しても問
題はなくなる。
【００１７】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１の実施例を示すＦ／Ｆの回
路図である。
する。図１は、本発明の第１の実施例を示すＦ／Ｆの回
路図である。
【００１８】図１に示すが如く、このＦ／Ｆは、データ
を選択するマルチプレクサ機能を備えたＦ／Ｆであり、
該マルチプレクサ機能を備えたマスター部は、データＤ
ａ，Ｄｂがそれぞれ供給されるクロックドインバータ５
１，５２と、その出力側に接続されたクロックドインバ
ータ５３，５４と、該クロックドインバータ５１，５３
間に接続されクロックドインバータ５５及びインバータ
５６から成るラッチ回路と、該クロックドインバータ５
２，５４間に接続されクロックドインバータ５７及びイ
ンバータ５８から成るラッチ回路とで構成されている。
を選択するマルチプレクサ機能を備えたＦ／Ｆであり、
該マルチプレクサ機能を備えたマスター部は、データＤ
ａ，Ｄｂがそれぞれ供給されるクロックドインバータ５
１，５２と、その出力側に接続されたクロックドインバ
ータ５３，５４と、該クロックドインバータ５１，５３
間に接続されクロックドインバータ５５及びインバータ
５６から成るラッチ回路と、該クロックドインバータ５
２，５４間に接続されクロックドインバータ５７及びイ
ンバータ５８から成るラッチ回路とで構成されている。
【００１９】また、スレーブ部は、クロックドインバー
タ５９及びインバータ６０から成るラッチ回路と、その
出力側に接続された出力データＱ出力用のインバータ６
１とで構成されている。
タ５９及びインバータ６０から成るラッチ回路と、その
出力側に接続された出力データＱ出力用のインバータ６
１とで構成されている。
【００２０】クロックドインバータ５１，５２，５５，
５７，５９は制御信号ＣＰ及びその反転信号ＣＰＮで制
御され、クロックドインバータ５３は制御信号ＣＡ及び
その反転信号ＣＡＮで制御される。また、クロックドイ
ンバータ５４は、制御信号ＣＢ及びその反転信号ＣＢＮ
で制御される。
５７，５９は制御信号ＣＰ及びその反転信号ＣＰＮで制
御され、クロックドインバータ５３は制御信号ＣＡ及び
その反転信号ＣＡＮで制御される。また、クロックドイ
ンバータ５４は、制御信号ＣＢ及びその反転信号ＣＢＮ
で制御される。
【００２１】図２は、上記クロックドインバータに供給
する制御信号を生成する制御信号生成回路の回路図であ
る。
する制御信号を生成する制御信号生成回路の回路図であ
る。
【００２２】この制御信号生成回路は、インバータ７
１，７２，７３，７４，７５及び２入力ＮＯＲゲート７
６，７７で構成されている。インバータ７１の出力側に
は、インバータ７３の入力側及びＮＯＲゲート７６，７
７の一方の入力側が接続され、さらにインバータ７２の
出力側がＮＯＲゲート７６の他方の入力側に接続されて
いる。また、インバータ７２の入力側はＮＯＲゲート７
７の他方の入力側に接続され、ＮＯＲゲート７６，７７
の出力側が、インバータ７４，７５の入力側にそれぞれ
接続されている。そして、クロックＣＫがインバータ７
１に、イネーブル信号（制御信号）ｅｉがインバータ７
２にそれぞれ供給され、インバータ７１の出力側から制
御信号ＣＰＮが、またインバータ７３の出力側から制御
信号ＣＰがそれぞれ出力されるようになっている。さら
に、ＮＯＲゲート７６，７７の出力側から制御信号ＣＡ
Ｎ，ＣＢＮがそれぞれ出力され、インバータ７４，７５
の出力側から制御信号ＣＡ，ＣＢがそれぞれ出力される
ようになっている。
１，７２，７３，７４，７５及び２入力ＮＯＲゲート７
６，７７で構成されている。インバータ７１の出力側に
は、インバータ７３の入力側及びＮＯＲゲート７６，７
７の一方の入力側が接続され、さらにインバータ７２の
出力側がＮＯＲゲート７６の他方の入力側に接続されて
いる。また、インバータ７２の入力側はＮＯＲゲート７
７の他方の入力側に接続され、ＮＯＲゲート７６，７７
の出力側が、インバータ７４，７５の入力側にそれぞれ
接続されている。そして、クロックＣＫがインバータ７
１に、イネーブル信号（制御信号）ｅｉがインバータ７
２にそれぞれ供給され、インバータ７１の出力側から制
御信号ＣＰＮが、またインバータ７３の出力側から制御
信号ＣＰがそれぞれ出力されるようになっている。さら
に、ＮＯＲゲート７６，７７の出力側から制御信号ＣＡ
Ｎ，ＣＢＮがそれぞれ出力され、インバータ７４，７５
の出力側から制御信号ＣＡ，ＣＢがそれぞれ出力される
ようになっている。
【００２３】図１の回路によれば、データＤａは、クロ
ックドインバータ５１を介してクロックドインバータ５
５及びインバータ５６でラッチされ、同様にデータＤｂ
は、クロックドインバータ５２を介してクロックドイン
バータ５７及びインバータ５８でラッチされる。そし
て、ラッチされたデータＤａ，Ｄｂは、クロックドイン
バータ５３，５４によりそのいずれか一方が選択され、
その選択結果がクロックドインバータ５９，６０に取り
込まれた後、インバータ６１を介して出力データＱとし
て出力される。
ックドインバータ５１を介してクロックドインバータ５
５及びインバータ５６でラッチされ、同様にデータＤｂ
は、クロックドインバータ５２を介してクロックドイン
バータ５７及びインバータ５８でラッチされる。そし
て、ラッチされたデータＤａ，Ｄｂは、クロックドイン
バータ５３，５４によりそのいずれか一方が選択され、
その選択結果がクロックドインバータ５９，６０に取り
込まれた後、インバータ６１を介して出力データＱとし
て出力される。
【００２４】より具体的に説明すると、クロックＣＫの
後半（“Ｌ”レベル）で、データＤａ，Ｄｂ共に各ラッ
チ回路にそれぞれ取り込む。そして、クロックの前半
（“Ｈ”レベル）で且つイネーブル信号ｅｉが“Ｌ”レ
ベルの時には、制御信号ＣＡが活性化され、データＤａ
が出力データＱとして出力される。また、クロックの前
半（“Ｈ”レベル）で且つイネーブル信号ｅｉが“Ｈ”
レベルの時には、制御信号ＣＢが活性化され、データＤ
ｂが出力データＱとして出力される。例えばイネーブル
信号ｅｉが“Ｌ”レベルから“Ｈ”レベルに変化し、デ
ータＤｂが選択される場合のタイミング例を図３のタイ
ミングチャートに示す。
後半（“Ｌ”レベル）で、データＤａ，Ｄｂ共に各ラッ
チ回路にそれぞれ取り込む。そして、クロックの前半
（“Ｈ”レベル）で且つイネーブル信号ｅｉが“Ｌ”レ
ベルの時には、制御信号ＣＡが活性化され、データＤａ
が出力データＱとして出力される。また、クロックの前
半（“Ｈ”レベル）で且つイネーブル信号ｅｉが“Ｈ”
レベルの時には、制御信号ＣＢが活性化され、データＤ
ｂが出力データＱとして出力される。例えばイネーブル
信号ｅｉが“Ｌ”レベルから“Ｈ”レベルに変化し、デ
ータＤｂが選択される場合のタイミング例を図３のタイ
ミングチャートに示す。
【００２５】この図３より明らかなように、従来は、ク
ロックＣＫの立上がりよりマルチプレクサのディレイｎ
とＦ／Ｆのセットアップタイムｍを加えた時間Ｚ以前に
データが確定していなくてはならなかったものが、本実
施例では、前記ディレイｎがなくなり、同一の論理回路
においてクロックＣＫ分だけ速めることを可能にしてい
るので、システムの高速化に寄与できる。
ロックＣＫの立上がりよりマルチプレクサのディレイｎ
とＦ／Ｆのセットアップタイムｍを加えた時間Ｚ以前に
データが確定していなくてはならなかったものが、本実
施例では、前記ディレイｎがなくなり、同一の論理回路
においてクロックＣＫ分だけ速めることを可能にしてい
るので、システムの高速化に寄与できる。
【００２６】さらに、イネーブル信号ｅｉに関しても、
従来はデータＤａが確定する前までにイネーブル信号ｅ
ｉが確定してなくてはならなかったが、本実施例では、
クロックＣＫの立上がりまで確定していればよいことに
より、イネーブル信号ｅｉがタイミング的に楽になり、
設計の幅が広がる。
従来はデータＤａが確定する前までにイネーブル信号ｅ
ｉが確定してなくてはならなかったが、本実施例では、
クロックＣＫの立上がりまで確定していればよいことに
より、イネーブル信号ｅｉがタイミング的に楽になり、
設計の幅が広がる。
【００２７】図４は、本発明の第２の実施例を示すＦ／
Ｆの要部回路図である。
Ｆの要部回路図である。
【００２８】本実施例が上記第１の実施例と異なる点
は、クロックドインバータに供給する制御信号を生成す
る制御信号生成回路を図２に示すものに代えて図４に示
すものにした点である。
は、クロックドインバータに供給する制御信号を生成す
る制御信号生成回路を図２に示すものに代えて図４に示
すものにした点である。
【００２９】上記第１の実施例では、クロックＣＫが
“Ｈ”レベルの期間内はイネーブル信号ｅｉが変化して
はならないといった制約がつくが、本実施例では、この
点を改善したものである。
“Ｈ”レベルの期間内はイネーブル信号ｅｉが変化して
はならないといった制約がつくが、本実施例では、この
点を改善したものである。
【００３０】図４に示すが如く、本実施例の制御信号生
成回路は、上記第１の実施例におけるインバータ７２に
代えて、クロックドインバータ８１と、クロックドイン
バータ８２及びインバータ８３から成るラッチ回路とを
設け、クロックドインバータ８１の入力側にイネーブル
信号ｅｉを供給するようにしたものである。なお、クロ
ックドインバータ８１，８２は、制御信号ＣＰ及びその
反転信号ＣＰＮで制御される。
成回路は、上記第１の実施例におけるインバータ７２に
代えて、クロックドインバータ８１と、クロックドイン
バータ８２及びインバータ８３から成るラッチ回路とを
設け、クロックドインバータ８１の入力側にイネーブル
信号ｅｉを供給するようにしたものである。なお、クロ
ックドインバータ８１，８２は、制御信号ＣＰ及びその
反転信号ＣＰＮで制御される。
【００３１】このように構成することにより、イネーブ
ル信号ｅｉは、クロックＣＫが“Ｈ”レベルの期間でラ
ッチされるので、この期間にイネーブル信号ｅｉが変化
してもよく、先に述べた第１の実施例の問題は改善され
る。
ル信号ｅｉは、クロックＣＫが“Ｈ”レベルの期間でラ
ッチされるので、この期間にイネーブル信号ｅｉが変化
してもよく、先に述べた第１の実施例の問題は改善され
る。
【００３２】
【発明の効果】以上詳細に説明したように、第１の発明
では、クロックに同期して入力データを取り込むマスタ
ー部と、該マスター部の出力データを前記クロックに同
期した所定のタイミングで取り込むスレーブ部とを備え
たフリップフロップにおいて、前記マスター部は、異な
る複数の入力データのうち所定データを選択し、該所定
データを前記スレーブの出力データとして前記スレーブ
部へ供給する選択手段を備えたので、従来、外部に設け
られていた例えばマルチプレクサ等のデータ選択手段が
不要となる。これにより、入力データを取り込む際のデ
ィレイ時間が、フリップフロップのセットアップ時間だ
け考慮すればよくなり、高速動作が可能となる。また、
データの選択制御を簡単に行える。
では、クロックに同期して入力データを取り込むマスタ
ー部と、該マスター部の出力データを前記クロックに同
期した所定のタイミングで取り込むスレーブ部とを備え
たフリップフロップにおいて、前記マスター部は、異な
る複数の入力データのうち所定データを選択し、該所定
データを前記スレーブの出力データとして前記スレーブ
部へ供給する選択手段を備えたので、従来、外部に設け
られていた例えばマルチプレクサ等のデータ選択手段が
不要となる。これにより、入力データを取り込む際のデ
ィレイ時間が、フリップフロップのセットアップ時間だ
け考慮すればよくなり、高速動作が可能となる。また、
データの選択制御を簡単に行える。
【００３３】第２の発明では、第１の発明における前記
選択手段は、トライステート回路で構成すると共に、該
トライステート回路を制御する制御信号が前記クロック
の上位または下位レベルの期間中その値を保持するよう
に構成にしたので、第１の発明の効果がより顕著とな
る。
選択手段は、トライステート回路で構成すると共に、該
トライステート回路を制御する制御信号が前記クロック
の上位または下位レベルの期間中その値を保持するよう
に構成にしたので、第１の発明の効果がより顕著とな
る。
【図１】本発明の第１の実施例を示すＦ／Ｆの回路図で
ある。
ある。
【図２】第１の実施例におけるクロックドインバータに
供給する制御信号を生成する制御信号生成回路の回路図
である。
供給する制御信号を生成する制御信号生成回路の回路図
である。
【図３】第１の実施例の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図４】本発明の第２の実施例を示すＦ／Ｆの要部回路
図である。
図である。
【図５】従来の半導体集積回路の一構成例を示す回路図
である。
である。
【図６】クロックドインバータの内部構成を示す回路図
である。
である。
【図７】従来のＦ／Ｆの内部構成を示す回路図である。
【図８】制御信号の生成回路を示す図である。
【図９】従来の半導体集積回路の動作を示すタイミング
チャートである。
チャートである。
【図１０】従来のＦ／Ｆの動作真理値を示す図である。
５１，５２，５３，５４，５５，５７，５９ クロック
ドインバータ ５６，５８，６０，６１，７１，７２，７３，７４，７
５ インバータ ｅｉ イネーブル信号（制御信号） ＣＫ クロック
ドインバータ ５６，５８，６０，６１，７１，７２，７３，７４，７
５ インバータ ｅｉ イネーブル信号（制御信号） ＣＫ クロック
Claims (2)
- 【請求項１】 クロックに同期して入力データを取り込
むマスター部と、該マスター部の出力データを前記クロ
ックに同期した所定のタイミングで取り込むスレーブ部
とを備えたフリップフロップにおいて、前記マスター部
は、異なる複数の入力データのうち所定データを選択
し、該所定データを前記スレーブの出力データとして前
記スレーブ部へ供給する選択手段を備えたことを特徴と
するフリップフロップ。 - 【請求項２】 前記選択手段は、トライステート回路で
構成すると共に、該トライステート回路を制御する制御
信号が前記クロックの上位または下位レベルの期間中そ
の値を保持するように構成にしたことをを特徴とする請
求項１記載のフリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197108A JPH0645879A (ja) | 1992-07-23 | 1992-07-23 | フリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197108A JPH0645879A (ja) | 1992-07-23 | 1992-07-23 | フリップフロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645879A true JPH0645879A (ja) | 1994-02-18 |
Family
ID=16368868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4197108A Withdrawn JPH0645879A (ja) | 1992-07-23 | 1992-07-23 | フリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645879A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1992
- 1992-07-23 JP JP4197108A patent/JPH0645879A/ja not_active Withdrawn
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