JPH03278110A - 定電圧発生回路 - Google Patents
定電圧発生回路Info
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- JPH03278110A JPH03278110A JP2218364A JP21836490A JPH03278110A JP H03278110 A JPH03278110 A JP H03278110A JP 2218364 A JP2218364 A JP 2218364A JP 21836490 A JP21836490 A JP 21836490A JP H03278110 A JPH03278110 A JP H03278110A
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- 238000010586 diagram Methods 0.000 description 11
- 230000003321 amplification Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、標準的なＣＭＯＳプロセス技術等を用いて製
造され、基準電圧がトランジスタのバンドギツプ電圧に
よって決定される定電圧発生回路、特に単一の電源で構
成される演算増幅器を用いた定電圧発生回路に関するも
のである。
造され、基準電圧がトランジスタのバンドギツプ電圧に
よって決定される定電圧発生回路、特に単一の電源で構
成される演算増幅器を用いた定電圧発生回路に関するも
のである。
（従来の技術〉
従来、この種の分野の技術としては、特開昭６１−２１
７８１５号公報等に記載されるものの他、次のようなも
のであった。以下、その構成を図を用いて説明する。
７８１５号公報等に記載されるものの他、次のようなも
のであった。以下、その構成を図を用いて説明する。
第２図は従来の定電圧発生回路の構成ブロック図である
。
。
この定電圧発生回路は、基準出力電圧ＶＲＩこより導通
状態が制御されるＮ Ｐ Ｎ Ｉ−ランジスタ１２のバ
ンドギャップ電圧に基づき第１及び第２の参照電圧Ｖｌ
、Ｖ２を出力する参照電圧発生部１０と、前記第１及び
第２の参照電圧Ｖｌ、Ｖ２を差動増幅して基準出力電圧
ＶＲを出力する演算増幅器２０と、を備えている。
状態が制御されるＮ Ｐ Ｎ Ｉ−ランジスタ１２のバ
ンドギャップ電圧に基づき第１及び第２の参照電圧Ｖｌ
、Ｖ２を出力する参照電圧発生部１０と、前記第１及び
第２の参照電圧Ｖｌ、Ｖ２を差動増幅して基準出力電圧
ＶＲを出力する演算増幅器２０と、を備えている。
ここで、バンドギャップ電圧は、本定電圧発生回路の基
準電圧を決定するものであり、物質の電子密度の差に基
づき発生する電圧である。
準電圧を決定するものであり、物質の電子密度の差に基
づき発生する電圧である。
参照電圧発生部］Ｏは、コレクタが電源電位ＶＤＤに接
続され、エミッタ面積が異なるトランジスタ１，２の他
に、そのトランジスタ１，２のエミッタ側に接続された
抵抗３，４．５を備え、その抵抗４．５の一方がグラン
ド電位ＧＮＤ電位に接続されている。さらに、抵抗３，
４間の第１の参照電圧Ｖ］−用ノードＮ１と、トランジ
スタ２のエミッタ側、第２の参照電圧Ｖ２用ノードＮ２
とが、それぞれ演算増幅器２０の正相入力端子２１と逆
相入力端子２２とに接続されている。
続され、エミッタ面積が異なるトランジスタ１，２の他
に、そのトランジスタ１，２のエミッタ側に接続された
抵抗３，４．５を備え、その抵抗４．５の一方がグラン
ド電位ＧＮＤ電位に接続されている。さらに、抵抗３，
４間の第１の参照電圧Ｖ］−用ノードＮ１と、トランジ
スタ２のエミッタ側、第２の参照電圧Ｖ２用ノードＮ２
とが、それぞれ演算増幅器２０の正相入力端子２１と逆
相入力端子２２とに接続されている。
演算増幅器２０の出力側が、基準出力電圧ＶＲ。
用の出力端子３０及びトランジスタ１．２のベースに接
続されている。
続されている。
第３図は、第２図中の演算増幅器２０の入力段の一例を
示す部分回路図である。
示す部分回路図である。
この演算増幅器２０の入力段は、電源電圧ＶＤＤに接続
されたＰ−ＭＯＳ トランジスタ２３，２４を有し、そ
のトランジスタ２３．２４と負の電源電位■ＣＣに接続
された定電流手段用のＮ−ＭＯＳトランジスタ２５との
間に、Ｎ−ＭＯＳ）−ランジスタ２６．２７がそれぞれ
接続されている。
されたＰ−ＭＯＳ トランジスタ２３，２４を有し、そ
のトランジスタ２３．２４と負の電源電位■ＣＣに接続
された定電流手段用のＮ−ＭＯＳトランジスタ２５との
間に、Ｎ−ＭＯＳ）−ランジスタ２６．２７がそれぞれ
接続されている。
そのＮ−Ｍｏ５ｔ〜ランジスタ２６．２７のゲートに、
第１の参照電圧Ｖ１用入力端子２１及び第２の参照電圧
■１用入力端子２２がそれぞれ接続されている。さらに
、トランジスタ２４．２７の間には出力端子２８が接続
され、その出力端子２８が図示しない次段回路に接続さ
れている。
第１の参照電圧Ｖ１用入力端子２１及び第２の参照電圧
■１用入力端子２２がそれぞれ接続されている。さらに
、トランジスタ２４．２７の間には出力端子２８が接続
され、その出力端子２８が図示しない次段回路に接続さ
れている。
第４図は、第２図中の他の演算増幅器２０の入力段の一
例を示す部分回路図である。
例を示す部分回路図である。
この演算増幅器２０の入力段は、第３図に示しなＰ−Ｍ
ＯＳ）−ランジスタ２Ｂ、２４及びＮ−ＭＯＳトランジ
スタ２５，２６，２７４こ代えて、ＰＮＰトランジスタ
２３ａ、２４ａ及びＮＰＮトランジスタ２５ａ、２６ａ
、２７ａをそれぞれ設けたものである。
ＯＳ）−ランジスタ２Ｂ、２４及びＮ−ＭＯＳトランジ
スタ２５，２６，２７４こ代えて、ＰＮＰトランジスタ
２３ａ、２４ａ及びＮＰＮトランジスタ２５ａ、２６ａ
、２７ａをそれぞれ設けたものである。
以上のように構成される基準発生回路の動作について説
明する。
明する。
例えば、温度等の影響で基準出力電圧ＶＲが上昇すると
、トランジスタ１．２のコレクタ・エミッタ間電流がそ
れぞれ増加する。その結果、第１の参照電圧■１は、抵
抗３．４の分圧比によって決まるので、第２の参照電圧
■２よりも下降する。
、トランジスタ１．２のコレクタ・エミッタ間電流がそ
れぞれ増加する。その結果、第１の参照電圧■１は、抵
抗３．４の分圧比によって決まるので、第２の参照電圧
■２よりも下降する。
そのため、演算増幅器２０の入力端子２１に印加される
電圧は、入力端子２２よりも低くなり、基準出力電圧Ｖ
Ｒは下降する。このようにして安定した一定の基準出力
電圧ＶＲが出力されるように動作する。
電圧は、入力端子２２よりも低くなり、基準出力電圧Ｖ
Ｒは下降する。このようにして安定した一定の基準出力
電圧ＶＲが出力されるように動作する。
（発明か解決しようとする課題〉
しかしながら、上記構成の定電圧発生回路では、次のよ
うな課題があった。
うな課題があった。
第１及び第２の参照電圧Ｖｌ、Ｖ２は、低電力化を考慮
するとトランジスタ１．２には多くの電流を流せず、ま
た抵抗３，４．５も実装面積を考慮すると大きな抵抗値
に設定できないので、グランド電位ＧＮＤに極めて近く
なり、演算増幅器２０の差動増幅用の入力電圧として用
いると、差動増幅用のトランジスタ２６．２７のスレッ
ショルド電圧以下になり、トランジスタ２６．２７がオ
フしてしまうことがある。そこで、トランジスタ２６．
２７のスレッショルド電圧を確保するため、演算増幅器
の負の電源電位■ＳＳをグランド電位ＧＮＤよりも低い
電圧に設定する必要があった。
するとトランジスタ１．２には多くの電流を流せず、ま
た抵抗３，４．５も実装面積を考慮すると大きな抵抗値
に設定できないので、グランド電位ＧＮＤに極めて近く
なり、演算増幅器２０の差動増幅用の入力電圧として用
いると、差動増幅用のトランジスタ２６．２７のスレッ
ショルド電圧以下になり、トランジスタ２６．２７がオ
フしてしまうことがある。そこで、トランジスタ２６．
２７のスレッショルド電圧を確保するため、演算増幅器
の負の電源電位■ＳＳをグランド電位ＧＮＤよりも低い
電圧に設定する必要があった。
したがって、電源電位ＶＤＤ及びグランド電位ＧＮＤの
他に負の電源電位ＶＳＳが必要となり、単一の電源での
動作が不可能であった。
他に負の電源電位ＶＳＳが必要となり、単一の電源での
動作が不可能であった。
本発明は前記従来技術の持っていた課題として、単一の
電源での動作か不可能である点について解決した定電圧
回路を提供するものである。
電源での動作か不可能である点について解決した定電圧
回路を提供するものである。
（課題を解決するための手段）
本発明は、前記課題を解決するために、基準出力電圧に
より電源電位からの電流の導通状態が制御される第１及
び第２のトランジスタにおけるバンドギャップ電圧に基
づき、第１及び第２の参照電圧を出力する参照電圧発生
部と、前記第１及び第２の参照電圧を第１及び第２の入
力端子を介してそれぞれ入力し、該第１及び第２の参照
電圧を差動増幅して前記基準出力電圧を出力する基準出
力電圧発生部とを、備えた定電圧発生回路において、次
のような手段を講じたものである。
より電源電位からの電流の導通状態が制御される第１及
び第２のトランジスタにおけるバンドギャップ電圧に基
づき、第１及び第２の参照電圧を出力する参照電圧発生
部と、前記第１及び第２の参照電圧を第１及び第２の入
力端子を介してそれぞれ入力し、該第１及び第２の参照
電圧を差動増幅して前記基準出力電圧を出力する基準出
力電圧発生部とを、備えた定電圧発生回路において、次
のような手段を講じたものである。
前記第１の参照電圧に基づき第３の参照電圧を発生させ
るための第１のレベルシフト用駆動トランジスタと、前
記電源電位と前記第１のレベルシフト用駆動トランジス
タとの間に接続された第１のレベルシフト用定電流手段
と、前記第２の参照電圧に基づき第４の参照電圧を発生
させるための第２のレベルシフト用駆動トランジスタと
、前記電源電位と前記第２のレベルシフト用駆動トラン
ジスタとの間に接続された第２のレベルシフト用定電流
手段とを設け、前記第３及び第４の参照電圧を前記第１
及び第２の入力端子にそれぞれ印加する構成にしたもの
である。
るための第１のレベルシフト用駆動トランジスタと、前
記電源電位と前記第１のレベルシフト用駆動トランジス
タとの間に接続された第１のレベルシフト用定電流手段
と、前記第２の参照電圧に基づき第４の参照電圧を発生
させるための第２のレベルシフト用駆動トランジスタと
、前記電源電位と前記第２のレベルシフト用駆動トラン
ジスタとの間に接続された第２のレベルシフト用定電流
手段とを設け、前記第３及び第４の参照電圧を前記第１
及び第２の入力端子にそれぞれ印加する構成にしたもの
である。
（作用）
本発明は、以上のように定電圧発生回路を構成したので
、第１の駆動用トランジスタと第１の定電流源手段とは
、第１の参照電圧をレベルシフトするように働くと共に
、第２の駆動用トランジスタと第２の定電流源手段とは
、第２の参照電圧をレベルシフトするように働く。その
ため、単一電源電圧で基準出力電圧発生部を動作させる
ことができ、その結果、定電圧発生回路を単一電源で動
作させることも可能となる。
、第１の駆動用トランジスタと第１の定電流源手段とは
、第１の参照電圧をレベルシフトするように働くと共に
、第２の駆動用トランジスタと第２の定電流源手段とは
、第２の参照電圧をレベルシフトするように働く。その
ため、単一電源電圧で基準出力電圧発生部を動作させる
ことができ、その結果、定電圧発生回路を単一電源で動
作させることも可能となる。
したがって、前記課題を解決できるのである。
（実施例）
第１図は、本発明の実施例を示す定電圧発生回路の構成
ブロック図である。
ブロック図である。
この定電圧発生回路は、基準出力電圧ＶＲにより電源電
位ＶＤＤからの電流の導通状態が制御される第１及び第
２のトランジスタのバンドギャップ電圧に基づき、第１
及び第２の参照電圧Ｖ１−Ｖ２を出力する参照電圧発生
部５０と、第１及び第２の参照電圧を第１及び第２の入
力端子を介してそれぞれ入力し、該第１及び第２の参照
電圧を差動増幅して前記参照電圧発生部５０に負帰還を
かけるための前記基準出力電圧を出力する基準出力電圧
発生部である演算増幅器６０と、第１の参照電圧Ｖｌｌ
に基づき電圧を所定のレベル（第３の参照電圧■１３）
に上昇させる第１のレベルシフト部７０と、第２の参照
電圧Ｖ１２に基づき電圧を所定のレベル（第４の参照電
圧■１４）に上昇させる第２のレベルシフト部８０とを
、備えている。
位ＶＤＤからの電流の導通状態が制御される第１及び第
２のトランジスタのバンドギャップ電圧に基づき、第１
及び第２の参照電圧Ｖ１−Ｖ２を出力する参照電圧発生
部５０と、第１及び第２の参照電圧を第１及び第２の入
力端子を介してそれぞれ入力し、該第１及び第２の参照
電圧を差動増幅して前記参照電圧発生部５０に負帰還を
かけるための前記基準出力電圧を出力する基準出力電圧
発生部である演算増幅器６０と、第１の参照電圧Ｖｌｌ
に基づき電圧を所定のレベル（第３の参照電圧■１３）
に上昇させる第１のレベルシフト部７０と、第２の参照
電圧Ｖ１２に基づき電圧を所定のレベル（第４の参照電
圧■１４）に上昇させる第２のレベルシフト部８０とを
、備えている。
参照電圧発生部５０は、コレクタが電源電位ＶＤＤに、
エミッタが抵抗５３にそれぞれ接続された第１のトラン
ジスタであるＮＰＮ）ランジスタ５１を有し、そのトラ
ンジスタ５１のベースが、第２のトランジスタであるＮ
ＰＮ）−ランジスタ５２のベースに接続されている。ト
ランジスタ５２のコレクタが電源電位に、エミッタが第
２の参照電圧Ｖ１２用のノードＮ１２及び抵抗５４を介
してグランド電位ＧＮＤにそれぞれ接続されている。
エミッタが抵抗５３にそれぞれ接続された第１のトラン
ジスタであるＮＰＮ）ランジスタ５１を有し、そのトラ
ンジスタ５１のベースが、第２のトランジスタであるＮ
ＰＮ）−ランジスタ５２のベースに接続されている。ト
ランジスタ５２のコレクタが電源電位に、エミッタが第
２の参照電圧Ｖ１２用のノードＮ１２及び抵抗５４を介
してグランド電位ＧＮＤにそれぞれ接続されている。
さらに、抵抗５３が第１の参照電圧ＶｌＦ−用のノード
ＮＩＬ及び抵抗５５を介してグランド電位ＧＮＤに接続
されている。ここで、トランジスタ５１．５２は、エミ
ッタ面積を異にしている。
ＮＩＬ及び抵抗５５を介してグランド電位ＧＮＤに接続
されている。ここで、トランジスタ５１．５２は、エミ
ッタ面積を異にしている。
第１のレベルシフト部７０は、第１のレベルシフト用定
電流手段であるＰＭＯ８７１及びの第１のレベルシフト
用駆動トランジスタであるＰＭＯ３７２で構成されてい
る。そのＰＭＯ３７１のソースが電源電位ＶＤＤに、ド
レインがＰＭＯ３７２のソースに、ゲートが外部からの
バイアス電圧ＶＢ入力用の入力端子７０ａにそれぞれ接
続されている。ＰＭＯ８７２のドレインは、グランド電
位ＧＮＤに、ゲートがノードＮＩＬにそれぞれ接続され
ている。
電流手段であるＰＭＯ８７１及びの第１のレベルシフト
用駆動トランジスタであるＰＭＯ３７２で構成されてい
る。そのＰＭＯ３７１のソースが電源電位ＶＤＤに、ド
レインがＰＭＯ３７２のソースに、ゲートが外部からの
バイアス電圧ＶＢ入力用の入力端子７０ａにそれぞれ接
続されている。ＰＭＯ８７２のドレインは、グランド電
位ＧＮＤに、ゲートがノードＮＩＬにそれぞれ接続され
ている。
第２のレベルシフト部８０は、第２のレベルシフト用定
電流手段であるＰＭＯ８８１及び第２のレベルシフト用
駆動トランジスタであるＰＭＯ８８２で構成されている
。そのＰＭＯ３８１のソースが電源電位ＶＤＤに、ドレ
インが２ＭＯ８８２のソースに、ゲートが外部からのバ
イアス電圧ＶＢ入力用の入力端子７０ａにそれぞれ接続
されている。２ＭＯ８８２のトレインは、グランド電位
ＧＮＤに、ゲートがノードＮ１２にそれぞれ接続されて
いる。
電流手段であるＰＭＯ８８１及び第２のレベルシフト用
駆動トランジスタであるＰＭＯ８８２で構成されている
。そのＰＭＯ３８１のソースが電源電位ＶＤＤに、ドレ
インが２ＭＯ８８２のソースに、ゲートが外部からのバ
イアス電圧ＶＢ入力用の入力端子７０ａにそれぞれ接続
されている。２ＭＯ８８２のトレインは、グランド電位
ＧＮＤに、ゲートがノードＮ１２にそれぞれ接続されて
いる。
さらに、ＰＭＯ３７２のソースが演算増幅器６０の正相
入力端子（第１の入力端子）６１に、２ＭＯ８８２のソ
ースが演算増幅器６０の逆相入力端子（第２の入力端子
）６２にそれぞれ第３及び第４の参照電圧Ｖ１４として
接続されている。そして、演算増幅器６０の出力側が、
トランジスタ５１５２のベース及び基準出力電圧ＶＲ用
の出力端子６０ａに共通接続されている。ここで、１Ｍ
Ｏ８７１，とＰ−ＭＯＳ８１とが、またＰ−ＭＯＳ７２
とＰ−ＭＯＳ８２とが、それぞれ同一面積で構成されて
いる。
入力端子（第１の入力端子）６１に、２ＭＯ８８２のソ
ースが演算増幅器６０の逆相入力端子（第２の入力端子
）６２にそれぞれ第３及び第４の参照電圧Ｖ１４として
接続されている。そして、演算増幅器６０の出力側が、
トランジスタ５１５２のベース及び基準出力電圧ＶＲ用
の出力端子６０ａに共通接続されている。ここで、１Ｍ
Ｏ８７１，とＰ−ＭＯＳ８１とが、またＰ−ＭＯＳ７２
とＰ−ＭＯＳ８２とが、それぞれ同一面積で構成されて
いる。
第５図は、第１図中の演算増幅器６０の回路図である。
この演算増幅器６０は、電源電圧ＶＤＤに各ソ１
−スが接続されたＰ−ＭＯＳトランジスタ６３６４を有
し、そのＰ−ＭＯＳ）−ランジスタロ３のゲートが、接
続点Ｎ１３においてＰ−ＭＯＳトランジスタ６４のゲー
トに接続され、さらにその接続点Ｎ１Ｂには、トランジ
スタ６４のトレインとＮ−ＭＯＳトランジスタ６５のド
レインとが共通接続されている。
し、そのＰ−ＭＯＳ）−ランジスタロ３のゲートが、接
続点Ｎ１３においてＰ−ＭＯＳトランジスタ６４のゲー
トに接続され、さらにその接続点Ｎ１Ｂには、トランジ
スタ６４のトレインとＮ−ＭＯＳトランジスタ６５のド
レインとが共通接続されている。
また、トランジスタ６３のトレインには、ＮＭＯＳトラ
ンジスタ６６のトレインが接続され、このトランジスタ
６６のトレインが、接続点Ｎ１４においてＮ−ＭＯＳ）
−ランジスタロ５のソースに接続されている。トランジ
スタ６６のゲートには、正相入力端子６１が接続されて
いる。トランジスタ６５のゲートは、逆相入力端子６２
か接続されている。そして、接続点Ｎ１４は定電流手段
用のＮ−ＭＯＳトランジスタ６７のトレインに接続され
ると共に、そのゲートが定電流手段用のＮ−ＭＯＳ）−
ランジスタロ８，６９の各ゲートにそれぞれ接続されて
いる。
ンジスタ６６のトレインが接続され、このトランジスタ
６６のトレインが、接続点Ｎ１４においてＮ−ＭＯＳ）
−ランジスタロ５のソースに接続されている。トランジ
スタ６６のゲートには、正相入力端子６１が接続されて
いる。トランジスタ６５のゲートは、逆相入力端子６２
か接続されている。そして、接続点Ｎ１４は定電流手段
用のＮ−ＭＯＳトランジスタ６７のトレインに接続され
ると共に、そのゲートが定電流手段用のＮ−ＭＯＳ）−
ランジスタロ８，６９の各ゲートにそれぞれ接続されて
いる。
さらに、トランジスタ６７．６８．６９のそれ２
ぞれのソースは、接地電圧ＧＮＤ接続されている。
ゲートがトレインと接続されたＰ−ＭＯＳトランジスタ
７０は、そのゲー１〜及びドレインがトランジスタ６９
のゲート及びトレインに接続されている。その上、Ｐ−
ＭＯＳトランジスタ７１は、そのトレインがゲートに接
続され、それらが１〜ランジスタフ０に接続されている
。Ｐ−ＭＯＳ）−ランジスタフ２はソースが電源電圧Ｖ
ＤＤに、ゲートがトランジスタ６３．６６のドレインに
共通接続されている。そして、トランジスタ６３．６６
のトレインはトランジスタ６８．７２のトレインの出力
端子６０ａに位相補償用抵抗７３、容量７４を介してそ
れぞれ接続されている。
７０は、そのゲー１〜及びドレインがトランジスタ６９
のゲート及びトレインに接続されている。その上、Ｐ−
ＭＯＳトランジスタ７１は、そのトレインがゲートに接
続され、それらが１〜ランジスタフ０に接続されている
。Ｐ−ＭＯＳ）−ランジスタフ２はソースが電源電圧Ｖ
ＤＤに、ゲートがトランジスタ６３．６６のドレインに
共通接続されている。そして、トランジスタ６３．６６
のトレインはトランジスタ６８．７２のトレインの出力
端子６０ａに位相補償用抵抗７３、容量７４を介してそ
れぞれ接続されている。
以上ように構成される定電圧発生回路の動作について説
明する。
明する。
この定電圧発生回路は、基準電圧をバンドギャップ電圧
から決定しているので、第１−の参照電圧Ｖｌｌ Ｖ
１２は、グランド電位ＧＮＤに極めて接近した低い電圧
となる。そのため、ＰＭＯ３７２，８２の導通状態はオ
ン状態に向かう。この時、入力端子７０ａにバイアス電
圧ＶＢが印加されていれば、ＰＭＯ３７１，８１はオン
しているので、所定の電流が、電源電位ＶＤＤからＰＭ
Ｏ３７２８２を介してそれぞれグランド電位ＧＮＤへ流
れる。この時、ＰＭＯ３７２，８２の導通状態により、
第３及び第４の参照電圧Ｖ１４が発生し、演算増幅器６
０の入力端子６１．６２に印加される電圧が印加される
。この時、第３及び第４の参照電圧Ｖ１４は、電源電位
ＶＤＤの１／２程度にそれぞれ上昇する。
から決定しているので、第１−の参照電圧Ｖｌｌ Ｖ
１２は、グランド電位ＧＮＤに極めて接近した低い電圧
となる。そのため、ＰＭＯ３７２，８２の導通状態はオ
ン状態に向かう。この時、入力端子７０ａにバイアス電
圧ＶＢが印加されていれば、ＰＭＯ３７１，８１はオン
しているので、所定の電流が、電源電位ＶＤＤからＰＭ
Ｏ３７２８２を介してそれぞれグランド電位ＧＮＤへ流
れる。この時、ＰＭＯ３７２，８２の導通状態により、
第３及び第４の参照電圧Ｖ１４が発生し、演算増幅器６
０の入力端子６１．６２に印加される電圧が印加される
。この時、第３及び第４の参照電圧Ｖ１４は、電源電位
ＶＤＤの１／２程度にそれぞれ上昇する。
これにより、第３図に示すように、従来の演算増幅器２
０のトランジスタ２６．２７のソース側に負の電源電位
■ＣＣに接続された定電流用トランジスタ２５を用いな
くとも、グランド電位ＧＮＤを定電流用トランジスタ６
７に接続することで、トランジスタ６５．６６は安定し
て動作し、出力端子６０ａから基準出力電圧ＶＲが得ら
れる。
０のトランジスタ２６．２７のソース側に負の電源電位
■ＣＣに接続された定電流用トランジスタ２５を用いな
くとも、グランド電位ＧＮＤを定電流用トランジスタ６
７に接続することで、トランジスタ６５．６６は安定し
て動作し、出力端子６０ａから基準出力電圧ＶＲが得ら
れる。
ここで、例えば温度等の変化により基準出力電圧ＶＲが
上昇した場合、トランジスタ５１．５２のコレクタ・エ
ミッタ間電流は、その上昇分に応じて変化する。その結
果、第１の参照電圧Ｖｌｌは、抵抗５３．５５の分圧比
により決定するので、第２の参照電圧Ｖ１２より下降す
る。そのため、ＰＭＯ３７２の導通状態は、ＰＭＯ８８
２に比較して、よりオン方向に向かい、入力端子６１に
印加される第３の参照電圧Ｖ１Ｂは、入力端子６２に印
加される第４の参照電圧Ｖ１４より低下する。
上昇した場合、トランジスタ５１．５２のコレクタ・エ
ミッタ間電流は、その上昇分に応じて変化する。その結
果、第１の参照電圧Ｖｌｌは、抵抗５３．５５の分圧比
により決定するので、第２の参照電圧Ｖ１２より下降す
る。そのため、ＰＭＯ３７２の導通状態は、ＰＭＯ８８
２に比較して、よりオン方向に向かい、入力端子６１に
印加される第３の参照電圧Ｖ１Ｂは、入力端子６２に印
加される第４の参照電圧Ｖ１４より低下する。
その結果、トランジスタ６５のゲート電圧にはトランジ
スタ６６のゲート電圧に比べて高くなる。
スタ６６のゲート電圧に比べて高くなる。
これにより、トランジスタ７２のゲート電圧は上昇し、
それに伴って出力端子６０ａの基準出力電圧ＶＲは下降
する。このようにして、安定した一定の基準出力電圧Ｖ
Ｒが出力されるように動作する。
それに伴って出力端子６０ａの基準出力電圧ＶＲは下降
する。このようにして、安定した一定の基準出力電圧Ｖ
Ｒが出力されるように動作する。
第６図は、本発明の他の実施例を示す定電圧発生回路に
おける演算増幅器の回路図である。
おける演算増幅器の回路図である。
この定電圧発生回路は、第１図中の演算増幅器６０をバ
イポーラトランジスタで構成したものであり、その他は
上記実施例と同一の回Ｒ１ｆｆ４成である。ＰＮＰ６３
ａ、６４ａとＮＰＮ６５ａ、６６５ ａ、６７ａからなる差動増幅段と、ＰＮＰ６８ａ及びＮ
Ｐ Ｎ ６９ ａからなる出力段と、その出力段の位
相保障容量６０ｂと、ＮＰＮ）−ランジスタフ０と抵抗
７２からなる内部バイアス回路段とで、構成されている
。
イポーラトランジスタで構成したものであり、その他は
上記実施例と同一の回Ｒ１ｆｆ４成である。ＰＮＰ６３
ａ、６４ａとＮＰＮ６５ａ、６６５ ａ、６７ａからなる差動増幅段と、ＰＮＰ６８ａ及びＮ
Ｐ Ｎ ６９ ａからなる出力段と、その出力段の位
相保障容量６０ｂと、ＮＰＮ）−ランジスタフ０と抵抗
７２からなる内部バイアス回路段とで、構成されている
。
なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。例えば、上記実施例では、第１のレベ
ルシフト用定電流手段としてＰＭＯ３７１，８１を用い
たのが、これに限定されず、例えば、抵抗等を用いても
よい。
形が可能である。例えば、上記実施例では、第１のレベ
ルシフト用定電流手段としてＰＭＯ３７１，８１を用い
たのが、これに限定されず、例えば、抵抗等を用いても
よい。
（発明の効果〉
以上詳細に説明したように、本発明によれば、第１のレ
ベルシフト用駆動用トランジスタ及び第１のレベルシフ
ト用定電流源手段により第１の参照電圧をレベルシフト
させ、第２のレベルシフト用駆動用トランジスタ及び第
２のレベルシフト用定電流源手段により第２の参照電圧
をレベルシフトさせるようにしたので、基準出力電圧発
生部に従来のようなグランド電位よりも低い電源が必要
でなくなる。これにより、基準出力電圧発生部を６ 単一電源で動作させることでき、回路規模の簡単化を図
ることが可能となる。
ベルシフト用駆動用トランジスタ及び第１のレベルシフ
ト用定電流源手段により第１の参照電圧をレベルシフト
させ、第２のレベルシフト用駆動用トランジスタ及び第
２のレベルシフト用定電流源手段により第２の参照電圧
をレベルシフトさせるようにしたので、基準出力電圧発
生部に従来のようなグランド電位よりも低い電源が必要
でなくなる。これにより、基準出力電圧発生部を６ 単一電源で動作させることでき、回路規模の簡単化を図
ることが可能となる。
第１図は本発明の実施例を示す定電圧発生回路の構成ブ
ロック図、第２図は従来の定電圧発生回路の構成ブロッ
ク図、第３図は第２図中の演算増幅器の入力段を示す部
分回路図、第４図は第２図中の他の演算増幅器の入力段
を示す部分回路図、第５図は第１図中の演算増幅器６０
の回路図、第６図は本発明の他の実施例を示す定電圧発
生回路における演算増幅器の回路図である。 ５０・・・・・・参照電圧発生部、５１．５２・・・・
・・第１及び第２のトランジスタ、７１．８１・・・・
・・第１及び第２のレベルシフト用定電流手段、７２．
８２・・・・・・第１及び第２のレベルシフト用駆動ト
ランジスタ、ＶＤＤ・・・・・・電源電位、ＧＮＤ・・
・・・・グランド電位、Ｖｌｌ、Ｖ１２・・・・・・第
１及び第２の参照電圧、ＶｌＢ、Ｖ１４・・・・・・第
３及び第４の参照電圧、ＶＲ・・・・・・基準出力電圧
。 ＯＤ ン ？
ロック図、第２図は従来の定電圧発生回路の構成ブロッ
ク図、第３図は第２図中の演算増幅器の入力段を示す部
分回路図、第４図は第２図中の他の演算増幅器の入力段
を示す部分回路図、第５図は第１図中の演算増幅器６０
の回路図、第６図は本発明の他の実施例を示す定電圧発
生回路における演算増幅器の回路図である。 ５０・・・・・・参照電圧発生部、５１．５２・・・・
・・第１及び第２のトランジスタ、７１．８１・・・・
・・第１及び第２のレベルシフト用定電流手段、７２．
８２・・・・・・第１及び第２のレベルシフト用駆動ト
ランジスタ、ＶＤＤ・・・・・・電源電位、ＧＮＤ・・
・・・・グランド電位、Ｖｌｌ、Ｖ１２・・・・・・第
１及び第２の参照電圧、ＶｌＢ、Ｖ１４・・・・・・第
３及び第４の参照電圧、ＶＲ・・・・・・基準出力電圧
。 ＯＤ ン ？
Claims (1)
- 【特許請求の範囲】 基準出力電圧により電源電位からの電流の導通状態が制
御される第１及び第２のトランジスタにおけるバンドギ
ャップ電圧に基づき、第１及び第２の参照電圧を出力す
る参照電圧発生部と、前記第１及び第２の参照電圧を第
１及び第２の入力端子を介してそれぞれ入力し、該第１
及び第２の参照電圧を差動増幅して前記基準出力電圧を
出力する基準出力電圧発生部とを、備えた定電圧発生回
路において、 前記第１の参照電圧に基づき第３の参照電圧を発生させ
るための第１のレベルシフト用駆動トランジスタと、 前記電源電位と前記第１のレベルシフト用駆動トランジ
スタとの間に接続された第１のレベルシフト用定電流手
段と、 前記第２の参照電圧に基づき第４の参照電圧を発生させ
るための第２のレベルシフト用駆動トランジスタと、 前記電源電位と前記第２のレベルシフト用駆動トランジ
スタとの間に接続された第２のレベルシフト用定電流手
段とを設け、 前記第３及び第４の参照電圧を前記第１及び第２の入力
端子にそれぞれ印加する構成にしたことを特徴とする定
電圧発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21836490A JP2779388B2 (ja) | 1990-03-23 | 1990-08-20 | 定電圧発生回路 |
| KR1019910009894A KR100188821B1 (ko) | 1990-08-20 | 1991-06-14 | 정전압발생회로 |
| DE69114408T DE69114408T2 (de) | 1990-08-20 | 1991-08-16 | Konstantspannungserzeugungsschaltung. |
| EP91113796A EP0472128B1 (en) | 1990-08-20 | 1991-08-16 | Constant-voltage generation circuit |
| US07/746,913 US5153500A (en) | 1990-08-20 | 1991-08-19 | Constant-voltage generation circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-73897 | 1990-03-23 | ||
| JP7389790 | 1990-03-23 | ||
| JP21836490A JP2779388B2 (ja) | 1990-03-23 | 1990-08-20 | 定電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03278110A true JPH03278110A (ja) | 1991-12-09 |
| JP2779388B2 JP2779388B2 (ja) | 1998-07-23 |
Family
ID=26415039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21836490A Expired - Fee Related JP2779388B2 (ja) | 1990-03-23 | 1990-08-20 | 定電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2779388B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06175742A (ja) * | 1992-12-09 | 1994-06-24 | Nec Corp | 基準電圧発生回路 |
| JP2006107096A (ja) * | 2004-10-05 | 2006-04-20 | Denso Corp | バンドギャップ基準電圧回路 |
| US7123093B2 (en) | 2004-02-13 | 2006-10-17 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
-
1990
- 1990-08-20 JP JP21836490A patent/JP2779388B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06175742A (ja) * | 1992-12-09 | 1994-06-24 | Nec Corp | 基準電圧発生回路 |
| US7123093B2 (en) | 2004-02-13 | 2006-10-17 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| JP2006107096A (ja) * | 2004-10-05 | 2006-04-20 | Denso Corp | バンドギャップ基準電圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2779388B2 (ja) | 1998-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |