JPH01137808A - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH01137808A JPH01137808A JP62295326A JP29532687A JPH01137808A JP H01137808 A JPH01137808 A JP H01137808A JP 62295326 A JP62295326 A JP 62295326A JP 29532687 A JP29532687 A JP 29532687A JP H01137808 A JPH01137808 A JP H01137808A
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- 239000000758 substrate Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 238000005513 bias potential Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/307—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers
- H03F1/308—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers using MOSFET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
プッシュプル出力段を有する演算増幅回路に関し、
電源電圧変動による動作点の変動を防止した演算増幅回
路を提供することを目的とし、2入力の差に応じた出力
電圧を発生する差動増幅回路と、差動増幅回路の出力電
圧を所定電圧だけシフトして出力電圧を発生するレベル
シフト回路と、レベルシフト回路の出力電圧および差動
増幅回路の出力電圧に応じて動作するプッシュプル出力
回路と、電源電圧の変動に応じたバイアス電圧を発生し
てレベルシフト回路を制御し、電源電圧の変動があって
もレベルシフト回路の出力電圧を変化させないバイアス
回路とを具備するように構成する。
路を提供することを目的とし、2入力の差に応じた出力
電圧を発生する差動増幅回路と、差動増幅回路の出力電
圧を所定電圧だけシフトして出力電圧を発生するレベル
シフト回路と、レベルシフト回路の出力電圧および差動
増幅回路の出力電圧に応じて動作するプッシュプル出力
回路と、電源電圧の変動に応じたバイアス電圧を発生し
てレベルシフト回路を制御し、電源電圧の変動があって
もレベルシフト回路の出力電圧を変化させないバイアス
回路とを具備するように構成する。
本発明はプッシュプル出力段を有する演算増幅回路に関
する。
する。
従来のプッシュプル出力段を有する演算増幅回路の一例
は第8図に示され、その詳細は第9図に示される。すな
わち、1は入力信号子IN、−INの差に応じた出力V
2を発生する差動増幅回路であって、Pチャネルトラン
ジスタT、、T2、NチャネルトランジスタT3 +
74 、および定電流源■1を具備する。たとえば、+
I N>−I Nであれば、電圧V1がハイレベル、
電圧■2がローレベルとなり、逆に、+IN<−INで
あれば、ML 圧V +がローレベル、電圧■2がハイ
レベルとなる。この場合、+IN、−INの振幅中心は
2つの電源電圧V 00 + V 93の中間電圧とな
るようにする。2は差動増幅回路1の出力電圧V、を所
定電圧だけシフトダウンさせるレベルシフト回路であっ
て、定電圧回路としてのNチャネルトランジスタT、お
よび定電流源■2を具備する。この場合、差動増幅回路
1の出力電圧V!とレベルシフト回路2の出力電圧■3
との差はトランジスタT。
は第8図に示され、その詳細は第9図に示される。すな
わち、1は入力信号子IN、−INの差に応じた出力V
2を発生する差動増幅回路であって、Pチャネルトラン
ジスタT、、T2、NチャネルトランジスタT3 +
74 、および定電流源■1を具備する。たとえば、+
I N>−I Nであれば、電圧V1がハイレベル、
電圧■2がローレベルとなり、逆に、+IN<−INで
あれば、ML 圧V +がローレベル、電圧■2がハイ
レベルとなる。この場合、+IN、−INの振幅中心は
2つの電源電圧V 00 + V 93の中間電圧とな
るようにする。2は差動増幅回路1の出力電圧V、を所
定電圧だけシフトダウンさせるレベルシフト回路であっ
て、定電圧回路としてのNチャネルトランジスタT、お
よび定電流源■2を具備する。この場合、差動増幅回路
1の出力電圧V!とレベルシフト回路2の出力電圧■3
との差はトランジスタT。
のスレッシュホールド電圧トランジスタT、の特性(B
)、電流■2によって決まる大きさである。
)、電流■2によって決まる大きさである。
3はプッシュプル出力回路であって、Pチャネルトラン
ジスタT、およびNチャネルトランジスタT?の直列回
路で構成される。Ccは負帰還の発振防止用の位相補償
キャパシタである。
ジスタT、およびNチャネルトランジスタT?の直列回
路で構成される。Ccは負帰還の発振防止用の位相補償
キャパシタである。
第8図、第9図の回路において、プッシュプル出力回路
3のトランジスタT6に流れる電流は、Voo Vz
により決定され、トランジスタT7に流れる電流は、V
3 VSSにより決定される。この場合、電流■2が
一定であるので、Vz−V。
3のトランジスタT6に流れる電流は、Voo Vz
により決定され、トランジスタT7に流れる電流は、V
3 VSSにより決定される。この場合、電流■2が
一定であるので、Vz−V。
は一定である。ところで、
VDD VSS= (Vt+o Vz )+(Vz
V3 ) + (V3 Vis) と表わせるので、VDfl vssが大きく変動する
と、第2項は一定であるので、第1項(Vn++ V
z )、第3項(V3 VS2)が変動してプッシュ
プル出力回路3の動作点は大きく変動する。なお、実際
には、差動増幅回路1において、電源電圧■。、の変動
に電圧V、、V、の変動は追随するので、第3項(V:
l Vss)が主に変動する。
V3 ) + (V3 Vis) と表わせるので、VDfl vssが大きく変動する
と、第2項は一定であるので、第1項(Vn++ V
z )、第3項(V3 VS2)が変動してプッシュ
プル出力回路3の動作点は大きく変動する。なお、実際
には、差動増幅回路1において、電源電圧■。、の変動
に電圧V、、V、の変動は追随するので、第3項(V:
l Vss)が主に変動する。
従って、本発明の目的は、電源電圧変動による動作点の
変動を防止した演算増幅回路を提供することにある。
変動を防止した演算増幅回路を提供することにある。
上述の問題点を解決するための手段は第1図に示される
。第1図において、差動増幅回路1は2入力+IN、−
INの差に応じた出力電圧■2を発生、レベルシフト回
路2は差動増幅回路lの出力電圧■2を所定電圧だけシ
フトして出力電圧■3を発生し、プッシュプル出力回路
3はレベルシフト回路J路2の出力電圧v3と差動増幅
回路lの出力電圧V、に応じて動作する。Vno 、
Vss 、 OUTは電源電圧、出力端子である。ここ
で、バイアス回路4は電源電圧■ゎ。の変動に応じたバ
イアス電圧V、を発生してレベルシフト回路2を制御し
、電源電圧VOOの変動があってもレベルシフト回路2
の出力電圧を変化させない。すなわち、バイアス回路4
は電源電圧v0の変動に応じた変動を有するバイアス電
圧VIlによりレベルシフト回路2を制御する。
。第1図において、差動増幅回路1は2入力+IN、−
INの差に応じた出力電圧■2を発生、レベルシフト回
路2は差動増幅回路lの出力電圧■2を所定電圧だけシ
フトして出力電圧■3を発生し、プッシュプル出力回路
3はレベルシフト回路J路2の出力電圧v3と差動増幅
回路lの出力電圧V、に応じて動作する。Vno 、
Vss 、 OUTは電源電圧、出力端子である。ここ
で、バイアス回路4は電源電圧■ゎ。の変動に応じたバ
イアス電圧V、を発生してレベルシフト回路2を制御し
、電源電圧VOOの変動があってもレベルシフト回路2
の出力電圧を変化させない。すなわち、バイアス回路4
は電源電圧v0の変動に応じた変動を有するバイアス電
圧VIlによりレベルシフト回路2を制御する。
上述の手段によれば、電源電圧VIIOの変動はプッシ
ュプル出力回路3のトランジスタT7のゲースーソース
(V3 Vss)に影響せず、従って、電源電圧■、
が変動しても、トランジスタT7に流れる電流は変動し
ない。なお、トランジスタT6は差動増幅回路lの出力
電圧V2が電源電圧■。。
ュプル出力回路3のトランジスタT7のゲースーソース
(V3 Vss)に影響せず、従って、電源電圧■、
が変動しても、トランジスタT7に流れる電流は変動し
ない。なお、トランジスタT6は差動増幅回路lの出力
電圧V2が電源電圧■。。
に追従しているので、電源電圧v0゜が変動しても、V
IID V2は変動せず、従って、トランジスタT6
に流れる電流は変動しない。このように、プッシュプル
出力回路3の動作点は電源電圧vnoの変動によっては
変動しない。
IID V2は変動せず、従って、トランジスタT6
に流れる電流は変動しない。このように、プッシュプル
出力回路3の動作点は電源電圧vnoの変動によっては
変動しない。
第2図は本発明に係る演算増幅回路の第1の実施例を示
す回路図である。第2図においては、第9図のレベルシ
フト回路2の定電流源■2を可変電流源としてのNチャ
ネルトランジスタT、に置換し、このトランジスタTs
のゲート電位をバイアス回路4によって制御する。
す回路図である。第2図においては、第9図のレベルシ
フト回路2の定電流源■2を可変電流源としてのNチャ
ネルトランジスタT、に置換し、このトランジスタTs
のゲート電位をバイアス回路4によって制御する。
バイアス回路4の構成要素のパラメータは差動増幅回路
lおよびレベルシフト回路2のパラメータと同様に構成
しである。すなわち、バイアス回路4は、差動増幅回路
1のPチャネルトランジスタT + 、 T 2に相当
するPチャネルトランジスタT1 ′、定電流gr、に
相当する定電流源(、/、レベルシフト回路2のNチャ
ネルトランジスタT、に相当するNチャネルトランジス
タT、′、NチャネルトランジスタTllに相当するN
チャネルトランジスタT、′および定電流源1./によ
り構成されている。
lおよびレベルシフト回路2のパラメータと同様に構成
しである。すなわち、バイアス回路4は、差動増幅回路
1のPチャネルトランジスタT + 、 T 2に相当
するPチャネルトランジスタT1 ′、定電流gr、に
相当する定電流源(、/、レベルシフト回路2のNチャ
ネルトランジスタT、に相当するNチャネルトランジス
タT、′、NチャネルトランジスタTllに相当するN
チャネルトランジスタT、′および定電流源1./によ
り構成されている。
バイアス回路4の各構成要素は、電源電圧■。
がΔ■。。だけ変動してもレベルシフト回路2の出力電
圧V、の変動ΔV、が0となるように、決定される。こ
こで、トランジスタT、の相互コンダクタンスおよび電
流増幅率をg□、β8と表わし、電源電圧V0の変動Δ
■。に対し、各電圧V2rv31 v、’+ vll
の変動をΔV2+ ΔV3+Δ■2 ′、Δ■3とする
と、レベルシフト回路2のトランジスタT8の電流変化
はg、・ΔV、であり、従って、トランジスタT、、T
@について、lll5 となる。同様に、バイアス回路4のトランジスタTS’
+’r’s ′について、 他方、トランジスタT:l、T4は飽和状態で動作し、
また、定電流源I、の存在のために、ΔV2=ΔVDn
(3)であり、定電流源1.
/の存在のために、Δ■2 ′=ΔV(ID
(4)である。従って、(1)〜(4)式
により、ここで、電源電圧Vt111の変動ΔV0があ
っても、トランジスタT、のデース−ソース間電圧v3
−VSSの変動ΔVs(Vssは接地電位とすれば変動
なし)が生じないようにするには、(5)式からとすれ
ばよい。ところで、バイアス回路4の構成要素は、差動
増幅回路1、レベルシフト回路2の構成要素と平衡して
いる。従って、 1+ ’ : I+ /2=β1 ′:β2=β5
′:β5 = (1,’ + Itll’) : Itsただし
、■ア、′、■ア8はトランジスタT8 ′。
圧V、の変動ΔV、が0となるように、決定される。こ
こで、トランジスタT、の相互コンダクタンスおよび電
流増幅率をg□、β8と表わし、電源電圧V0の変動Δ
■。に対し、各電圧V2rv31 v、’+ vll
の変動をΔV2+ ΔV3+Δ■2 ′、Δ■3とする
と、レベルシフト回路2のトランジスタT8の電流変化
はg、・ΔV、であり、従って、トランジスタT、、T
@について、lll5 となる。同様に、バイアス回路4のトランジスタTS’
+’r’s ′について、 他方、トランジスタT:l、T4は飽和状態で動作し、
また、定電流源I、の存在のために、ΔV2=ΔVDn
(3)であり、定電流源1.
/の存在のために、Δ■2 ′=ΔV(ID
(4)である。従って、(1)〜(4)式
により、ここで、電源電圧Vt111の変動ΔV0があ
っても、トランジスタT、のデース−ソース間電圧v3
−VSSの変動ΔVs(Vssは接地電位とすれば変動
なし)が生じないようにするには、(5)式からとすれ
ばよい。ところで、バイアス回路4の構成要素は、差動
増幅回路1、レベルシフト回路2の構成要素と平衡して
いる。従って、 1+ ’ : I+ /2=β1 ′:β2=β5
′:β5 = (1,’ + Itll’) : Itsただし
、■ア、′、■ア8はトランジスタT8 ′。
Taに流れるドレイン−ソース間電流である。従って、
(6)式は、 よって、(6)式は、 ところで、MOSトランジスタにおいては、一般に、 TD −β (VGs Vth) =、/ffiコ「r7 ただし、■、はドレイン−ソース電流 VGSはゲート−ソース間電圧 ■いはスレッシュホールド電圧 の関係がある。ここで、トランジスタT s 、 T
eは、ドレイン−ソース電流I、が同一、トランジスタ
’ra I ’rs ’はVGSが同一であるので、
(7)式は、 となる。従って、たとえば、トランジスタTXのゲート
長、幅をLX、WXとすれば、L2=Lz ’、
Ls =Ls ’、 Ls =Ls ’としたと
きに、 とすることによりΔ■、=0とすることができる。
(6)式は、 よって、(6)式は、 ところで、MOSトランジスタにおいては、一般に、 TD −β (VGs Vth) =、/ffiコ「r7 ただし、■、はドレイン−ソース電流 VGSはゲート−ソース間電圧 ■いはスレッシュホールド電圧 の関係がある。ここで、トランジスタT s 、 T
eは、ドレイン−ソース電流I、が同一、トランジスタ
’ra I ’rs ’はVGSが同一であるので、
(7)式は、 となる。従って、たとえば、トランジスタTXのゲート
長、幅をLX、WXとすれば、L2=Lz ’、
Ls =Ls ’、 Ls =Ls ’としたと
きに、 とすることによりΔ■、=0とすることができる。
以上をまとめると、第3図に示すごとく、各電圧はΔV
DDに対して変化することになる。
DDに対して変化することになる。
第4図は本発明に係る演算増幅回路の第2の実施例を示
す回路図である。第4図においては、第2図のバイアス
回路4のトランジスタTs ’を削除し、定電流源I
、を付加しである。第4図においても、第2図の実施例
と同様に、Δ■。。に対し、ΔV、=Oとなるように、
レベルシフト回路2の各素子Ts 、 Ta 、 I
eを決定する。すなわち、この場合、バイアス回路4
においては、出力電圧V、の変動Δ■8は電源電圧VD
+、の変動Δnoに追随する。従って、 Δ■8=ΔvD+。
す回路図である。第4図においては、第2図のバイアス
回路4のトランジスタTs ’を削除し、定電流源I
、を付加しである。第4図においても、第2図の実施例
と同様に、Δ■。。に対し、ΔV、=Oとなるように、
レベルシフト回路2の各素子Ts 、 Ta 、 I
eを決定する。すなわち、この場合、バイアス回路4
においては、出力電圧V、の変動Δ■8は電源電圧VD
+、の変動Δnoに追随する。従って、 Δ■8=ΔvD+。
である。従って、トランジスタTS 、T、においては
、 となる。従って、Δ■、=0とするには、g+++s°
gI118 よって、レベルシフト回路2において、β、・ Iア、
=β、・ Iア8=β5(Its Ia)(9)式の
条件と、トランジスタT、に電流ITSを流したときの
電圧V、−V、の電位シフトが行われる条件からトラン
ジスタTs、Teおよび定電流源■8を決定できる。以
上の場合、第4図の各部の電圧は第5図に示すごと(変
化する。
、 となる。従って、Δ■、=0とするには、g+++s°
gI118 よって、レベルシフト回路2において、β、・ Iア、
=β、・ Iア8=β5(Its Ia)(9)式の
条件と、トランジスタT、に電流ITSを流したときの
電圧V、−V、の電位シフトが行われる条件からトラン
ジスタTs、Teおよび定電流源■8を決定できる。以
上の場合、第4図の各部の電圧は第5図に示すごと(変
化する。
第6図は本発明に係る演算増幅回路の第3の実施例を示
す回路図である。第6図においては、定電圧素子として
のNチャネルトランジスタT5の基板電位を可変として
トランジスタTSのスレッシュホールド電圧をバックバ
イアス効果により可変とする。つまり、通常、CMO5
回路であればNチャネルトランジスタはPウェル内に形
成されているので、当該Pウェルの電位を可変とするこ
とによりNチャネルトランジスタT、のスレッシュホー
ルド電圧を可変とすることができ、従って、電圧V、−
V、を可変とすることができる。
す回路図である。第6図においては、定電圧素子として
のNチャネルトランジスタT5の基板電位を可変として
トランジスタTSのスレッシュホールド電圧をバックバ
イアス効果により可変とする。つまり、通常、CMO5
回路であればNチャネルトランジスタはPウェル内に形
成されているので、当該Pウェルの電位を可変とするこ
とによりNチャネルトランジスタT、のスレッシュホー
ルド電圧を可変とすることができ、従って、電圧V、−
V、を可変とすることができる。
トランジスタT、の基板電位はバイアス回路4の出力電
圧v8によって制御される。トランジスタT1 ′、定
電流源■、Lは差動増幅回路1のトランジスタT、、T
、および定電流源■1に相当する。従って、 Is ’ : Is /2=T+ ’ :T’zと
されている。また、トランジスタT5 ′、定電流源1
./はレベルシフト回路2のトランジスタTS、定電流
源■2に相当する。従って、Ts ’ : Ts =
Iz ’ : 12となる。第6図において、電流電圧
VOOがΔVOOだけ変動すると、電圧v2.v2 ’
も追随して△VDDだけ変動する。また、電圧v、、v
、’も同様に変化しようとする。このとき、ΔVno>
0であれば、トランジスタT7 ’l T7の電流が増
加しようとする結果、トランジスタTs ’ + T
sのバックバイアス電位V、が低下し、従って、トラン
ジスタT5 ’、T、のスレッシュホールド電圧が大き
くなり、従って、電圧V3 、 V3 ’の上昇が抑え
られる。同様に、ΔVoo<Oであれば、トランジスタ
T7’+Tyの電流が減少しようとする結果、トランジ
スタTS ’I TSのハックバイアス電位VBが上
昇し、従って、トランジスタTs ’ 、Tsのスレ
ッシュホールド電圧が小さくなり、従って、電圧V3
、 V3 ’の下降が抑えられる。このようにして、
電源電圧VOOの変動ΔVDDがあっても、電圧V3の
変動Δ■、を0にすることが可能である。以上の場合、
各電圧はΔVDDに対して第7図に示すごとく変化する
ことになる。
圧v8によって制御される。トランジスタT1 ′、定
電流源■、Lは差動増幅回路1のトランジスタT、、T
、および定電流源■1に相当する。従って、 Is ’ : Is /2=T+ ’ :T’zと
されている。また、トランジスタT5 ′、定電流源1
./はレベルシフト回路2のトランジスタTS、定電流
源■2に相当する。従って、Ts ’ : Ts =
Iz ’ : 12となる。第6図において、電流電圧
VOOがΔVOOだけ変動すると、電圧v2.v2 ’
も追随して△VDDだけ変動する。また、電圧v、、v
、’も同様に変化しようとする。このとき、ΔVno>
0であれば、トランジスタT7 ’l T7の電流が増
加しようとする結果、トランジスタTs ’ + T
sのバックバイアス電位V、が低下し、従って、トラン
ジスタT5 ’、T、のスレッシュホールド電圧が大き
くなり、従って、電圧V3 、 V3 ’の上昇が抑え
られる。同様に、ΔVoo<Oであれば、トランジスタ
T7’+Tyの電流が減少しようとする結果、トランジ
スタTS ’I TSのハックバイアス電位VBが上
昇し、従って、トランジスタTs ’ 、Tsのスレ
ッシュホールド電圧が小さくなり、従って、電圧V3
、 V3 ’の下降が抑えられる。このようにして、
電源電圧VOOの変動ΔVDDがあっても、電圧V3の
変動Δ■、を0にすることが可能である。以上の場合、
各電圧はΔVDDに対して第7図に示すごとく変化する
ことになる。
上述の実施例においては、バイアス回路の1−ランジス
タ、定電流源は演算増幅回路の本体である差動増幅回路
、レベルシフト回路、プッシュプル出力回路と類似構成
で、バイアス条件が等しくなるように構成しであるので
、トランジスタのパラメータ変動に対しても動作点の安
定化が図れる。
タ、定電流源は演算増幅回路の本体である差動増幅回路
、レベルシフト回路、プッシュプル出力回路と類似構成
で、バイアス条件が等しくなるように構成しであるので
、トランジスタのパラメータ変動に対しても動作点の安
定化が図れる。
以上説明したように本発明によれば、電源電圧が変動し
ても動作点の安定化が図れる。
ても動作点の安定化が図れる。
第1図は本発明の基本構成を示す図、
第2図、第4図、第6図は本発明に係る演算増幅回路の
実施例を示す回路図、 第3図、第5図、第7図は、それぞれ第2図、第4図、
第6図の回路内の電圧波形の傾向を示す図、 第8図は従来の演算増幅回路を示す回路図、第9図は第
8図の詳細回路図である。 ■・・・差動増幅回路、 2・・・レベルシフト回路、 3・・・プッシュプル出力回路、 4・・・バイアス回路。
実施例を示す回路図、 第3図、第5図、第7図は、それぞれ第2図、第4図、
第6図の回路内の電圧波形の傾向を示す図、 第8図は従来の演算増幅回路を示す回路図、第9図は第
8図の詳細回路図である。 ■・・・差動増幅回路、 2・・・レベルシフト回路、 3・・・プッシュプル出力回路、 4・・・バイアス回路。
Claims (1)
- 【特許請求の範囲】 1、2入力(+IN、−IN)の差に応じた出力電圧(
V_2)を発生する差動増幅回路(1)と、該差動増幅
回路の出力電圧(V_2)を所定電圧だけシフトして出
力電圧(V_3)を発生するレベルシフト回路(2)と
、 該レベルシフト回路の出力電圧(V_3)および前記差
動増幅回路の出力電圧(V_2)に応じて動作するプッ
シュプル出力回路(3)と、 電源電圧(V_D_D)の変動に応じたバイアス電圧(
V_B)を発生して前記レベルシフト回路を制御し、該
電源電圧の変動があっても該レベルシフト回路の出力電
圧を変化させないバイアス回路(4)と、 を具備する演算増幅回路。 2、前記レベルシフト回路は、 前記差動増幅回路の出力電圧(V_2)を所定電圧だけ
低下させるトランジスタ(T_5)と、該トランジスタ
に接続された電流源(T_8)とを具備し、 前記バイアス回路は前記電源電圧(V_D_D)の変動
に応じて前記電流源(T_8)の電流の変動を制御する 特許請求の範囲第1項に記載の演算増幅回路。 3、前記レベルシフト回路は、 前記差動増幅回路の出力電圧(V_2)を所定電圧だけ
低下させるトランジスタ(T_5)と、該トランジスタ
に接続された電流源(T_8)と、該電流源に並列接続
された定電流源(I_8)とを具備し、 前記バイアス回路は前記電源電圧(V_D_D)の変動
に応じて前記電流源(T_8)の電流の変動を制御する 特許請求の範囲第1項に記載の演算増幅回路。 4、前記レベルシフト回路は、 前記差動増幅回路の出力電圧(V_2)を所定電圧だけ
低下させるトランジスタ(T_5)と、該トランジスタ
に接続された定電流源(I_8)と を具備し、 前記バイアス回路は前記電源電圧(V_D_D)の変動
に応じて前記トランジスタ(T_5)の基板電位の変動
を制御して前記所定電圧の変動を前記電源電圧の変動に
一致せしめる 特許請求の範囲第1項に記載の演算増幅回路。
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