KR19980070085A

KR19980070085A - 안정화 전류 미러 회로

Info

Publication number: KR19980070085A
Application number: KR1019970059382A
Authority: KR
Inventors: 유아사타찌오
Original assignee: 세끼자와다다시; 후지쓰가부시끼가이샤
Priority date: 1997-02-13
Filing date: 1997-11-12
Publication date: 1998-10-26
Also published as: JP3618189B2; US6034518A; KR100332508B1; JPH10229310A

Abstract

본 발명은 제조 프로세스의 산포 등이 있어도 입출력 특성을 보다 일정하게 하는 안정화 전류 미러 회로에 관한 것이다. 본 발명의 구성은, 입력측 nMOS 트랜지스터(11)와 출력측 nMOS 트랜지스터(12)를 구비한 전류 미러 회로(10)와, 출력측 nMOS 트랜지스터(12)의 출력 전위(V2)의 소정치로부터의 상승에 대해서 출력 전류(I3)가 소정치로부터 감소하는 오차 증폭 회로(30)와, 이 전류(I3)가 흐르는 입력측 pMOS 트랜지스터(22)와 출력측 nMOS 트랜지스터(12)에 직렬 접속된 출력측 pMOS 트랜지스터(21)를 구비한 전류 미러 회로(20)와, 출력측 pMOS 트랜지스터(21)와 출력측 nMOS 트랜지스터(12) 사이에 접속된 nMOS 트랜지스터(42)를 구비한다. 입력단에 접속된 nMOS 트랜지스터(41)는, nMOS 트랜지스터(42)가 노레타로서 기능하기 위한 바이어스 전압을 nMOS 트랜지스터(42)의 게이트로 인가한다.

Description

안정화 전류 미러 회로

본 발명은 안정화 전류 미러 회로에 관한 것이다.

도 4는 종래의 전류 미러 회로의 일 예를 나타낸다.

전류 미러 회로(10)는, 다이오드 접속된 입력측 nMOS 트랜지스터(11)와 출력측 nMOS 트랜지스터(12)로 구성되고, nMOS 트랜지스터(11)에, 입력 신호로서 전류(I1)가 공급된다. 전류 미러 회로(10)의 출력 전류(I2)는, 다이오드 접속된 pMOS 트랜지스터(21)의 입력으로 되어 있다. pMOS 트랜지스터(21)는, 예를 들어 다른 전류 미러 회로의 입력측으로 되어 있고, 이 경우, pMOS 트랜지스터(21)의 게이트전위(VB)가 이 전류 미러 회로의 출력측 pMOS 트랜지스터(도시하지 않음)의 게이트로 공급된다.

nMOS 트랜지스터(11)와 nMOS 트랜지스터(12)가 동일 특성이고, nMOS 트랜지스터(12)의 출력 전위(드레인 전위)(V2)가 nMOS 트랜지스터(11)의 드레인 전위(V1)와 같은 이상적인 경우에는, I1=I2가 되지만, 이하에 나타낸 바와 같이 V1과 V2는 일반적으로 서로 같지 않게 된다.

nMOS 트랜지스터(11)가 다이오드 접속되어 있으므로, 드레인 전압(V1)은 nMOS 트랜지스터(11)의 임계치(Vthn) 정도가 된다. 한편, pMOS 트랜지스터(21)도 다이오드 접속되어 있으므로, pMOS 트랜지스터(21)의 드레인 전압(VDD-V2)도 pMOS 트랜지스터(21)의 임계치의 절대치(Vthp) 정도가 된다. 일반적인 수치 예로서, 대략,

VDD=3.0V, Vthn=Vthp=1.0V

로 하면, V1=1.0V, V2=2.0V로 되고, I1I2 로 된다.

V1=V2 또한 I1=I2 가 성립함을 이상으로 하는 일 예이고, 일반적으로 전류 미러 회로에서는, 입출력 특성이 일정한 것을 이상으로 한다.

그러나, 제조 프로세스가 산포하여 임계치(Vthp)가 변동하거나 MOS 트랜지스터의 포화 특성이 변동하면, 전류 미러 회로의 출력 전위(V2)가 산포하게 된다.

제조 프로세스의 산포에 대한출력 전위(V2)의 산포는, 집적 회로의 회로 소자의 미세화에 따라 현저하게 된다. 또한, 출력 전위(V2)는, 전원 전압(VDD)이나 온도의 변동에도 영향을 받는다.

본 발명의 목적은, 이와 같은 문제점에 착안한 것으로, 제조 프로세스의 산포 등이 있어도 입출력 특성을 보다 일정하게 함이 가능한 안정화 전류 미러 회로를 제공하는 것에 있다.

도 1a 및 도 1b는 본 발명의 안정화 전류 미러 회로의 원리 구성을 나타내는 블록도.

도 2a 및 도 2b는 각각 도 1a의 원리 구성의 제1 및 제2 실시 형태의 안정화 전류 미러 회로를 나타내는 도면.

도 3a 및 도 3b는 각각 도 1b의 원리 구성의 제1 및 제2 실시 형태의 안정화전류 미러 회로를 나타내는 도면.

도 4는 종래의 전류 미러 회로의 일 예를 나타내는 도면.

도면의 주요 부분에 대한 부호의 설명

1, 2, 10, 20, 33, 40...전류 미러 회로

3, 30, 30A...오차 증폭 회로

4, 40...노레타(norator)

11, 12, 31, 32, 41, 42...nMOS 트랜지스터

21, 22, 34...pMOS 트랜지스터

청구항 1의 안정화 전류 미러 회로에서는, 예를 들어 도 1a에 나타낸 바와 같이, 제1 입력측 트랜지스터와 제1 출력측 트랜지스터를 구비한 제1 전류 미러 회로(1)와;

상기 제1 출력측 트랜지스터의 출력 전위(V2)의 소정치로부터 벗어남에 따라 출력 전류(I3)가 소정치에서 벗어나는 오차 증폭 회로(3); 및

상기 오차 증폭 회로의 출력 전류가 흐르는 제2 입력측 트랜지스터와 상기 제1 출력측 트랜지스터에 직렬 접속된 제2 출력측 트랜지스터를 구비한 제2 전류 미러 회로(2)를 구비한다.

이 안정화 전류 미러 회로의 동작에는 2가지가 있다. 예를 들어 도 2a와 같이 구성한 경우에는 다음의 1).과 같이 동작하고, 예를 들어 도 2a에서 pMOS 트랜지스터와 nMOS 트랜지스터를 서로 교환하여 전원 전위(VDD)와 접지 전위를 서로 교환한 구성인 경우에는 이하의 2).와 같이 동작한다.

1). 제조 프로세스의 산포나 전원 전압 또는 온도의 변동 등의 원인에 의해, 제1 출력측 트랜지스터의 출력 전위(V2)가 소정치로부터 상승하면, 제2 입력측 트랜지스터에 흐르는 전류가 감소하고, 이에 의해 제2 출력측 트랜지스터에 흐르는 전류가 감소하고, 제1 출력측 트랜지스터에 흐르는 전류(I2)가 감소하여 동시에 제1 출력측 트랜지스터의 출력 전위(V2)가 저하한다. 이 원인에 의해 제1 출력측 트랜지스터의 출력 전위(V2)가 소정치로부터 저하하면, 제2 입력측 트랜지스터에 흐르는 전류가 증가하고, 이 것에 의해 제2 출력측 트랜지스터에 흐르는 전류가 증가하여, 제1 출력측 트랜지스터에 흐르는 전류(I2)가 증가하여 동시에 제1 출력측 트랜지스터의 출력 전위(V2)가 상승한다.

2). 상기 원인에 의해, 제1 출력측 트랜지스터의 출력 전위(V2)가 소정치로부터 상승하면, 제2 입력측 트랜지스터에 흐르는 전류가 증가하여, 이에 의해 제2 출력측 트랜지스터에 흐르는 전류가 증가하고, 제1 출력측 트랜지스터에 흐르는 전류(I2)가 증가하여 동시에 제1 출력측 트랜지스터의 출력 전위(V2)가 저하한다. 이 원인에 의해 제1 출력측 트랜지스터의 출력 전위(V2)가 소정치로부터 저하하면, 제2 입력측 트랜지스터에 흐르는 전류가 감소하고, 이에 의해 제2 출력측 트랜지스터에 흐르는 전류가 감소하고, 제1 출력측 트랜지스터에 흐르는 전류(I2)가 감소하여 동시에 제1 출력측 트랜지스터의 출력 전위(V2)가 상승한다.

따라서, 청구항 1의 안정화 전류 미러 회로에 의하면, 상기 원인에 의해, 제1 전류 미러 회로(1) 또는 제2 전류 미러 회로(2)의 입출력 특성이 소망의 것으로부터 벗어나서, 제1 출력측 트랜지스터의 출력 전위(V2)가 소정치로부터 벗어나도, 오차 증폭 회로(3)에 의해, 이 출력 전위(V2)가 소정치에 가까워지도록 동작하고, 동시에, 제2 입력측 트랜지스터의 출력 전위(VB)도 소정치에 가까워지도록 동작하여, 이들 전위가 안정화하는 효과를 얻는다.

이와 같은 안정화 동작에 의해, 제1 전류 미러 회로(1)의 출력 전류(I2) 및 제2 전류 미러 회로(2)의 입력 전류(I3)도 안정화한다. 환언하면, 제1 전류 미러 회로(1)의 출력 전류(I2) 및 제2 전류 미러 회로(2)의 입력 전류(I3)의 안정화에 의해, 제2 입력측 트랜지스터의 출력 전위(VB)가 안정화한다.

청구항 2의 안정화 전류 미러 회로에서는, 청구항 1에 있어서, 예를 들어 도 1b에 나타낸 바와 같이, 상기 제1 출력측 트랜지스터와 상기 제2 출력측 트랜지스터간에, 단자간에 흐르는 전류를 거의 일정하게 하면서 상기 단자간의 전압 변동이 가능한 노레타(norator)가 접속되어 있다.

전원 전압치에 의해서는, 제1 전류 미러 회로(1)의 입출력 특성이 소정 관계가 된다는 이상적 조건이 만족되지 않고, 또한 제2 전류 미러 회로(2)의 입출력 전위가 소정 관계가 된다는 이상적 조건도 만족되지 않지만, 이 안정화 전류 미러 회로에 의하면, 노레타의 존재에 의해 이 조건이 대략 만족하도록 할 수 있으므로, 노레타가 존재하지 않는 경우보다도, 보정 정확도가 향상함과 함께, 본 발명의 적용 범위가 확대된다고 하는 효과를 얻는다.

청구항 3의 안정화 전류 미러 회로에서는, 청구항 1 또는 2에 있어서, 상기 오차 증폭 회로는, 예를 들어 도 2a에 나타낸 바와 같이,

상기 제1 출력측 트랜지스터 또는 상기 제2 출력측 트랜지스터의 출력 전위가 제어 입력단으로 공급되는 오차 검출용 트랜지스터(34)와;

상기 오차 검출용 트랜지스터에 직렬 접속된 제3 입력측 트랜지스터와 상기 제2 입력측 트랜지스터에 직렬 접속된 제3 출력측 트랜지스터를 구비한 제3 전류 미러 회로(33)를 구비한다.

청구항 4의 안정화 전류 미러 회로에서는, 청구항 1 또는 2에 있어서, 상기 오차 증폭 회로는, 예를 들어 도 2b에 나타낸 바와 같이,

상기 제1 출력측 트랜지스터 또는 상기 제2 출력측 트랜지스터의 출력 전위가 제어 입력단으로 공급되고, 상기 출력 전위에 따른 전류가 흐르는 오차 검출용 트랜지스터(34)와;

상기 오차 검출용 트랜지스터에 직렬 접속되고, 상기 제1 입력측 트랜지스터와 쌍이 되어 제3 전류 미러 회로를 구성하는 제3 출력측 트랜지스터(31)와;

상기 오차 검출용 트랜지스터와 상기 제3 출력측 트랜지스터간의 전위가 제어 입력단으로 공급되고, 상기 제2 입력측 트랜지스터에 직렬 접속된 트랜지스터(32)를 구비한다.

청구항 5의 안정화 전류 미러 회로에서는, 청구항 2에 있어서, 상기 노레타는, 예를 들어 도 3a에 나타낸 바와 같이, 전류 미러 회로의 출력측 트랜지스터(42)이다.

청구항 6의 안정화 전류 미러 회로에서는, 청구항 2에 있어서, 상기 제1 입력측 트랜지스터에 직렬 접속된 제4 입력측 트랜지스터(41)와, 상기 제1 출력측 트랜지스터(12)에 직렬 접속된 상기 노레타로서의 제4 출력측 트랜지스터(42)를 구비한 제4 전류 미러 회로(40)를 구비한다.

청구항 7의 안정화 전류 미러 회로에서는, 청구항 1에 있어서,

상기 제1 입력측 트랜지스터는 다이오드 접속되어 있고; 상기 제1 출력측 트랜지스터는 그 제어 입력단이 상기 제1 입력측 트랜지스터의 제어 입력단에 접속되어 있고;

상기 제2 입력측 트랜지스터는 다이오드 접속되어 있고, 상기 제2 출력측 트랜지스터는 그 제어 입력단이 상기 제2 입력측 트랜지스터의 제어 입력단에 접속되어 있다.

청구항 8의 안정화 전류 미러 회로에서는, 청구항 1에 있어서,

상기 제1 입력측 트랜지스터 및 상기 제1 출력측 트랜지스터는 모두 pMOS 트랜지스터와 nMOS 트랜지스터중 어느 한쪽이고,

상기 제2 입력측 트랜지스터, 상기 제2 출력측 트랜지스터 및 상기 오차 검출용 트랜지스터는 모두 pMOS 트랜지스터와 nMOS 트랜지스터중 다른 한쪽이다.

청구항 9의 안정화 전류 미러 회로에서는, 청구항 1에 있어서,

상기 제1 입력측 트랜지스터 및 상기 제1 출력측 트랜지스터는 모두 PNP 트랜지스터와 NPN 트랜지스터중 어느 한쪽이고,

상기 제2 입력측 트랜지스터, 상기 제2 출력측 트랜지스터 및 상기 오차 검출용 트랜지스터는 모두 PNP 트랜지스터와 NPN 트랜지스터중 다른 한쪽이다.

[발명의 실시형태]

이하, 도면에 기초하여 본 발명의 실시형태를 설명한다.

[도 1a의 원리 구성의 제1 실시형태]

도 2a는, 도 1a의 원리 구성의 제1 실시 형태에 관한 안정화 전류 미러 회로를 나타낸다.

보정 대상의 전류 미러 회로(10)는, 다이오드 접속된 입력측 nMOS 트랜지스터(11)와, 출력측 nMOS 트랜지스터(12)로 되고, nMOS 트랜지스터(11)의 드레인이 nMOS 트랜지스터(12)의 게이트에 접속되고, nMOS 트랜지스터(11 및 12)의 양 소스가 접지 전위의 도체의 접속되어 있다.

보정용 전류 미러 회로(20)는, 출력측 pMOS 트랜지스터(21)와, 다이오드 접속된 입력측 pMOS 트랜지스터(22)로 되고, pMOS 트랜지스터(22)의 드레인이 pMOS 트랜지스터(21)의 게이트에 접속되고, pMOS 트랜지스터(21 및 22)의 양 소스가 전원 전위(VDD)의 도체에 접속되어 있다.

오차 증폭 회로(30)는, 고 입력 임피던스. 전류 출력형이고, 입력측 nMOS 트랜지스터(31)와 출력측 nMOS 트랜지스터(32)로 되는, 전류 미러 회로(10)와 동일 접속의 전류 미러 회로(33)와, 오차 검출용 pMOS 트랜지스터(34)로 된다. 오차 검출용 pMOS 트랜지스터(34)는, 그 소스, 드레인 및 게이트가 각각 전원 전압(VDD)의 도체, nMOS 트랜지스터(31)의 드레인 및 nMOS 트랜지스터(12)의 드레인에 접속되어 있다.

pMOS 트랜지스터(22)의 게이트 전위(VB)는, 예를 들어 도시하지 않은 전류 미러 회로의 출력측 pMOS 트랜지스터의 게이트로 공급된다.

전류 미러 회로(10, 20 및 33)를 구성하고 있는 MOS 트랜지스터는 모두, 포화 영역에서 동작하고 있다. pMOS 트랜지스터(34)는, 포화 영역에서 동작하여도 비포화 영역에서 동작하여도 문제가 없으나, 구성상, 통상은 포화 영역에서 동작한다. 이와 같은 점은, 이하의 다른 실시예에 대해서도 마찬가지이다.

본 발명의 구성 조건은 아니지만, 간단화를 위해서, 쌍이 되는 nMOS 트랜지스터(11)와 nMOS 트랜지스터(12)의 특성은 서로 등가이고, 쌍이 되는 pMOS 트랜지스터(21)와 pMOS 트랜지스터(22)의 특성은 서로 등가이고, 쌍이 되는 nMOS 트랜지스터(31)와 nMOS 트랜지스터(32)의 특성은 서로 등가이다.

도 2a에 나타낸 바와 같이, nMOS 트랜지스터(11 및 12)의 드레인 전류(입출력 전류)를 각각 I1 및 I2로 표기하고, 이들 드레인 전위(입출력 전위)를 각각 V1 및 V2로 표기하고, nMOS 트랜지스터(31 및 32)의 드레인 전류를 각각 Im 및 I3으로 표기하고, 이들 드레인 전위를 각각 Vm 및 VB로 표기한다.

다음에, 상기와 같이 구성된 안정화 전류 미러 회로의 동작을 설명한다.

안정화 전류 미러 회로의 입력 신호로서, nMOS 트랜지스터(11)로 전류(I1)가 공급된다.

(1) V2=V2s인 경우

전류 미러 회로(20) 및 오차 증폭 회로(30)에 의한 후술의 안정화 동작이 작용하지 않아도, 전위(V2)가 이하에 나타낸 의미에서 안정한 경우를 고려한다. 이 경우의 전위(V2)를, V2s로 한다.

제1 경로에서는, nMOS 트랜지스터(11)로의 입력 전류(I1)에 의해, nMOS 트랜지스터(12)에는, 전류(I1)에 대략 같은 전류(I2X)가 흐르도록 한다. 제2 경로에서는, pMOS 트랜지스터(34) 및 nMOS 트랜지스터(31)에, pMOS 트랜지스터(34)의 게이트로 인가하는 전위(V2)에 따른 전류(Im)가 흐르고, nMOS 트랜지스터(32) 및 pMOS 트랜지스터(22)에는, 전류(Im)에 대략 같은 전류(I3)가 흐르고, 전위(VB)가 pMOS 트랜지스터(21)의 게이트로 전달되어, pMOS 트랜지스터(21)에 전류(I2Y)가 흐르도록 한다. 전위(V2)가 안정하다는 것은, 이 전류(I2X 와 I2Y)가, 서로 같은 값(I2)으로 됨을 의미한다. 이와 같이 되도록, 도 2a의 회로의 트랜지스터 특성이 설계되어 있다고 한다.

(2) V2V2s인 경우

제조 프로세스의 산포나 전원 전위(VDD) 또는 온도의 변동 등의 원인에 의해, V2V2s로 된 경우를 고려한다.

상기 (1)의 경우와 비교하면, 전위(V2)의 상승이, pMOS 트랜지스터(34)에 흐르는 전류(Im)를 감소시키므로, nMOS 트랜지스터(31)의 입력 전류가 감소하고, 다음에 nMOS 트랜지스터(32)의 드레인 전류(I3)가 감소한다. 전류(I3)의 감소는, pMOS 트랜지스터(22)의 드레인 전압(VDD-VB)의 감소, 즉 전위(VB)의 상승을 일으킨다. 이에 의해, pMOS 트랜지스터(21)의 내부 저항(드레인. 소스간 저항)이 상승하고, pMOS 트랜지스터(21)의 드레인 전위(V2)가 저하한다.

이와 같은 동작 루프가 반복되어 전위(V2)가 저하한다. 전위(V2)의 저하는, 다음에 설명하는 상기와 반대되는 동작에 의해 전위(VB)의 저하를 일으킨다.

(3) V2V2s인 경우

상기 원인에 의해, V2V2s로 된 경우를 고려한다.

상기 (1)의 경우와 비교하면, 전위(V2)의 저하는, pMOS 트랜지스터(34)에 흐르는 전류(Im)를 증가시키므로, nMOS 트랜지스터(31)의 입력 전류가 증가하고, 다음에 nMOS 트랜지스터(32)의 드레인 전류(I3)가 증가한다. 전류(I3)의 증가는, pMOS 트랜지스터(22)의 드레인 전압(VDD-VB)의 증가, 즉 전위(VB)의 저하를 일으킨다. 이에 의해, pMOS 트랜지스터(21)의 내부 저항이 저하하고, pMOS 트랜지스터(21)의 드레인 전위(V2)가 상승한다.

이와 같은 동작 루프가 반복되어 전위(V2)가 상승한다. 전위(V2)의 상승은, 상기 (2)의 동작에 의해 전위(VB)의 상승을 일으킨다.

본 실시 형태에 의하면, 어떤 원인으로 전류 미러 회로(10 또는 20)의 입출력 특성이 소망의 것으로부터 벗어나 전위(V2)가 어느 방향으로 벗어나도, 오차 증폭 회로(30)에 의해, 전위(V2)가 소정치(V2s)에 가까워지도록 동작하고, 동시에, 전위(VB)도 소정치에 가까워지도록 동작한다. 전위(V2)의 이와 같은 안정화 동작에 의해, 전류(I2 및 I3)도 안정화한다. 환언하면, 전류(I2 및 I3)의 안정화에 의해, 출력 전위(VB)가 안정화한다.

[도 1a의 원리 구성의 제2 실시 형태]

도 2b는, 도 1a의 원리 구성의 제2 실시 형태에 관한 안정화 전류 미러 회로를 나타낸다.

도 2a의 nMOS 트랜지스터(31)의 게이트의 접속처는 그 자신의 드레인임에 대하여, 도 2b의 회로에서는, 이 접속처가 nMOS 트랜지스터(12)의 게이트로 되어 있다. 이에 의해, nMOS 트랜지스터(31)는 nMOS 트랜지스터(32)와 전류 미러 회로를 구성하지 않고 nMOS 트랜지스터(11)와 전류 미러 회로를 구성한다. nMOS 트랜지스터(32)의 게이트는, nMOS 트랜지스터(31)의 드레인에 접속되어 있다. 그 밖의 점은, 도 2a의 구성과 동일하다.

안정화 전류 미러 회로의 입력 신호로서, nMOS 트랜지스터(11)에 전류(I1)가 공급된다.

(1) V2=V2t, Vm=Vmt인 경우

전류 미러 회로(20) 및 오차 증폭 회로(30)에 의한 안정화 동작이 작용하지 않아도, 전위(V2 및 Vm)가 이하에 나타낸 의미에서 안정한 경우를 고려한다. 이 경우의 전위(V2 및 Vm)를 각각, 전위(V2t 및 Vmt)로 한다.

제1 경로에서는, nMOS 트랜지스터(11)로의 입력 전류(I1)에 의해, nMOS 트랜지스터(12 및 13)에는 각각 전류(I1)에 대략 같은 전류(I2X 및 ImX)가 흐르도록 한다. 제2 경로에서는, pMOS 트랜지스터(34)에, 그 게이트에 인가되는 전위(V2)에 따른 전류(ImY)가 흐르도록 한다. 제3경로에서는, nMOS 트랜지스터(32)에, 그 게이트 전위(Vm)에 따른 전류(I3)가 흐르고, 이 것이 전류 미러 회로(20)의 pMOS 트랜지스터(22)로의 입력 전류로 되고, 이 경우의 pMOS 트랜지스터(22)의 드레인 전위(VB)가 pMOS 트랜지스터(21)의 게이트로 전달되고, pMOS 트랜지스터(21)에, 전류(I3)에 대략 같은 전류(I2Y)가 흐르도록 한다.

전위(V2 및 Vm)가 안정하다고 함은, 이 전류(ImX)와 전류(ImY)가 서로 같은 값(Im)이 되고, 전류(I2X)와 전류(I2Y)가 서로 같은 값(I2)으로 됨을 의미한다. 이와 같이 되도록, 도 2b의 회로의 트랜지스터 특성이 설계되어 있다.

(2) V2V2t 또는 VmVmt인 경우

상기 원인에 의해, V2V2t로 된 경우를 고려한다.

상기 (1)의 경우와 비교하면, 전위(V2)의 상승에 의해, pMOS 트랜지스터(34)의 내부 저항이 증가하고, 전위(Vm)가 저하한다. 이에 의해, nMOS 트랜지스터(32)의 드레인 전류(I3)가 감소한다. 전류(I3)의 감소는, pMOS 트랜지스터(22)의 드레인 전압(VDD-VB)의 감소, 즉 전위(VB)의 상승을 일으킨다.

따라서, pMOS 트랜지스터(21)의 내부 저항이 상승하고, pMOS 트랜지스터(21)의 드레인 전위(V2)가 저하한다.

이와 같은 동작 루프가 반복되어 전위(V2)가 저하한다. 전위(V2)의 저하는, 다음에 설명하는 상기와 반대의 동작의 의해 전위(VB)의 저하를 일으킨다.

VmVmt로 된 경우에는, 상기 전위(Vm)의 저하 이후의 동작으로 되고, 결과적으로 전위(Vm)의 상승을 일으킨다.

V2V2t와 VmVmt가 동시에 발생한 경우의 동작은 상기와 마찬가지이다.

(3) V2V2t 또는 VmVmt인 경우

상기 원인에 의해, V2V2t로 된 경우를 고려한다.

상기 (1)의 경우와 비교하면, 전위(V2)의 저하에 의하여, pMOS 트랜지스터(34)의 내부 저항이 감소하고, 전위(Vm)가 상승한다. 이에 의해, nMOS 트랜지스터(32)의 드레인 전류(I3)가 증가한다. 전류(I3)의 증가는, pMOS 트랜지스터(22)의 드레인 전압(VDD-VB)의 증가, 즉 전위(VB)의 저하를 일으킨다. 그 결과, pMOS 트랜지스터(21)의 내부 저항이 저하하여, pMOS 트랜지스터(21)의 드레인 전위(V2)가 상승한다.

VmVmt로 된 경우에는, 상기 전위(Vm)의 상승 이후의 동작으로 되고, 결과적으로 전위(Vm)의 저하를 일으킨다.

본 실시 형태에 의하면, 어떤 원인으로 전류 미러 회로(10 또는 20)의 입출력 특성이 소망의 것으로부터 벗어나 전위(V2 또는 Vm)가 어느 방향으로 벗어나도, 오차 증폭 회로(30A)에 의해, 전위(V2)가 소정치(V2t)에 가까워지도록 동작하고, 동시에 전위(VB)도 소정치에 가까워지도록 동작한다. 전위(V2)의 이와 같은 안정화 동작에 의해, 전류(I2 및 I3)도 안정화한다. 환언하면, 전류(I2 및 I3)의 안정화에 의해, 출력 전위(VB)가 안정화한다.

[도 1b의 원리 구성의 제1 실시 형태]

종래 기술의 난에서 설명한 바와 같이, 전원 전압(VDD)이 예를 들어 2V보다 높으면, V2=V1이라고 하는 전류 미러 회로(10)에 있어서의 이상적 조건이 만족되지 않는다. 이 조건이 만족되지 않으면, 도 2a의 회로에서, VB=V2 라고 하는 전류 미러 회로(20)에 있어서의 이상적 조건도 만족되지 않는다.

그래서, 이 조건이 대략 만족되도록 하기 위해서, 도 3a의 안정화 전류 미러 회로에서는, 도 2a의 회로에 전류 미러 회로(40)가 부가되어 있다. 도 3a의 회로는, 도 1b의 원리 구성의 제1 실시 형태이다.

전류 미러 회로(40)는, nMOS 트랜지스터(11)의 드레인과 안정화 전류 미러 회로의 전류 입력단 사이에 접속된 입력측 nMOS 트랜지스터(41)와, nMOS 트랜지스터(12)의 드레인과 pMOS 트랜지스터(21)의 드레인 사이에 접속된 출력측 nMOS 트랜지스터(42)로 된다. nMOS 트랜지스터(42)는, 그 전류치가 그 단자간 전압에 거의 의존하지 않고 정해지는 노레타로서 사용되고 있고, 포화 영역에서 동작하고 있다. 다이오드 접속된 nMOS 트랜지스터(41)는, nMOS 트랜지스터(42)가 노레타로서 기능하기 위한 바이어스 전압을 nMOS 트랜지스터(42)의 게이트로 인가하고 있다.

전류 미러 회로(40)에 의해, pMOS 트랜지스터(21)의 드레인 전위(Vu)를 레벨 시프트 다운 시킨 것이 전위(V2)로 되고, 또한 전류(I2)가 레벨 시프트 전압(Vu-V2)에 거의 영향을 받지 않으므로, 전원 전압(VDD)이 도 2a의 회로에서의 상한 전압, 예를 들어 2V보다 높아도, 상기 이상적 조건을 대략 만족함이 가능하게 된다. 이 조건에서 벗어남에 의한 전위(V2 및 VB)의 벗어남은, 오차 증폭 회로(30) 및 전류 미러 회로(20)의 상술한 바와 같은 동작에 의해서 보정된다.

본 실시 형태에 의하면, 상기 레벨 시프트(Vu-V2)에 의해 상기 V2 및 VB의 벗어남이 작아지므로, 도 2a의 구성인 경우보다도, 보정 정확도가 향상함과 함께, 본 발명의 적용 범위가 확대된다.

[도 1b의 원리 구성의 제2 실시 형태]

도 3b는, 도 1b의 원리 구성의 제2 실시 형태에 관한 안정화 전류 미러 회로를 나타낸다.

이 회로는, 도 3a의 회로의 변형 예로서 nMOS 트랜지스터(31)의 게이트의 접속처를 nMOS 트랜지스터(12)의 드레인으로 변경한 것이고, 도 3a의 회로와 동일한 효과가 얻어진다. nMOS 트랜지스터(31)는, nMOS 트랜지스터(11)와 실질적으로 전류 미러 회로를 구성하고 있다.

또한, 본 발명에는 이외에도 각종의 변형 예가 포함된다.

예를 들어 도 2b에서, nMOS 트랜지스터(31)의 게이트의 접속처를 nMOS 트랜지스터(12)의 드레인으로 변경하여 nMOS 트랜지스터(31)와 nMOS 트랜지스터(12)로 유사하게 전류 미러 회로를 구성하도록 하여도 좋음은 물론이다.

또한, 도 3a 또는 도 3b에서, nMOS 트랜지스터(41)를 사용하는 대신에, 다른 회로에서 nMOS 트랜지스터(42)의 게이트로 소정 전위를 인가하는 구성이어도 좋다. pMOS 트랜지스터(34)의 게이트의 접속처는, 노레타의 전류 출력단인 nMOS 트랜지스터(42)의 소스이어도 좋다.

도 2 및 도 3의 안정화 전류 미러 회로에서, nMOS 트랜지스터와 pMOS 트랜지스터를 역으로 하여(상호 교체하여), 전원 전위(VDD)와 접지 전위를 역으로 하여도, 전류의 방향이 역으로 되도록 한 구성이어도 좋다. 이 경우, 전위(V2)의 소정치로부터 벗어나는 방향과, 전류(I3)의 소정치로부터 벗어나는 방향의 관계가, 도 2 및 도 3의 안정화 전류 미러 회로의 경우와 역으로 된다.

노레타로서는, MOS 트랜지스터의 소스. 드레인간 대신에 예를 들어 바이폴라 트랜지스터의 콜렉터. 에미터간을 사용할 수도 있다.

도 2 및 도 3의 안정화 전류 미러 회로에서, pMOS 트랜지스터를 PNP형 트랜지스터로 치환하고, nMOS 트랜지스터를 NPN형 트랜지스터로 치환한 구성이어도 좋다. 또한, 상기와 같이 nMOS 트랜지스터와 pMOS 트랜지스터를 역으로 한 구성에 대하여, 상기 치환을 행한 구성이어도 좋다.

또한, 전류 미러 회로로는 각종의 것이 알려져 있으나, 그 어느 것을 본 발명에 사용하여도 실질적으로 상기와 같은 동작이 행해지므로, 그들은 본 발명에 포함된다.

본 발명에 의한 안정화 전류 미러 회로에 의하면, 어떤 원인에 의해 전류 미러 회로의 입출력 특성이 소정치로부터 벗어나도, 출력 전위가 안정화되는 효과를 얻을 수 있다.

Claims

제1 입력측 트랜지스터와 제1 출력측 트랜지스터를 구비한 제1 전류 미러 회로와;

상기 제1 출력측 트랜지스터의 출력 전위의 소정치로부터 벗어남에 따라 출력 전류가 소정치에서 벗어나는 오차 증폭 회로; 및

상기 오차 증폭 회로의 출력 전류가 흐르는 제2 입력측 트랜지스터와 상기 제1 출력측 트랜지스터에 직렬 접속된 제2 출력측 트랜지스터를 구비한 제2 전류 미러 회로를 구비하는 것을 특징으로 하는 안정화 전류 미러 회로.
제1항에 있어서, 상기 제1 출력측 트랜지스터와 상기 제2 출력측 트랜지스터 사이에, 단자간에 흐르는 전류를 거의 일정하게 하면서 상기 단자간의 전압 변동이 가능한 노레타가 접속되어 있는 것을 특징으로 하는 안정화 전류 미러 회로.
제1항 또는 제2항에 있어서, 상기 오차 증폭 회로는,

상기 제1 출력측 트랜지스터 또는 상기 제2 출력측 트랜지스터의 출력 전위가 제어 입력단으로 공급되는 오차 검출용 트랜지스터와;

상기 오차 검출용 트랜지스터에 직렬 접속된 제3 입력측 트랜지스터와 상기 제2 입력측 트랜지스터에 직렬 접속된 제3 출력측 트랜지스터를 구비한 제3 전류 미러 회로를 구비하는 것을 특징으로 하는 안정화 전류 미러 회로.
제1항 또는 제2항에 있어서, 상기 오차 증폭 회로는,

상기 제1 출력측 트랜지스터 또는 상기 제2 출력측 트랜지스터의 출력 전위가 제어 입력단으로 공급되고, 상기 출력 전위에 따른 전류가 흐르는 오차 검출용 트랜지스터와;

상기 오차 검출용 트랜지스터에 직렬 접속되고, 상기 제1 입력측 트랜지스터와 쌍이 되어 제3 전류 미러 회로를 구성하는 제3 출력측 트랜지스터와;

상기 오차 검출용 트랜지스터와 상기 제3 출력측 트랜지스터간의 전위가 제어 입력단으로 공급되고, 상기 제2 입력측 트랜지스터에 직렬 접속된 트랜지스터를 구비하는 것을 특징으로 하는 안정화 전류 미러 회로.
제2항에 있어서, 상기 노레타는, 전류 미러 회로의 출력측 트랜지스터임을 특징으로 하는 안정화 전류 미러 회로.
제2항에 있어서, 상기 제1 입력측 트랜지스터에 직렬 접속된 제4 입력측 트랜지스터와, 상기 제1 출력측 트랜지스터에 직렬 접속된 상기 노레타로서의 제4 출력측 트랜지스터를 구비한 제4 전류 미러 회로를 구비하는 것을 특징으로 하는 안정화 전류 미러 회로.
제1항에 있어서, 상기 제1 입력측 트랜지스터는 다이오드 접속되어 있고;

상기 제1 출력측 트랜지스터는 그 제어 입력단이 상기 제1 입력측 트랜지스터의 제어 입력단에 접속되어 있고;

상기 제2 입력측 트랜지스터는 다이오드 접속되어 있고, 상기 제2 출력측 트랜지스터는 그 제어 입력단이 상기 제2 입력측 트랜지스터의 제어 입력단에 접속되어 있는 것을 특징으로 하는 안정화 전류 미러 회로.
제1항에 있어서, 상기 제1 입력측 트랜지스터 및 상기 제1 출력측 트랜지스터는 모두 pMOS 트랜지스터와 nMOS 트랜지스터중 어느 한쪽이고,

상기 제2 입력측 트랜지스터, 상기 제2 출력측 트랜지스터 및 상기 오차 검출용 트랜지스터는 모두 pMOS 트랜지스터와 nMOS 트랜지스터중 다른 한쪽인 것을 특징으로 하는 안정화 전류 미러 회로.
제1항에 있어서, 상기 제1 입력측 트랜지스터 및 상기 제1 출력측 트랜지스터는 모두 PNP 트랜지스터와 NPN 트랜지스터중 어느 한쪽이고,

상기 제2 입력측 트랜지스터, 상기 제2 출력측 트랜지스터 및 상기 오차 검출용 트랜지스터는 모두 PNP 트랜지스터와 NPN 트랜지스터중 다른 한쪽인 것을 특징으로 하는 안정화 전류 미러 회로.