JPH02238668A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02238668A JPH02238668A JP1059102A JP5910289A JPH02238668A JP H02238668 A JPH02238668 A JP H02238668A JP 1059102 A JP1059102 A JP 1059102A JP 5910289 A JP5910289 A JP 5910289A JP H02238668 A JPH02238668 A JP H02238668A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
静電破壊（ＥＳＤ）保護素子を有する半導体装置に関し
， 素子の微細化に対応して， ＬＳＩの静電破壊を防止す
る保護素子を構成するＦＥＴのゲート破壊を抑止する構
造を得ることを目的とし （１）一導電型半導体基板内の表層部に該基板より不純
物濃度の高い一導電型ウェルと．該一導電型ウェル内の
表層部にチャネル頭域を隔てて反対導電型のソース及び
ドレインと，該基板表面にゲー１・絶縁膜を介してチャ
ネル領域上にゲートと該一導電型ウェル内の表層部に一
導電型ウェルコンタクト領域と，該基板上に入力端子と
人力回路を接続する入力配線及び電源配線とを有し，該
ドレイン又はソースが該入力配線に，該ソース又はドレ
イン及び該ウェルコンタクト領域が該電源配線Ｖ，，（
接地電位）又はＶｃｃ （電源電位）に，該ゲートが該
一導電型ウェルにそれぞれ接続されている，或いは （２）上記（１）において，入力配線に接続されたソー
ス又はドレインの中央部の領域が該基板内に端部の領域
が該一導電型ウェル内に形成されている，或いは， （３）上記（２）において，該基板内に，入力配線に接
続されたソース又はドレインの中央部の領域に接して反
対導電型ウェルを有する構成する。
， 素子の微細化に対応して， ＬＳＩの静電破壊を防止す
る保護素子を構成するＦＥＴのゲート破壊を抑止する構
造を得ることを目的とし （１）一導電型半導体基板内の表層部に該基板より不純
物濃度の高い一導電型ウェルと．該一導電型ウェル内の
表層部にチャネル頭域を隔てて反対導電型のソース及び
ドレインと，該基板表面にゲー１・絶縁膜を介してチャ
ネル領域上にゲートと該一導電型ウェル内の表層部に一
導電型ウェルコンタクト領域と，該基板上に入力端子と
人力回路を接続する入力配線及び電源配線とを有し，該
ドレイン又はソースが該入力配線に，該ソース又はドレ
イン及び該ウェルコンタクト領域が該電源配線Ｖ，，（
接地電位）又はＶｃｃ （電源電位）に，該ゲートが該
一導電型ウェルにそれぞれ接続されている，或いは （２）上記（１）において，入力配線に接続されたソー
ス又はドレインの中央部の領域が該基板内に端部の領域
が該一導電型ウェル内に形成されている，或いは， （３）上記（２）において，該基板内に，入力配線に接
続されたソース又はドレインの中央部の領域に接して反
対導電型ウェルを有する構成する。
（産業上の利用分野〕
本発明は静電破壊保護素子を有する半導体装置に関する
。
。
ＬＳＩの高集積化，面積及び厚み方向の微細化により，
ＥＳＤ保護素子は保護すべき素子とともに破壊電圧Ｖ
Ｂの低下，ゲート酸化膜の耐圧低下により破壊しやすく
なるため， ＥＳＤ保護素子自身が破壊しに＜＜，且つ
保護すべき素子の耐圧以下に電圧ストレスを緩和できる
ような保護素子構造が必要となる。
ＥＳＤ保護素子は保護すべき素子とともに破壊電圧Ｖ
Ｂの低下，ゲート酸化膜の耐圧低下により破壊しやすく
なるため， ＥＳＤ保護素子自身が破壊しに＜＜，且つ
保護すべき素子の耐圧以下に電圧ストレスを緩和できる
ような保護素子構造が必要となる。
第６図の等価回路図に示される保護素子を構成するＦＥ
Ｔ Ｔ＋ のゲート酸化膜の破壊を防くため従来は，
ゲートードレイン間容量Ｃと１ゲー１・ソース間に挿入
した抵抗Ｒの積Ｃ−１７を利用してバット（ＬＳＩの入
力端子）より入ってくる電圧ストレスを緩和していた。
Ｔ Ｔ＋ のゲート酸化膜の破壊を防くため従来は，
ゲートードレイン間容量Ｃと１ゲー１・ソース間に挿入
した抵抗Ｒの積Ｃ−１７を利用してバット（ＬＳＩの入
力端子）より入ってくる電圧ストレスを緩和していた。
第７図（１）， （２）は従来例ＱこよるＥＳＣ保護素
子の断面図と平面図である。
子の断面図と平面図である。
図において，１は基板， ＩＡは拡散層，２は入力配線
５に接続されるソース／ドレイン電極，３は電源配線６
に接続されるドレイン／ソース電極，４はゲー１〜で，
５はＬＳＩのバッドと人力回路間の入力配線．６は電源
配線（Ｖｃｃ／Ｖｓｓ） ，抵抗Ｒを経由して電源配線
６にコンタクトホール７で接続される。
５に接続されるソース／ドレイン電極，３は電源配線６
に接続されるドレイン／ソース電極，４はゲー１〜で，
５はＬＳＩのバッドと人力回路間の入力配線．６は電源
配線（Ｖｃｃ／Ｖｓｓ） ，抵抗Ｒを経由して電源配線
６にコンタクトホール７で接続される。
又，この素子は基板内に形成されたウェルＩＢ内に形成
される場合もある。
される場合もある。
素子の微細化によりＦＥＴ Ｔ，のゲート破壊耐圧が低
下し，又， ＦＥＴ Ｔ，がＬＤＤ （Ｌｉｇｈｔｌｙ
ＤｏｐｅｄＤｒａｉｎ）構造である場合は，接合の空
乏層の広がりが大きくなるため容量Ｃが小さくなる等の
理由で電圧ストレス印加時のゲート電圧の追従が不十分
になり， ＦＥＴ Ｔ＋は破壊ずるようになる。
下し，又， ＦＥＴ Ｔ，がＬＤＤ （Ｌｉｇｈｔｌｙ
ＤｏｐｅｄＤｒａｉｎ）構造である場合は，接合の空
乏層の広がりが大きくなるため容量Ｃが小さくなる等の
理由で電圧ストレス印加時のゲート電圧の追従が不十分
になり， ＦＥＴ Ｔ＋は破壊ずるようになる。
本発明は素子の微細化に対応して， ＬＳＩの静電破壊
を防止する保護素子を構成するＦＥＴのゲート破壊を抑
止する構造を得ることを目的とする。
を防止する保護素子を構成するＦＥＴのゲート破壊を抑
止する構造を得ることを目的とする。
上記課題の解決は
（１）一導電型半導体基板内の表層部に該基板より不純
物濃度の高い一導電型ウェルと．該一導電型ウェル内の
表層部にチャネル領域を隔てて反対導電型のソース及び
ドレインと，該基板表面にゲート絶縁膜を介してチャネ
ル領域上にゲートと，該一導電型ウェル内の表層部に一
導電型ウェルコンタクト領域と１該基板上に入力端子と
入力回路を接続する入力配線及び電源配線とを有し．該
ドレイン又はソースが該入力配線に，該ソース又はドレ
イン及び該ウェルコンタクＩ−領域が該電源配線ｖ５５
（接地電位）又はＶｃｃ （電源電位）に，該ゲートが
該一導電型ウェルにそれぞれ接続されている半導体装置
，或いは， （２）上記（１）において．入力配線に接続されたソー
ス又はドレインの中央部の領域が該基板内に，端部の領
域が該一導電型ウェル内に形成されている半導体装置，
或いは （３）上記（２）において，該基板内に入力配線に接続
されたソース又はドレインの中央部の領域に接して反対
導電型ウェルを有する半導体措装置により達成される。
物濃度の高い一導電型ウェルと．該一導電型ウェル内の
表層部にチャネル領域を隔てて反対導電型のソース及び
ドレインと，該基板表面にゲート絶縁膜を介してチャネ
ル領域上にゲートと，該一導電型ウェル内の表層部に一
導電型ウェルコンタクト領域と１該基板上に入力端子と
入力回路を接続する入力配線及び電源配線とを有し．該
ドレイン又はソースが該入力配線に，該ソース又はドレ
イン及び該ウェルコンタクＩ−領域が該電源配線ｖ５５
（接地電位）又はＶｃｃ （電源電位）に，該ゲートが
該一導電型ウェルにそれぞれ接続されている半導体装置
，或いは， （２）上記（１）において．入力配線に接続されたソー
ス又はドレインの中央部の領域が該基板内に，端部の領
域が該一導電型ウェル内に形成されている半導体装置，
或いは （３）上記（２）において，該基板内に入力配線に接続
されたソース又はドレインの中央部の領域に接して反対
導電型ウェルを有する半導体措装置により達成される。
（作用〕
本発明は低濃度基板内に基板と同一導電型で基板より不
純物濃度の高いウェルをつくり，ここに保護素子を形成
し，保護素子を構成ずろＦＥＴのゲートをウェルに接続
し， ＬＳＩの入力配線に電圧ストレスを印加した時の
ドレイン接合のブレークダウン（アハランシエ）電流を
その逃げ先である基板にウェルより流すことにより，ゲ
ートにかかる電圧を低下させるようにゲートをバイアス
して，ゲート破壊を防止するようにしたものである。
純物濃度の高いウェルをつくり，ここに保護素子を形成
し，保護素子を構成ずろＦＥＴのゲートをウェルに接続
し， ＬＳＩの入力配線に電圧ストレスを印加した時の
ドレイン接合のブレークダウン（アハランシエ）電流を
その逃げ先である基板にウェルより流すことにより，ゲ
ートにかかる電圧を低下させるようにゲートをバイアス
して，ゲート破壊を防止するようにしたものである。
又，ブレークダウン電流をドレインよりウェル深部に向
かって斜めに流れる構造にして基板内の熱発生位置を分
散し，ドレイン接合の２次破壊を防止するようにした。
かって斜めに流れる構造にして基板内の熱発生位置を分
散し，ドレイン接合の２次破壊を防止するようにした。
（実施例〕
第１図（１）， （２）は本発明の第１の実施例による
ＥＳＤ保護素子の断面図と平面図である。
ＥＳＤ保護素子の断面図と平面図である。
図において， ｐ−型のＳｉ基板又はｐ″−型のエビ
層１１上に形成された分離酸化膜１２内の素子形成領域
に， ｐ−型のウェル１３が形成される。
層１１上に形成された分離酸化膜１２内の素子形成領域
に， ｐ−型のウェル１３が形成される。
該ウェル１３上にゲート酸化膜１４を介してゲートＬ５
． １５Ａが形成される。
． １５Ａが形成される。
該ウェル１３内にｎ＋型のトレイン１６，ソース１７１
７ＡがＬＤＤ構造で形成される。
７ＡがＬＤＤ構造で形成される。
該ウェル１３内にｐ＋型のウェルコンタクト領域１８，
１８Ａ ， ２２が形成される。
１８Ａ ， ２２が形成される。
ゲート１５． １５八はそれぞれコンタクトホーノレ２
５２５Ａを経由して配線２３により，コンタクトホール
２４でウェル１３に接続される。
５２５Ａを経由して配線２３により，コンタクトホール
２４でウェル１３に接続される。
図示されないが第７図の従来例と同様にしてドレイン電
極１９はＬＳＩの入力配線に接続され，ソース電極２０
． ２０Ａ及びウェルコンタクト電極２１２１Ａば電源
配線ＶＳＳに接続される。
極１９はＬＳＩの入力配線に接続され，ソース電極２０
． ２０Ａ及びウェルコンタクト電極２１２１Ａば電源
配線ＶＳＳに接続される。
第２図（１）， （２）は本発明の第２の実施例による
ＥＳＤ保護素子の断面図と平面図である。
ＥＳＤ保護素子の断面図と平面図である。
第１図との相違点は，ウェル１３１がドレイン１６の下
側で方形状に欠如している構造になっていることである
。
側で方形状に欠如している構造になっていることである
。
この構造の特徴は次の第３図の構造で説明するよ・うに
ドレイン接合の中心部を離れた位置で先にブレークダウ
ンを生ずるため発熱位置の分散がはかれる。
ドレイン接合の中心部を離れた位置で先にブレークダウ
ンを生ずるため発熱位置の分散がはかれる。
第３図（＋）， （２）は本発明の第３の実施例による
ＥＳＤ保護素子の断面図と平面図である。
ＥＳＤ保護素子の断面図と平面図である。
第２図との相違点は，ドレイン１６の下側にウェル１３
１ と周辺部が重なるようにｎ一型のウェル２６が形成
されたことである。
１ と周辺部が重なるようにｎ一型のウェル２６が形成
されたことである。
この構造の特徴はｎ一型のウェル２６により，第２図の
構造より更乙こ発熱位置が分散される点である。
構造より更乙こ発熱位置が分散される点である。
ここで，点線はドレイン電極１９に電圧ストレスを印加
した時の空乏層の広がりを示す。
した時の空乏層の広がりを示す。
いま，この実施例において１正の電圧ストレスをドレイ
ン電極１９に印加した場合を考える。
ン電極１９に印加した場合を考える。
このとき電流はドレイン１６からソース１７． １７Ａ
に水平方向に流れるとともに，ドレイン接合のブレーク
ダウンにより深さ方向にも流れる。ドレイン電極１９の
直下は低濃度の基板又はエビ層であるためブレークダウ
ンは起きないで，少し離れた位置，即ちドレイン１６の
周辺部（Ａ部）で起きる。このため，熱の発生位置が右
方に分散され接合が２次破壊に至ることを防止する。
に水平方向に流れるとともに，ドレイン接合のブレーク
ダウンにより深さ方向にも流れる。ドレイン電極１９の
直下は低濃度の基板又はエビ層であるためブレークダウ
ンは起きないで，少し離れた位置，即ちドレイン１６の
周辺部（Ａ部）で起きる。このため，熱の発生位置が右
方に分散され接合が２次破壊に至ることを防止する。
又，このときウェルコンタクト碩域２２は，上記ブレー
クダウン電流によりゲートは負にハイアスされ，ゲート
破壊に至らない電圧になる。
クダウン電流によりゲートは負にハイアスされ，ゲート
破壊に至らない電圧になる。
この効果を第５図を用いて説明する。
第５図は第３図に示されるドレイン電極１９の中心より
右方向への距離に対する各部の電位と発熱量の関係を示
す回である。
右方向への距離に対する各部の電位と発熱量の関係を示
す回である。
図は第３図（２）のａ−ｂ間の電位と発熱量分布が示さ
れている。
れている。
ここで，■は基板表面近傍，■は基板深部（ウェル１３
１内）の値を示す。又各位置 ａはドレイン電極１９の中心 Ｃはトレイン電極１９の右端 ｄはウェルの左端付近， ｅはゲートの左端 ｂはウェルコンタクト電極２１の左端 である。
１内）の値を示す。又各位置 ａはドレイン電極１９の中心 Ｃはトレイン電極１９の右端 ｄはウェルの左端付近， ｅはゲートの左端 ｂはウェルコンタクト電極２１の左端 である。
又，各部の電圧
ＶＢはドレイン接合の
アハランシエブレークダウン電圧，
ｖＢ′ はドレイン側ゲート端の
ゲーテッド接合のブレークダウン電圧
Ｖ，はゲー１・に印加される電圧
である。
前記のようにブレークダウン電流は基板断面を斜めに流
れるため，深部の熱発生のピークは右にずれている。
れるため，深部の熱発生のピークは右にずれている。
この例は，第２，または第３の実施例と従来例とを組み
合わせてより完全な保護素子が得られるようにしたもの
である。
合わせてより完全な保護素子が得られるようにしたもの
である。
図においてＡ−Ａ線より上側は本発明，下側は従来素子
を表し，コンタクトホール２７は人力回路へ接続する。
を表し，コンタクトホール２７は人力回路へ接続する。
実施例ではｎチャネル素子について説明したが，ｐチャ
ネル素子に対しては各部の導電型を反対にし，電源配線
はＶＣＣを用いればよい。
ネル素子に対しては各部の導電型を反対にし，電源配線
はＶＣＣを用いればよい。
又，各実施例の構造を繰り返し／鏡像反転繰り返し／リ
ング状に形成してもよい。
ング状に形成してもよい。
以上説明したように本発明によれば，素子の微細化に対
応して， ＬＳＩの静電破壊を防止する保護素子を構成
するＦＥＴのゲート破壊を抑止する構造が得られた。
応して， ＬＳＩの静電破壊を防止する保護素子を構成
するＦＥＴのゲート破壊を抑止する構造が得られた。
本発明は基板内に両導電型のウェルを有するツインタブ
ＣＭＯＳ等のＭＩＳ ＦＥＴを使用したＬＳＩの他に，
バイポーラ素子の保護にも使用できる。
ＣＭＯＳ等のＭＩＳ ＦＥＴを使用したＬＳＩの他に，
バイポーラ素子の保護にも使用できる。
第１図（１）． （２）は本発明の第１の実施例による
ＥＳＤ保護素子の断面図と平面図 第２図（１）， （２）は本発明の第２の実施例による
ＥＳＤ保護素子の断面図と平面図 第３図（１）． （２）は本発明の第３の実施例による
ＥＳＤ保護素子の断面図と平面図 第５図はドレイン電極の中心より右方向への距離に対す
る各部の電位と発熱量の関係を示す図第６図は等価回路
図 第７図（＋）， （２）は従来例によるＥＳＤ保護素子
の断面図と平面図である。 図において １１はｐ一型Ｓｉ基板又はｐ一型エビ層，１２は分離酸
化膜 １３， １３１はｐ一型ウェル， １４はゲート酸化膜 １５． １５Ａはゲート １６はｎ゛型ドレイン搏 １７． １７Ａ はソース １．８， １８Ａ ， ２２はｐ゛型ウェルコンタクト
領域１９はドレイン電極 ２０． ２ＯＡ はソース電極 ２Ｌ ２１Ａ はウェルコンタクト電極２３は配線 ２４， ２５， ２５Ａ ， ２７はコンタクトホール
５はＬＳＩのパッドと入力回路間の入力配線６は電源配
線（Ｖｃｃ／Ｖｓｓ）
ＥＳＤ保護素子の断面図と平面図 第２図（１）， （２）は本発明の第２の実施例による
ＥＳＤ保護素子の断面図と平面図 第３図（１）． （２）は本発明の第３の実施例による
ＥＳＤ保護素子の断面図と平面図 第５図はドレイン電極の中心より右方向への距離に対す
る各部の電位と発熱量の関係を示す図第６図は等価回路
図 第７図（＋）， （２）は従来例によるＥＳＤ保護素子
の断面図と平面図である。 図において １１はｐ一型Ｓｉ基板又はｐ一型エビ層，１２は分離酸
化膜 １３， １３１はｐ一型ウェル， １４はゲート酸化膜 １５． １５Ａはゲート １６はｎ゛型ドレイン搏 １７． １７Ａ はソース １．８， １８Ａ ， ２２はｐ゛型ウェルコンタクト
領域１９はドレイン電極 ２０． ２ＯＡ はソース電極 ２Ｌ ２１Ａ はウェルコンタクト電極２３は配線 ２４， ２５， ２５Ａ ， ２７はコンタクトホール
５はＬＳＩのパッドと入力回路間の入力配線６は電源配
線（Ｖｃｃ／Ｖｓｓ）
Claims (3)
- （１）一導電型半導体基板内の表層部に該基板より不純
物濃度の高い一導電型ウェルと、 該一導電型ウェル内の表層部にチャネル領域を隔てて反
対導電型のソース及びドレインと、該基板表面にゲート
絶縁膜を介してチャネル領域上にゲートと、 該一導電型ウェル内の表層部に一導電型ウェルコンタク
ト領域と、 該基板上に入力端子と入力回路を接続する入力配線及び
電源配線とを有し、 該ドレイン又はソースが該入力配線に、該ソース又はド
レイン及び該ウェルコンタクト領域が該電源配線Ｖｓｓ
（接地電位）又はＶｃｃ（電源電位）に、該ゲートが該
一導電型ウェルにそれぞれ接続されていることを特徴と
する半導体装置。 - （２）請求項１の半導体装置において、入力配線に接続
されたソース又はドレインの中央部の領域が該基板内に
、端部の領域が該一導電型ウェル内に形成されているこ
とを特徴とする半導体装置。 - （３）請求項２の半導体装置において、該基板内に、入
力配線に接続されたソース又はドレインの中央部の領域
に接して反対導電型ウェルを有することを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059102A JP2676888B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059102A JP2676888B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02238668A true JPH02238668A (ja) | 1990-09-20 |
| JP2676888B2 JP2676888B2 (ja) | 1997-11-17 |
Family
ID=13103628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059102A Expired - Fee Related JP2676888B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2676888B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229635A (en) * | 1991-08-21 | 1993-07-20 | Vlsi Technology, Inc. | ESD protection circuit and method for power-down application |
| US5589790A (en) * | 1995-06-30 | 1996-12-31 | Intel Corporation | Input structure for receiving high voltage signals on a low voltage integrated circuit device |
| EP0917200A1 (en) * | 1997-11-12 | 1999-05-19 | Nec Corporation | Semiconductor device, electrostatic discharge protection device, and dielectric breakdown preventing method |
| US6043538A (en) * | 1993-09-30 | 2000-03-28 | Intel Corporation | Device structure for high voltage tolerant transistor on a 3.3 volt process |
| JP2004031804A (ja) * | 2002-06-27 | 2004-01-29 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| WO2009037808A1 (ja) * | 2007-09-18 | 2009-03-26 | Panasonic Corporation | 半導体集積回路 |
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| JPS5771179A (en) * | 1980-10-22 | 1982-05-01 | Hitachi Ltd | Input protective circuit device |
-
1989
- 1989-03-10 JP JP1059102A patent/JP2676888B2/ja not_active Expired - Fee Related
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