JP2676888B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【発明の詳細な説明】 〔概要〕 静電破壊（ESD）保護素子を有する半導体装置に関
し， 素子の微細化に対応して,LSIの静電破壊を防止する保
護素子を構成するFETのゲート破壊を抑止する構造を得
ることを目的とし， （１） 一導電型半導体基板内の表層部に該基板より不
純物濃度の高い一導電型ウエルと、該一導電型ウエル内
の表層部にチャネル領域を隔てて反対導電型のソース及
びドレインと、該基板表面にゲート絶縁膜を介してチャ
ネル領域上にゲートと、該一導電型ウエル内の表層部に
一導電型ウエルコンタクト領域と、該基板上に入力端子
と入力回路を接続する入力配線及び電源配線とを有し、
該ドレイン又はソースの一方が該入力配線に、該ドレイ
ン又はソースの他方及び該ウエルコンタクト領域が該電
源配線にそれぞれ接続された静電破壊保護素子を有する
半導体装置において、該ゲートが該一導電型ウエルに該
一導電型ウエルコンタクト領域とは異なる場所で接続さ
れていることを特徴としている，或いは， （２） 上記（１）において，入力配線に接続されたソ
ース又はドレインの中央部の領域が該基板内に，端部の
領域が該一導電型ウエル内に形成されている，或いは， （３） 上記（２）において，該基板内に，入力配線に
接続されたソース又はドレインの中央部の領域に接して
反対導電型ウエルを有する構成する。
し， 素子の微細化に対応して,LSIの静電破壊を防止する保
護素子を構成するFETのゲート破壊を抑止する構造を得
ることを目的とし， （１） 一導電型半導体基板内の表層部に該基板より不
純物濃度の高い一導電型ウエルと、該一導電型ウエル内
の表層部にチャネル領域を隔てて反対導電型のソース及
びドレインと、該基板表面にゲート絶縁膜を介してチャ
ネル領域上にゲートと、該一導電型ウエル内の表層部に
一導電型ウエルコンタクト領域と、該基板上に入力端子
と入力回路を接続する入力配線及び電源配線とを有し、
該ドレイン又はソースの一方が該入力配線に、該ドレイ
ン又はソースの他方及び該ウエルコンタクト領域が該電
源配線にそれぞれ接続された静電破壊保護素子を有する
半導体装置において、該ゲートが該一導電型ウエルに該
一導電型ウエルコンタクト領域とは異なる場所で接続さ
れていることを特徴としている，或いは， （２） 上記（１）において，入力配線に接続されたソ
ース又はドレインの中央部の領域が該基板内に，端部の
領域が該一導電型ウエル内に形成されている，或いは， （３） 上記（２）において，該基板内に，入力配線に
接続されたソース又はドレインの中央部の領域に接して
反対導電型ウエルを有する構成する。
本発明は静電破壊保護素子を有する半導体装置に関す
る。
る。
LSIの高集積化，面積及び厚み方向の微細化により,ES
D保護素子は保護すべき素子とともに破壊電圧VBの低
下，ゲート酸化間区の耐圧低下により破壊しやすくなる
ため,ESD保護素子自身が破壊しにくく，且つ保護すべき
素子の耐圧以下に電圧ストレスを緩和できるような保護
素子構造が必要となる。
D保護素子は保護すべき素子とともに破壊電圧VBの低
下，ゲート酸化間区の耐圧低下により破壊しやすくなる
ため,ESD保護素子自身が破壊しにくく，且つ保護すべき
素子の耐圧以下に電圧ストレスを緩和できるような保護
素子構造が必要となる。
第６図の等価回路図に示される保護素子を構成するFE
T T1のゲート酸化膜の破壊を防ぐため，従来は，ゲート
−ドレイン間容量Ｃと，ゲート−ソース間に挿入した抵
抗Ｒの積Ｃ・Ｒを利用してパッド（LSIの入力端子）よ
り入ってくる電圧ストレスを緩和していた。
T T1のゲート酸化膜の破壊を防ぐため，従来は，ゲート
−ドレイン間容量Ｃと，ゲート−ソース間に挿入した抵
抗Ｒの積Ｃ・Ｒを利用してパッド（LSIの入力端子）よ
り入ってくる電圧ストレスを緩和していた。
第７図（１），（２）は従来例によるESD保護素子の
断面図と平面図である。
断面図と平面図である。
図において,1は基板,1Aは拡散層,2は入力配線５に接
続されるソース／ドレイン電極,3は電源配線６に接続さ
れるドレイン／ソース電極,4はゲートで,5はLSIのパッ
ドの入力回路間の入力配線,6は電源配線（VCC/VSS），
抵抗Ｒを経由して電源配線６にコンタクトホール７で接
続される。
続されるソース／ドレイン電極,3は電源配線６に接続さ
れるドレイン／ソース電極,4はゲートで,5はLSIのパッ
ドの入力回路間の入力配線,6は電源配線（VCC/VSS），
抵抗Ｒを経由して電源配線６にコンタクトホール７で接
続される。
又，この素子は基板内に形成されたウエル1B内に形成
される場合もある。
される場合もある。
素子の微細化によりFET T1のゲート破壊耐圧が低下
し，又,FET T1がLDD（Lightly Doped Drain）構造であ
る場合は，接合の空乏層の広がりが大きくなるため容量
Ｃが小さくなる等の理由で電圧ストレス印加時のゲート
電圧の追従が不十分になり,FET T1は破壊するようにな
る。
し，又,FET T1がLDD（Lightly Doped Drain）構造であ
る場合は，接合の空乏層の広がりが大きくなるため容量
Ｃが小さくなる等の理由で電圧ストレス印加時のゲート
電圧の追従が不十分になり,FET T1は破壊するようにな
る。
本発明は素子の微細化に対応して,LSIの静電破壊を防
止する保護素子を構成するFETのゲート破壊を抑止する
構造を得ることを目的とする。
止する保護素子を構成するFETのゲート破壊を抑止する
構造を得ることを目的とする。
上記課題の解決は， （１） 一導電型半導体基板内の表層部に該基板より不
純物濃度の高い一導電型ウエルと、該一導電型ウエル内
の表層部にチャネル領域を隔てて反対導電型のソース及
びドレインと、該基板表面にゲート絶縁膜を介してチャ
ネル領域上にゲートと、該一導電型ウエル内の表層部に
一導電型ウエルコンタクト領域と、該基板上に入力端子
と入力回路を接続する入力配線及び電源配線とを有し、
該ドレイン又はソースの一方が該入力配線に、該ドレイ
ン又はソースの他方及び該ウエルコンタクト領域が該電
源配線にそれぞれ接続された静電破壊保護素子を有する
半導体装置において、該ゲートが該一導電型ウエルに該
一導電型ウエルコンタクト領域とは異なる場所で接続さ
れていることを特徴とする半導体装置，或いは， （２） 上記（１）において，入力配線に接続されたソ
ース又はドレインの中央部の領域が該基板内に，端部の
領域が該一導電型ウエル内に形成されている半導体装
置，或いは， （３） 上記（２）において，該基板内に入力配線に接
続されたソース又はドレインの中央部の領域に接して反
対導電型ウエルを有する半導体措装置により達成され
る。
純物濃度の高い一導電型ウエルと、該一導電型ウエル内
の表層部にチャネル領域を隔てて反対導電型のソース及
びドレインと、該基板表面にゲート絶縁膜を介してチャ
ネル領域上にゲートと、該一導電型ウエル内の表層部に
一導電型ウエルコンタクト領域と、該基板上に入力端子
と入力回路を接続する入力配線及び電源配線とを有し、
該ドレイン又はソースの一方が該入力配線に、該ドレイ
ン又はソースの他方及び該ウエルコンタクト領域が該電
源配線にそれぞれ接続された静電破壊保護素子を有する
半導体装置において、該ゲートが該一導電型ウエルに該
一導電型ウエルコンタクト領域とは異なる場所で接続さ
れていることを特徴とする半導体装置，或いは， （２） 上記（１）において，入力配線に接続されたソ
ース又はドレインの中央部の領域が該基板内に，端部の
領域が該一導電型ウエル内に形成されている半導体装
置，或いは， （３） 上記（２）において，該基板内に入力配線に接
続されたソース又はドレインの中央部の領域に接して反
対導電型ウエルを有する半導体措装置により達成され
る。
本発明は低濃度基板内に基板と同一導電型で基板より
不純物濃度の高いウエルをつくり，ここに保護素子を形
成し，保護素子を構成するFETのゲートをウエルに接続
し,LSIの入力配線に電圧ストレスを印加した時のドレイ
ン接合のブレークダウン（アバランシェ）電流をその逃
げ先である基板にウエルより流すことにより，ゲートに
かかる電圧を低下させるようにゲートをバイアスして，
ゲート破壊を防止するようにしたものである。
不純物濃度の高いウエルをつくり，ここに保護素子を形
成し，保護素子を構成するFETのゲートをウエルに接続
し,LSIの入力配線に電圧ストレスを印加した時のドレイ
ン接合のブレークダウン（アバランシェ）電流をその逃
げ先である基板にウエルより流すことにより，ゲートに
かかる電圧を低下させるようにゲートをバイアスして，
ゲート破壊を防止するようにしたものである。
又，ブレークダウン電流をドレインよりウエル深部に
向かって斜めに流れる構造にして基板内の熱発生位置を
分散し，ドレイン接合の２次破壊を防止するようにし
た。
向かって斜めに流れる構造にして基板内の熱発生位置を
分散し，ドレイン接合の２次破壊を防止するようにし
た。
第１図（１），（２）は本発明の第１の実施例による
ESD保護素子の断面図と平面図である。
ESD保護素子の断面図と平面図である。
図において,p--型のSi基板又はp--のエピ層11上に形
成された分離酸化膜12内の素子形成領域に,p-型のウエ
ル13が形成される。
成された分離酸化膜12内の素子形成領域に,p-型のウエ
ル13が形成される。
該ウエル13上にゲート酸化膜14を介してゲート15,15A
が形成される。
が形成される。
該ウエル13内にn+型のドレイン16,ソース17,17AがLDD
構造で形成される。
構造で形成される。
該ウエル13内にp+型のウエルコンタクト領域18,18A,2
2が形成される。
2が形成される。
ゲート15,15Aはそれぞれコンタクトホール25,25Aを経
由して配線23により，コンタクトホール24でウエル13に
接続される。
由して配線23により，コンタクトホール24でウエル13に
接続される。
図示されないが第７図の従来例と同様にして，ドレイ
ン電極19はLSIの入力配線に接続され，ソース電極20,20
A及びウエルコンタクト電極21,21Aは電源配線VSSに接続
される。
ン電極19はLSIの入力配線に接続され，ソース電極20,20
A及びウエルコンタクト電極21,21Aは電源配線VSSに接続
される。
第２図（１），（２）は本発明の第２の実施例による
ESD保護素子の断面図と平面図である。
ESD保護素子の断面図と平面図である。
第１図との相違点は，ウエル131がドレイン16の下側
で方形状に欠如している構造になっていることである。
で方形状に欠如している構造になっていることである。
この構造の特徴は次の第３図の構造で説明するように
ドレイン接合の中心を離れた位置で先にブレークダウン
を生ずるため発熱位置の分散がはかれる。
ドレイン接合の中心を離れた位置で先にブレークダウン
を生ずるため発熱位置の分散がはかれる。
第３図（１），（２）は本発明の第３の実施例による
ESD保護素子の断面図と平面図である。
ESD保護素子の断面図と平面図である。
第２図との相違点は，ドレイン16の下側にウエル131
と周辺部が重なるようにn-型のウエル26が形成されたこ
とである。
と周辺部が重なるようにn-型のウエル26が形成されたこ
とである。
この構造の特徴はn-型のウエル26により，第２図の構
造より更に発熱位置が分散される点である。
造より更に発熱位置が分散される点である。
ここで，点線はドレイン電極19に電圧ストレスを印加
した時の空乏層の広がりを示す。
した時の空乏層の広がりを示す。
いま，実施例において，正の電圧ストレスをドレイン
電極19に印加した場合を考える。
電極19に印加した場合を考える。
このとき電流はドレイン16からソース17,17Aに水平方
向に流れるとともに，ドレイン接合のブレークダウンに
より深さ方向にも流れる。ドレイン電極19の直下は低濃
度の基板又はエピ層であるためブレークダウンは起きな
いで，少し離れた位置，即ちドレイン16の周辺部（Ａ
部）で起きる。このため，熱の発生位置が右方に分散さ
れ接合が２次破壊に至ることを防止する。
向に流れるとともに，ドレイン接合のブレークダウンに
より深さ方向にも流れる。ドレイン電極19の直下は低濃
度の基板又はエピ層であるためブレークダウンは起きな
いで，少し離れた位置，即ちドレイン16の周辺部（Ａ
部）で起きる。このため，熱の発生位置が右方に分散さ
れ接合が２次破壊に至ることを防止する。
又，このときウエルコンタクト領域22は，上記ブレー
クダウン電流によりゲートは負にバイアスされ，ゲート
破壊に至らない電圧になる。
クダウン電流によりゲートは負にバイアスされ，ゲート
破壊に至らない電圧になる。
この効果を第５図を用いて説明する。
第５図は第３図に示されるドレイン電極19の中心より
右方向への距離に対する各部の電位と発熱量の関係を示
す図である。
右方向への距離に対する各部の電位と発熱量の関係を示
す図である。
図は第３図（２）のａ−ｂ間の電位と発熱量分布が示
されている。
されている。
ここで，は基板表面近傍，は基板深部（ウエル13
1内）の値を示す。又各位置 ａはドレイン電極19の中心， ｃはドレイン電極19の右端， ｄはウエルの左端付近， ｅはゲートの左端， ｂはウエルコンタクト電極21の左端である。
1内）の値を示す。又各位置 ａはドレイン電極19の中心， ｃはドレイン電極19の右端， ｄはウエルの左端付近， ｅはゲートの左端， ｂはウエルコンタクト電極21の左端である。
又，各部の電圧 VBはドレイン接合のアバランシェブレークダウン電圧， VB′はドレイン側ゲート端のゲーテッド接合のブレーク
ダウン電圧， VGはゲートに印加される電圧 である。
ダウン電圧， VGはゲートに印加される電圧 である。
前記のようにブレークダウン電流は基板断面を斜めに
流れるため，深部の熱発生のピークは右にずれている。
流れるため，深部の熱発生のピークは右にずれている。
第４図は本発明の第４の実施例によるESD保護素子の
断面化と平面図である。
断面化と平面図である。
この例は，第2,または第３の実施例と従来例とを組み
合わせてより完全な保護素子が得られるようにしたもの
である。
合わせてより完全な保護素子が得られるようにしたもの
である。
図においてＡ−Ａ線より上側は本発明，下側は従来素
子を表し，コンタクトホール27は入力回路へ接続する。
子を表し，コンタクトホール27は入力回路へ接続する。
実施例ではｎチャネル素子について説明したが,pチャ
ネル素子に対しては各部の導電型を反対にし，電源配線
はVCCを用いればよい。
ネル素子に対しては各部の導電型を反対にし，電源配線
はVCCを用いればよい。
又，各実施例の構造を繰り返し／鏡像反転繰り返し／
リング状に形成してもよい。
リング状に形成してもよい。
以上説明したように本発明によれば，素子の微細化に
対応して,LSIの静電破壊を防止する保護素子を構成する
FETのゲート破壊を抑止する構造が得られた。
対応して,LSIの静電破壊を防止する保護素子を構成する
FETのゲート破壊を抑止する構造が得られた。
本発明は基板内に両導電型のウエルを有するツインタ
ブCMOS等のMIS FETを使用したLSIの他に，バイポーラ素
子の保護にも使用できる。
ブCMOS等のMIS FETを使用したLSIの他に，バイポーラ素
子の保護にも使用できる。
第１図（１），（２）は本発明の第１の実施例によるES
D保護素子の断面図と平面図， 第２図（１），（２）は本発明の第２の実施例によるES
D保護素子の断面図と平面図， 第３図（１），（２）は本発明の第３の実施例によるES
D保護素子の断面図と平面図， 第４図は本発明の第４の実施例によるESD保護素子の断
面図と平面図， 第５図はドレイン電極の中心より右方向への距離に対す
る各部の電位と発熱量の関係を示す図， 第６図は等価回路図， 第７図（１），（２）は従来例によるESD保護素子の断
面図と平面図である。 図において， 11はp--型Si基板又はp--型エピ層， 12は分離酸化膜， 13,131はp-型ウエル， 14はゲート酸化膜， 15,15Aはゲート， 16はn+型ドレイン， 17,17Aはソース， 18,18A,22はp+型ウエルコンタクト領域， 19はドレイン電極， 20,20Aはソース電極， 21,21Aはウエルコンタクト電極， 23は配線， 24,25,25A,27はコンタクトホール， ５はLSIのパッドと入力回路間の入力配線， ６は電源配線（VCC/VSS） である。
D保護素子の断面図と平面図， 第２図（１），（２）は本発明の第２の実施例によるES
D保護素子の断面図と平面図， 第３図（１），（２）は本発明の第３の実施例によるES
D保護素子の断面図と平面図， 第４図は本発明の第４の実施例によるESD保護素子の断
面図と平面図， 第５図はドレイン電極の中心より右方向への距離に対す
る各部の電位と発熱量の関係を示す図， 第６図は等価回路図， 第７図（１），（２）は従来例によるESD保護素子の断
面図と平面図である。 図において， 11はp--型Si基板又はp--型エピ層， 12は分離酸化膜， 13,131はp-型ウエル， 14はゲート酸化膜， 15,15Aはゲート， 16はn+型ドレイン， 17,17Aはソース， 18,18A,22はp+型ウエルコンタクト領域， 19はドレイン電極， 20,20Aはソース電極， 21,21Aはウエルコンタクト電極， 23は配線， 24,25,25A,27はコンタクトホール， ５はLSIのパッドと入力回路間の入力配線， ６は電源配線（VCC/VSS） である。
Claims (3)
- 【請求項１】一導電型半導体基板内の表層部に該基板よ
り不純物濃度の高い一導電型ウエルと、 該一導電型ウエル内の表層部にチャネル領域を隔てて反
対導電型のソース及びドレインと、 該基板表面にゲート絶縁膜を介してチャネル領域上にゲ
ートと、 該一導電型ウエル内の表層部に一導電型ウエルコンタク
ト領域と、 該基板上に入力端子と入力回路を接続する入力配線及び
電源配線とを有し、 該ドレイン又はソースの一方が該入力配線に、該ドレイ
ン又はソースの他方及び該ウエルコンタクト領域が該電
源配線にそれぞれ接続された静電破壊保護素子を有する
半導体装置において、 該ゲートが該一導電型ウエルに該一導電型ウエルコンタ
クト領域とは異なる場所で接続されていることを特徴と
する半導体装置。 - 【請求項２】請求項１の半導体装置において、入力配線
に接続されたソース又はドレインの中央部の領域が該基
板内に、端部の領域が該一導電型ウエル内に形成されて
いることを特徴とする半導体装置。 - 【請求項３】請求項２の半導体装置において、該基板内
に、入力配線に接続されたソース又はドレインの中央部
の領域に接して反対導電型ウエルを有することを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059102A JP2676888B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059102A JP2676888B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02238668A JPH02238668A (ja) | 1990-09-20 |
| JP2676888B2 true JP2676888B2 (ja) | 1997-11-17 |
Family
ID=13103628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059102A Expired - Fee Related JP2676888B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2676888B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229635A (en) * | 1991-08-21 | 1993-07-20 | Vlsi Technology, Inc. | ESD protection circuit and method for power-down application |
| US6043538A (en) * | 1993-09-30 | 2000-03-28 | Intel Corporation | Device structure for high voltage tolerant transistor on a 3.3 volt process |
| US5589790A (en) * | 1995-06-30 | 1996-12-31 | Intel Corporation | Input structure for receiving high voltage signals on a low voltage integrated circuit device |
| JP3033548B2 (ja) * | 1997-11-12 | 2000-04-17 | 日本電気株式会社 | 半導体装置、静電保護素子及び絶縁破壊防止方法 |
| JP4677166B2 (ja) * | 2002-06-27 | 2011-04-27 | 三洋電機株式会社 | 半導体装置及びその製造方法 |
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| WO2009037808A1 (ja) * | 2007-09-18 | 2009-03-26 | Panasonic Corporation | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771179A (en) * | 1980-10-22 | 1982-05-01 | Hitachi Ltd | Input protective circuit device |
-
1989
- 1989-03-10 JP JP1059102A patent/JP2676888B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02238668A (ja) | 1990-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |