JPH0468575A - 半導体集積回路の静電破壊保護素子 - Google Patents
半導体集積回路の静電破壊保護素子Info
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- JPH0468575A JPH0468575A JP18366590A JP18366590A JPH0468575A JP H0468575 A JPH0468575 A JP H0468575A JP 18366590 A JP18366590 A JP 18366590A JP 18366590 A JP18366590 A JP 18366590A JP H0468575 A JPH0468575 A JP H0468575A
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- insulating film
- gate
- gate electrode
- transistor
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- 239000004065 semiconductor Substances 0.000 title claims description 14
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- 239000012535 impurity Substances 0.000 claims description 7
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- SXAAVRUIADQETA-UHFFFAOYSA-N 2-chloro-n-(2-methoxyethyl)-n-(2-methylphenyl)acetamide Chemical compound COCCN(C(=O)CCl)C1=CC=CC=C1C SXAAVRUIADQETA-UHFFFAOYSA-N 0.000 description 1
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体集積回路の静電破壊保護素子に関する
乙のである。
乙のである。
（ロ）従来の技術
従来の半導体集積回路中の素子分離絶縁膜（ロコス酸化
膜）がゲート絶縁膜となる寄生トランジスタを利用し１
こ静電破壊保護素子は、第３図に示す様に、ゲート電極
として、半導体集積回路中のゲート電極層ではなく、金
属配線層を用いていた。
膜）がゲート絶縁膜となる寄生トランジスタを利用し１
こ静電破壊保護素子は、第３図に示す様に、ゲート電極
として、半導体集積回路中のゲート電極層ではなく、金
属配線層を用いていた。
すなわち、第３図において、保護素子Ｆ１は、ロコス酸
化膜３１． ドレイン３２およびソース３３のＮ゛層
を有するＰ型Ｓｉ基板３４上に、ＢＰＳＧ膜３５が配設
され、Ｎ°層に通ずるコンタクトホール３６を介してＡ
ｌ−５ｉの金属配線３７が積層され、その一端が端子の
方向（図示Ａで示す矢印方向）に延設され、他端が図示
Ｂで示す矢印方向で接地されている。
化膜３１． ドレイン３２およびソース３３のＮ゛層
を有するＰ型Ｓｉ基板３４上に、ＢＰＳＧ膜３５が配設
され、Ｎ°層に通ずるコンタクトホール３６を介してＡ
ｌ−５ｉの金属配線３７が積層され、その一端が端子の
方向（図示Ａで示す矢印方向）に延設され、他端が図示
Ｂで示す矢印方向で接地されている。
（ハ）発明が解決しようとする課題
従来技術では、保護素子として用いる寄生トランジスタ
のしきい値電圧が、一般にＰＮ接合の接合耐圧よりも高
いため、寄生トランジスタの電流駆動能力が、静電破壊
保護にほとんど寄与していなかった。
のしきい値電圧が、一般にＰＮ接合の接合耐圧よりも高
いため、寄生トランジスタの電流駆動能力が、静電破壊
保護にほとんど寄与していなかった。
また、半導体集積回路中のゲートＮ種層を、ゲート電極
とし、素子分離絶縁膜をゲート絶縁膜とし乙寄生トラン
ジスタのしきい値電圧は、一般にＰＮ接合の接合耐圧よ
りし低いか、第４図に示す様に、ゲート絶縁膜の一部が
、半導体集積回路のゲート絶縁膜となり、ゲート破壊電
圧が低い几め、静電破壊保護回路として利用できなかっ
た。
とし、素子分離絶縁膜をゲート絶縁膜とし乙寄生トラン
ジスタのしきい値電圧は、一般にＰＮ接合の接合耐圧よ
りし低いか、第４図に示す様に、ゲート絶縁膜の一部が
、半導体集積回路のゲート絶縁膜となり、ゲート破壊電
圧が低い几め、静電破壊保護回路として利用できなかっ
た。
すなわち、第４図に示すように、保護素子Ｆ。
は、ロコス酸化膜４１． ドレイン４２およびソース
４３のＮ゛層を有するＰ型Ｓｉ基板４４上に、ゲート絶
縁膜４５を介してポリＳｉ層（ゲート電極）４６が配設
され、そのゲート電極上と、Ｎ゛層４２，４３上に、そ
れぞれコンタクトホール４７．４８．４９を有するＢＰ
ＳＧ膜５０膜種０され、さらに各コンタクトホールを介
してＡｌ−３ｉの金属配′ａ５１が積層され、その両端
が図示Ａ。
４３のＮ゛層を有するＰ型Ｓｉ基板４４上に、ゲート絶
縁膜４５を介してポリＳｉ層（ゲート電極）４６が配設
され、そのゲート電極上と、Ｎ゛層４２，４３上に、そ
れぞれコンタクトホール４７．４８．４９を有するＢＰ
ＳＧ膜５０膜種０され、さらに各コンタクトホールを介
してＡｌ−３ｉの金属配′ａ５１が積層され、その両端
が図示Ａ。
Ｃで示す矢印方向の端子の方向に延設されている。
（ニ）課題を解決するための手段および作用この発明は
、素子分離絶縁膜をゲート絶縁膜に利用した〜ＩＱｓ構
造のトランジスタによる静電破壊保護素子であって、第
１導電型の半導体基板と、その半導体基板と逆タイプの
第２導電型の不純物拡散領域と、ゲート電極およびゲー
ト絶縁膜としての素子分離絶縁膜とからなり、該不純物
拡散領域が少なくとも、Ｍｏ９トランジスタのソースＩ
ＩＩｊの素子分離絶縁膜の直下に形成され、かつ上記不
純物拡散領域が少なくともＭｏＳトランジスタのソース
側で、素子分離絶縁膜下でのみ、ゲート電極とオーバー
ラツプしており、Ｍ ＯＳ トランジスタのドレインと
ゲートが、端子パッドと電気的に接続され、しかもソー
スが電源電位あるいは接地電位に電気的に接続された半
導体集積回路の静電破壊保護素子である。
、素子分離絶縁膜をゲート絶縁膜に利用した〜ＩＱｓ構
造のトランジスタによる静電破壊保護素子であって、第
１導電型の半導体基板と、その半導体基板と逆タイプの
第２導電型の不純物拡散領域と、ゲート電極およびゲー
ト絶縁膜としての素子分離絶縁膜とからなり、該不純物
拡散領域が少なくとも、Ｍｏ９トランジスタのソースＩ
ＩＩｊの素子分離絶縁膜の直下に形成され、かつ上記不
純物拡散領域が少なくともＭｏＳトランジスタのソース
側で、素子分離絶縁膜下でのみ、ゲート電極とオーバー
ラツプしており、Ｍ ＯＳ トランジスタのドレインと
ゲートが、端子パッドと電気的に接続され、しかもソー
スが電源電位あるいは接地電位に電気的に接続された半
導体集積回路の静電破壊保護素子である。
すなわち、この発明は、素子分離絶縁膜がゲート絶縁膜
となり、半導体集積回路中のゲート電極層がゲート電極
となる寄生トランジスタを利用し、ソース側拡散層を素
子分離絶縁膜下にも形成し、ゲート電極が素子針Ｍ絶縁
膜上でのみ少なくとらソースとオーバーラツプした構造
とし、ドレインとゲートを端子パッドと電気的に接続し
、しかもソースを電源あるいは、接地と電気的に接続す
ることにより、ゲート破壊耐圧か高く、かつトランジス
タの電流駆動能力を十分に利用できる様にしたものであ
る。
となり、半導体集積回路中のゲート電極層がゲート電極
となる寄生トランジスタを利用し、ソース側拡散層を素
子分離絶縁膜下にも形成し、ゲート電極が素子針Ｍ絶縁
膜上でのみ少なくとらソースとオーバーラツプした構造
とし、ドレインとゲートを端子パッドと電気的に接続し
、しかもソースを電源あるいは、接地と電気的に接続す
ることにより、ゲート破壊耐圧か高く、かつトランジス
タの電流駆動能力を十分に利用できる様にしたものであ
る。
（ホ）実施例
以下図に示す実施例に基づいてこの発明を詳述する。な
お、これによってこの発明は限定を受けるものでなはい
。
お、これによってこの発明は限定を受けるものでなはい
。
第１．２図において、素子分離絶縁膜をゲート絶縁膜に
利用したＭＯＳトランジスタ型の静電破壊保護素子Ｆ３
は、Ｐ型Ｓｉ基板３と、この基板と逆タイプの導電型の
Ｎ−ウェルを用いて形成されたドレイン１．４と、同じ
くＮ−ウェルを用いて形成されたソース２，５と、ポリ
Ｓｉのゲート電極６と、ゲート絶縁膜であるロコス膜７
とから主としてなる。
利用したＭＯＳトランジスタ型の静電破壊保護素子Ｆ３
は、Ｐ型Ｓｉ基板３と、この基板と逆タイプの導電型の
Ｎ−ウェルを用いて形成されたドレイン１．４と、同じ
くＮ−ウェルを用いて形成されたソース２，５と、ポリ
Ｓｉのゲート電極６と、ゲート絶縁膜であるロコス膜７
とから主としてなる。
更に、ソース２，５およびドレイン１．４がロコス膜下
で、ゲート電極６とオーバーラツプしている。さらに、
上記Ｐ型Ｓｉ基板３上に、全面に、ＢＰＳＧ膜８が積層
され、Ｎ゛層４５に通ずるコンタクトホール９およびゲ
ート電極６に通ずるコンタクトホール１０を宵し、これ
らコンタクトホール９．ＩＯを介して、Ａ Ｉ −Ｓ
ｉの金属配線層ＩＩか積層され、その一端が端子の方向
（図示りで示す矢印方向）に延設され、他端が図示Ｅて
示す矢印方向で接地されている。
で、ゲート電極６とオーバーラツプしている。さらに、
上記Ｐ型Ｓｉ基板３上に、全面に、ＢＰＳＧ膜８が積層
され、Ｎ゛層４５に通ずるコンタクトホール９およびゲ
ート電極６に通ずるコンタクトホール１０を宵し、これ
らコンタクトホール９．ＩＯを介して、Ａ Ｉ −Ｓ
ｉの金属配線層ＩＩか積層され、その一端が端子の方向
（図示りで示す矢印方向）に延設され、他端が図示Ｅて
示す矢印方向で接地されている。
この実施例の乙のは、ＭＯＳトランジスタ型の保護素子
Ｆ３のソース２，５、トレイン１．４と、ＭＯＳトラン
ジスタ型の保護素子Ｆ３のＰｏ１ｙ−５ｉゲート電極６
とからζっでおり、トルイン拡散層およびソース拡散層
かロコス酸化膜７下でオーバーラツプする構成にし、特
に、Ｎカエル１．２を保護素子のソース、ドレイン拡散
層として利用することにより、従来のＣＭＯＳ集積回路
の製造工程数より工程数を増加さ仕ることなく素子を形
成できる。
Ｆ３のソース２，５、トレイン１．４と、ＭＯＳトラン
ジスタ型の保護素子Ｆ３のＰｏ１ｙ−５ｉゲート電極６
とからζっでおり、トルイン拡散層およびソース拡散層
かロコス酸化膜７下でオーバーラツプする構成にし、特
に、Ｎカエル１．２を保護素子のソース、ドレイン拡散
層として利用することにより、従来のＣＭＯＳ集積回路
の製造工程数より工程数を増加さ仕ることなく素子を形
成できる。
さらに、ゲート、ドレインは端子に、ソースは接地に電
気的に接続されていることから、端子に正の静電気が印
加された場合、ゲートｉ圧が上昇し、ＰＮ接合とゲート
絶縁膜が破壊する前にトランジスタかＯＮ Ｌ、静電気
を接地へ逃すことができ、ゲート破壊の起こらない素子
を作成できる。
気的に接続されていることから、端子に正の静電気が印
加された場合、ゲートｉ圧が上昇し、ＰＮ接合とゲート
絶縁膜が破壊する前にトランジスタかＯＮ Ｌ、静電気
を接地へ逃すことができ、ゲート破壊の起こらない素子
を作成できる。
（へ）発明の効果
以上のようにこの発明によれば、素子分離絶縁膜がゲー
ト絶縁膜となり、半導体集積回路中のゲート電極層がゲ
ート電極となる寄生トランジスタを利用し、保護素子の
ソース側拡散層を素子分離絶縁膜下にも形成し、ＭＯＳ
トランジスタのゲート電極が素子分離絶縁膜上てのみソ
ースとオーバーラツプした構造とし、ＭＯＳトランジス
タのドレインとゲートを端子パッドと電気的に接続し、
しかもＭＯＳトランジスタのソースを電源あるいは、接
地と電気的に接続することにより、ゲート破壊耐圧が高
く、かつトランジスタの電流駆動能力を向上できる効果
がある。
ト絶縁膜となり、半導体集積回路中のゲート電極層がゲ
ート電極となる寄生トランジスタを利用し、保護素子の
ソース側拡散層を素子分離絶縁膜下にも形成し、ＭＯＳ
トランジスタのゲート電極が素子分離絶縁膜上てのみソ
ースとオーバーラツプした構造とし、ＭＯＳトランジス
タのドレインとゲートを端子パッドと電気的に接続し、
しかもＭＯＳトランジスタのソースを電源あるいは、接
地と電気的に接続することにより、ゲート破壊耐圧が高
く、かつトランジスタの電流駆動能力を向上できる効果
がある。
第１図はこの発明の一実施例を示す全体構成説明図、第
２図は第１図におけるＡ −Ａ線矢視図、第３図および
第４図はそれぞれ従来例を示す構成説明図である。 ■、４・・・・・ドレイン拡散層、 ２．５・・・・・ソース拡散層、 ３・・・・・・Ｐ型Ｓｉ基板、 ６・・・・・・ゲート電極、７・・・・・・ロコス酸化
膜、８・・・・・ＢＰＳＧ膜、 ９、ｌＯ・・・・・・コンタクトホール、１１・・・・
・・Ａｌ−５ｉの金属配線層。 １１１図 １３図 第４図
２図は第１図におけるＡ −Ａ線矢視図、第３図および
第４図はそれぞれ従来例を示す構成説明図である。 ■、４・・・・・ドレイン拡散層、 ２．５・・・・・ソース拡散層、 ３・・・・・・Ｐ型Ｓｉ基板、 ６・・・・・・ゲート電極、７・・・・・・ロコス酸化
膜、８・・・・・ＢＰＳＧ膜、 ９、ｌＯ・・・・・・コンタクトホール、１１・・・・
・・Ａｌ−５ｉの金属配線層。 １１１図 １３図 第４図
Claims (1)
- １、素子分離絶縁膜をゲート絶縁膜に利用したＭＯＳ構
造のトランジスタによる静電破壊保護素子であって、第
１導電型の半導体基板と、その半導体基板と逆タイプの
第２導電型の不純物拡散領域と、ゲート電極およびゲー
ト絶縁膜としての素子分離絶縁膜とからなり、該不純物
拡散領域が少なくとも、ＭＯＳトランジスタのソース側
の素子分離絶縁膜の直下に形成され、かつ上記不純物拡
散領域が少なくともＭＯＳトランジスタのソース側で、
素子分離絶縁膜下でのみ、ゲート電極とオーバーラップ
しており、ＭＯＳトランジスタのドレインとゲートが、
端子パッドと電気的に接続され、しかもソースが電源電
位あるいは接地電位に電気的に接続された半導体集積回
路の静電破壊保護素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18366590A JPH0468575A (ja) | 1990-07-09 | 1990-07-09 | 半導体集積回路の静電破壊保護素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18366590A JPH0468575A (ja) | 1990-07-09 | 1990-07-09 | 半導体集積回路の静電破壊保護素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468575A true JPH0468575A (ja) | 1992-03-04 |
Family
ID=16139790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18366590A Pending JPH0468575A (ja) | 1990-07-09 | 1990-07-09 | 半導体集積回路の静電破壊保護素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0468575A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5679971A (en) * | 1994-07-21 | 1997-10-21 | Hitachi, Ltd. | Semiconductor integrated circuit |
| KR100393200B1 (ko) * | 2001-02-20 | 2003-07-31 | 페어차일드코리아반도체 주식회사 | 정전기적 방전으로부터의 보호를 위한 필드 트랜지스터 및그 제조방법 |
| JP2010283260A (ja) * | 2009-06-08 | 2010-12-16 | Sumitomo Electric System Solutions Co Ltd | プリント配線板、およびプリント配線板への部品実装方法 |
-
1990
- 1990-07-09 JP JP18366590A patent/JPH0468575A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5679971A (en) * | 1994-07-21 | 1997-10-21 | Hitachi, Ltd. | Semiconductor integrated circuit |
| KR100393200B1 (ko) * | 2001-02-20 | 2003-07-31 | 페어차일드코리아반도체 주식회사 | 정전기적 방전으로부터의 보호를 위한 필드 트랜지스터 및그 제조방법 |
| US8008725B2 (en) | 2001-02-20 | 2011-08-30 | Fairchild Korea Semiconductor Ltd | Field transistors for electrostatic discharge protection and methods for fabricating the same |
| US8329548B2 (en) | 2001-02-20 | 2012-12-11 | Fairchild Korea Semiconductor, Ldt. | Field transistors for electrostatic discharge protection and methods for fabricating the same |
| JP2010283260A (ja) * | 2009-06-08 | 2010-12-16 | Sumitomo Electric System Solutions Co Ltd | プリント配線板、およびプリント配線板への部品実装方法 |
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