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JPH08213850A - 演算増幅回路 - Google Patents

演算増幅回路

Info

Publication number
JPH08213850A
JPH08213850A JP7018154A JP1815495A JPH08213850A JP H08213850 A JPH08213850 A JP H08213850A JP 7018154 A JP7018154 A JP 7018154A JP 1815495 A JP1815495 A JP 1815495A JP H08213850 A JPH08213850 A JP H08213850A
Authority
JP
Japan
Prior art keywords
circuit
transistor
output
mos transistor
bias voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7018154A
Other languages
English (en)
Inventor
Masahiro Yamashita
昌宏 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu VLSI Ltd, Fujitsu Ltd filed Critical Fujitsu VLSI Ltd
Priority to JP7018154A priority Critical patent/JPH08213850A/ja
Publication of JPH08213850A publication Critical patent/JPH08213850A/ja
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Abstract

(57)【要約】 【目的】本発明はトランジスタのしきい値の変動による
負荷駆動能力の低下及び消費電力の増大を防止し得る演
算増幅回路を提供することを目的とする。 【構成】バイアス回路5は、抵抗と、MOSトランジス
タとの合成抵抗からバイアス電圧を生成する。増幅回路
7は入力信号IN1,IN2に基づく出力信号を出力す
る。レベルシフト回路8はバイアス電圧に基づいて、増
幅回路7の出力電位をレベルシフトする。CMOS出力
回路9はトランジスタのゲートに増幅回路7の出力信号
と、レベルシフト回路8の出力信号とを入力する。MO
Sトランジスタのしきい値の変化によるバイアス電圧の
変動に基づいて、レベルシフト回路8の出力電位をバイ
アス電圧の変動と同方向に変動させる補償回路6が、バ
イアス回路5とレベルシフト回路8との間に介在され
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、CMOS出力回路を
備えた演算増幅回路に関するものである。近年の半導体
集積回路では、動作速度の高速化とともに、消費電力の
低減が益々要請されている。従って、このような半導体
集積回路に使用される演算増幅回路においても、十分な
負荷駆動能力を確保して動作速度の高速化を図りなが
ら、消費電力を低減することが必要となっている。
【0002】
【従来の技術】出力回路をCMOS出力回路で構成した
演算増幅回路の従来例を図4に従って説明する。
【0003】バイアス回路1は、抵抗R1の一端が電源
Vccに接続され、他端がNチャネルMOSトランジスタ
Tr1のドレイン及びゲートに接続される。前記トランジ
スタTr1のソースはグランドGNDに接続される。そし
て、前記トランジスタTr1のドレインから、抵抗R1と
トランジスタTr1のオン抵抗との抵抗比に基づくバイア
ス電圧VB が出力される。
【0004】差動回路2は、PチャネルMOSトランジ
スタTr2,Tr3のソースが電源Vccに接続され、両トラ
ンジスタTr2,Tr3のゲートは互いに接続される。前記
トランジスタTr2のドレインは、前記トランジスタTr
2,Tr3のゲートと、NチャネルMOSトランジスタTr
4のドレインに接続される。前記トランジスタTr3のド
レインは、NチャネルMOSトランジスタTr5のドレイ
ンに接続される。
【0005】前記トランジスタTr4,Tr5のゲートに
は、相補入力信号IN,INバーが入力される。また、
前記トランジスタTr4,Tr5のソースはNチャネルMO
SトランジスタTr6のドレインに接続され、同トランジ
スタTr6のゲートには前記バイアス電圧VB が入力さ
れ、同トランジスタTr6のソースはグランドGNDに接
続される。
【0006】このような差動回路2は、バイアス電圧V
B に基づいてトランジスタTr6に定電流が流れる。そし
て、トランジスタTr3,Tr5のドレインであるノードN
1から、入力信号IN,INバーの電位差に基づく出力
信号が出力される。
【0007】レベルシフト回路3は、NチャネルMOS
トランジスタTr7,Tr8が電源VccとグランドGNDと
の間で直列に接続され、同トランジスタTr7のゲートは
前記ノードN1に接続され、トランジスタTr8のゲート
には前記バイアス電圧VB が入力される。そして、トラ
ンジスタTr7のソースであるノードN2から出力信号が
出力される。
【0008】このようなレベルシフト回路3では、トラ
ンジスタTr8に流れるドレイン電流はバイアス電圧VB
により一定となる。そして、ノードN1の電位が低下す
ると、トランジスタTr7のドレイン電流が減少して、ノ
ードN2の電位が低下し、ノードN1の電位が上昇する
と、トランジスタTr7のドレイン電流が増大して、ノー
ドN2の電位が上昇する。
【0009】従って、このレベルシフト回路3は、ノー
ドNIの電位を低電位側へスライドさせるように動作す
る。出力回路4は、PチャネルMOSトランジスタTr9
とNチャネルMOSトランジスタTr10 とが電源Vccと
グランドGNDとの間で直列に接続され、トランジスタ
Tr9のソースが電源Vccに接続され、トランジスタTr1
0 のソースがグランドGNDに接続される。
【0010】前記トランジスタTr9のゲートは前記ノー
ドN1に接続され、前記トランジスタTr10 のゲートは
前記ノードN2に接続される。前記トランジスタTr9,
Tr10 のドレインが出力端子To に接続されて、同出力
端子To から出力信号OUTが出力され、トランジスタ
Tr9のゲート・ドレイン間には容量Cが接続される。
【0011】このように構成された演算増幅回路は、バ
イアス回路1から出力されるバイアス電圧VB に基づい
て差動回路2が活性化される。そして、例えば入力信号
IN1の電位が入力信号IN2より高くなると、ノード
N1がHレベルとなり、ノードN2がHレベルとなる。
【0012】すると、トランジスタTr9がオフされると
ともに、トランジスタTr10 がオンされて、出力信号O
UTはLレベルとなる。一方、入力信号IN1の電位が
入力信号IN2より低くなると、ノードN1がLレベル
となり、ノードN2がLレベルとなる。
【0013】すると、トランジスタTr9がオンされると
ともに、トランジスタTr10 がオフされて、出力信号O
UTはHレベルとなる。このとき、容量Cは出力信号O
UTの位相補償を行う。
【0014】
【発明が解決しようとする課題】上記のように構成され
た演算増幅回路では、各NチャネルMOSトランジスタ
のしきい値が高くなると、バイアス回路1のトランジス
タTr1のドレイン電流が減少して、バイアス電圧VB が
上昇する。
【0015】すると、トランジスタTr8のドレイン電流
は、同トランジスタTr8のしきい値の上昇にともなって
変わらないか、あるいは増大する。トランジスタTr8の
ドレイン電流が増大すると、ノードN2のHレベル時の
電位が低下する。ノードN2のHレベル時の電位が低下
すると、トランジスタTr10 のドレイン電流が減少す
る。
【0016】そして、トランジスタTr10 のドレイン電
流が減少すると、同トランジスタTr10 の負荷駆動能力
が低下して、出力信号OUTの立ち下がり速度が低下す
る。一方、各NチャネルMOSトランジスタのしきい値
が低くなると、バイアス回路1のトランジスタTr1のド
レイン電流が増大して、バイアス電圧VB が低下する。
【0017】すると、トランジスタTr8のドレイン電流
は、同トランジスタTr8のしきい値の低下にともなって
変わらないか、あるいは減少する。トランジスタTr8の
ドレイン電流が減少すると、ノードN2のLレベル時の
電位が上昇する。ノードN2のLレベル時の電位が上昇
すると、トランジスタTr10 のドレイン電流が増大す
る。
【0018】すると、ノードN1,N2のHレベル時、
すなわちLレベルの出力信号OUTが出力されるとき、
負荷駆動能力は高くなるが、ノードN1,N2のLレベ
ル時、すなわちHレベルの出力信号OUTが出力される
時、トランジスタTr10 のドレイン電流が増大すると、
電源VccからトランジスタTr9,Tr10 を介してグラン
ドGNDに流れる貫通電流が増大し、消費電力が増大す
る。
【0019】従って、上記のような演算増幅回路では、
製造プロセスのバラツキによるトランジスタのしきい値
の変動を考慮して、十分な負荷駆動能力を確保しようと
すると、消費電力が増大する。また、消費電力を抑制し
ようとすると、負荷駆動能力が低下するという問題点が
ある。
【0020】この発明の目的は、トランジスタのしきい
値の変動による負荷駆動能力の低下及び消費電力の増大
を防止し得る演算増幅回路を提供することにある。
【0021】
【課題を解決するための手段】図1は請求項1の発明の
原理説明図である。すなわち、バイアス回路5は抵抗と
MOSトランジスタとから構成され、該抵抗と、MOS
トランジスタのしきい値に基づくオン抵抗との合成抵抗
から一定のバイアス電圧を生成して出力する。
【0022】増幅回路7は、相補入力信号IN1,IN
2に基づく出力信号を出力する。レベルシフト回路8
は、前記バイアス電圧に基づいて、前記増幅回路7の出
力電位をレベルシフトする。CMOS出力回路9は、高
電位側電源と低電位側電源との間にPチャネルMOSト
ランジスタとNチャネルMOSトランジスタとを直列に
接続し、前記トランジスタのゲートに前記増幅回路7の
出力信号と、前記レベルシフト回路8の出力信号とを入
力するとともに、両トランジスタのドレインから出力信
号OUTを出力する。前記バイアス回路5のMOSトラ
ンジスタのしきい値の変化によるバイアス電圧の変動に
基づいて、前記レベルシフト回路8の出力電位を前記バ
イアス電圧の変動と同方向に変動させる補償回路6が、
前記バイアス回路5とレベルシフト回路8との間に介在
される。
【0023】請求項2では、前記バイアス回路は、高電
位側電源と低電位側電源との間に直列に接続した抵抗
と、前記抵抗のいずれかに並列に接続するとともに、そ
のゲートをドレインに接続したMOSトランジスタとか
ら構成される。
【0024】請求項3では、前記補償回路は、高電位側
電源と低電位側電源との間に直列に接続したMOSトラ
ンジスタと電流負荷とから構成され、該MOSトランジ
スタのゲートに前記バイアス電圧が入力される。
【0025】請求項4では、前記補償回路のMOSトラ
ンジスタには、そのゲートをドレインに接続したMOS
トランジスタが並列に接続される。
【0026】
【作用】請求項1では、バイアス回路5及びCMOS出
力回路9を構成するMOSトランジスタのしきい値が変
化すると、レベルシフト回路8の出力信号は、CMOS
出力回路9のMOSトランジスタのしきい値の変化を相
殺するように変化する。
【0027】請求項2では、バイアス回路においてMO
Sトランジスタと抵抗とが並列に接続されるため、MO
Sトランジスタのしきい値の変化によるバイアス電圧の
変動が抑制される。
【0028】請求項3では、バイアス電圧が上昇する
と、補償回路の出力電位が低下し、バイアス電圧が低下
すると、補償回路の出力電位が上昇する。請求項4で
は、補償回路の出力電位は、MOSトランジスタのしき
い値付近に収束する。
【0029】
【実施例】図2は、本発明を具体化した演算増幅回路の
第一の実施例を示す。この実施例の演算増幅回路は、バ
イアス回路5a、補償回路6a,差動回路7a、レベル
シフト回路8a及び出力回路9aとから構成され、各回
路を構成するNチャネルMOSトランジスタのしきい値
及びPチャネルMOSトランジスタのしきい値は、同一
製造プロセスにより同一値として生成される。
【0030】前記バイアス回路5aは、電源Vccとグラ
ンドGNDとの間に抵抗R2,R3が直列に接続され、
同抵抗R3にNチャネルMOSトランジスタTr11 が並
列に接続される。
【0031】そして、トランジスタTr11 のゲートがそ
のドレインに接続され、前記抵抗R2,R3の接続点か
らバイアス電圧VB1が出力される。このようなバイアス
回路5aは、トランジスタTr11 のしきい値が上昇する
と、実質的に同トランジスタTr11 のオン抵抗が増大し
てバイアス電圧VB1が上昇する。トランジスタTr11 の
しきい値が低下すると、実質的に同トランジスタTr11
のオン抵抗が減少してバイアス電圧VB1が低下する。
【0032】また、トランジスタTr11 と抵抗R3とが
並列に接続されていることから、バイアス電圧VB1はト
ランジスタTr11 のしきい値のバラツキの影響を受けに
くい。
【0033】前記補償回路6aは、電源Vccとグランド
GNDとの間にNチャネルMOSトランジスタTr12 ,
Tr13 が直列に接続され、同トランジスタTr12 のゲー
トは電源Vccに接続され、同トランジスタTr13 のゲー
トには前記バイアス電圧VB1が入力される。
【0034】また、前記トランジスタTr13 にはNチャ
ネルMOSトランジスタTr14 が並列に接続され、同ト
ランジスタTr14 のゲートはそのドレインに接続され
る。そして、前記トランジスタTr13 ,Tr14 のドレイ
ン、すなわちノードN3から出力信号が出力される。
【0035】このように構成された補償回路6aでは、
トランジスタTr12 は常時オンされて電流負荷として動
作する。そして、バイアス電圧VB1が上昇すると、トラ
ンジスタTr13 のドレイン電流が増大してノードN3の
電位が低下し、バイアス電圧VB1が低下すると、トラン
ジスタTr13 のドレイン電流が減少してノードN3の電
位が上昇する。
【0036】また、ノードN3の電位がトランジスタT
r14 のしきい値以上に上昇すると、同トランジスタTr1
4 がオンされて、ノードN3はトランジスタTr14 のし
きい値付近に収束するように動作する。
【0037】前記差動回路7aは、PチャネルMOSト
ランジスタTr15 ,Tr16 及びNチャネルMOSトラン
ジスタTr17 〜Tr19 とから前記従来例の差動回路2と
同様に構成される。
【0038】そして、前記トランジスタTr16 ,Tr18
のドレインであるノードN4から出力信号が出力され
る。前記レベルシフト回路8aは、NチャネルMOSト
ランジスタTr20 ,Tr21から、前記従来例のレベルシ
フト回路3と同様に構成される。前記トランジスタTr2
0 のゲートが前記ノードN4に接続され、前記トランジ
スタTr21 のゲートが前記ノードN3に接続される。そ
して、前記トランジスタTr20 ,Tr21 の接続点である
ノードN5から出力信号が出力される。
【0039】前記出力回路9aは、PチャネルMOSト
ランジスタTr22 及びNチャネルMOSトランジスタT
r23 及び容量C1とから、前記従来例の出力回路4と同
様に構成される。
【0040】上記のように構成された演算増幅回路で
は、各NチャネルMOSトランジスタのしきい値が上昇
して、バイアス電圧VB1が上昇すると、トランジスタT
r13 のドレイン電流が増大して、ノードN3が低下す
る。
【0041】ノードN3が低下すると、トランジスタT
r21 のドレイン電流が減少し、入力信号IN1,IN2
に基づいて、ノードN4がHレベルとなって、ノードN
5がHレベルとなるとき、そのノードN5の電位が上昇
する。
【0042】トランジスタTr23 のしきい値の上昇にと
もなって、ノードN5の電位も上昇するため、しきい値
の上昇によるトランジスタTr23 のドレイン電流の低下
が抑制される。従って、Lレベルの出力信号OUTの出
力時における負荷駆動能力を低下させることはない。
【0043】また、ノードN4がLレベルとなって、ノ
ードN5がLレベルとなるとき、トランジスタTr21 の
ドレイン電流が減少しているので、ノードN5のLレベ
ルへの立ち下がり速度が低下する。しかし、その立ち下
がり速度の低下は、トランジスタTr23 のしきい値の上
昇により相殺されるため、出力信号OUTの立ち上がり
速度には大きく影響しない。
【0044】一方、各NチャネルMOSトランジスタの
しきい値が低下して、バイアス電圧VB1が低下すると、
トランジスタTr13 のドレイン電流が減少して、ノード
N3の電位が上昇する。
【0045】ノードN3の電位が上昇すると、トランジ
スタTr21 のドレイン電流が増大し、入力信号IN1,
IN2に基づいて、ノードN4がLレベルとなって、ノ
ードN5がLレベルとなるとき、そのノードN5の電位
が低下する。
【0046】トランジスタTr23 のしきい値の低下にと
もなって、ノードN5の電位も低下するため、しきい値
の低下によるトランジスタTr23 のドレイン電流の増大
が抑制される。従って、Hレベルの出力信号OUTの出
力時における貫通電流の増大が防止される。
【0047】また、ノードN4がHレベルとなって、ノ
ードN5がHレベルとなるとき、トランジスタTr21 の
ドレイン電流が増大しているので、ノードN5のHレベ
ルへの立ち上がり速度が低下する。しかし、その立ち上
がり速度の低下は、トランジスタTr23 のしきい値の低
下により相殺されるため、出力信号OUTの立ち下がり
速度には大きく影響しない。
【0048】以上のようにこの演算増幅回路では、Nチ
ャネルMOSトランジスタのしきい値のばらつきにより
バイアス電圧VB1が上昇すると、補償回路6aの動作に
よりノードN3の電位が低下する。また、バイアス電圧
VB1が低下すると、補償回路6aの動作によりノードN
3の電位が上昇する。
【0049】そして、ノードN3の変化によりレベルシ
フト回路8aの出力信号であるノードN5は、Nチャネ
ルMOSトランジスタのしきい値の変化を相殺するよう
に変化する。
【0050】従って、NチャネルMOSトランジスタの
しきい値のばらつきによる負荷駆動能力の低下及び消費
電力の増大を防止することができる。図3は、演算増幅
回路の第二の実施例を示す。この実施例は、バイアス回
路5b、補償回路6b、差動回路7b、レベルシフト回
路8b及び出力回路9bとから構成される。
【0051】そして、各回路5b〜9bは前記第一の実
施例の各回路5a〜9aのNチャネルMOSトランジス
タをPチャネルMOSトランジスタTr23 〜Tr26 , T
r30〜Tr34 ,Tr36 に置き換え、PチャネルMOSト
ランジスタをNチャネルMOSトランジスタTr27 ,T
r28 ,Tr35 に置き換え、かつ電源VccとグランドGN
Dとを入れ換えた構成となっている。
【0052】このように構成された演算増幅回路では、
PチャネルMOSトランジスタのしきい値のばらつきに
よりバイアス電圧VB2が上昇すると、補償回路6bの動
作によりノードN6が低下する。また、バイアス電圧V
B2が低下すると、補償回路6bの動作によりノードN6
が上昇する。
【0053】そして、ノードN6の変化によりレベルシ
フト回路8bの出力信号であるノードN8は、Pチャネ
ルMOSトランジスタのしきい値の変化を相殺するよう
に変化する。
【0054】従って、PチャネルMOSトランジスタの
しきい値のばらつきによる負荷駆動能力の低下及び消費
電力の増大を防止することができる。なお、前記第一及
び第二の実施例の補償回路6a,6bのトランジスタT
r14,Tr26 を省略してもよい。また、差動回路7a,
7bは時容器構成に限定されるものではなく、相補入力
信号IN1,IN2に基づいて出力信号を出力する構成
であればよい。
【0055】また、補償回路6a,6bのトランジスタ
Tr13 ,Tr25 をあらかじめ複数のトランジスタで構成
して、その中から任意数のトランジスタを動作させるこ
とにより、同トランジスタTr13 ,Tr25 のサイズを最
適に設定する構成とすることもできる。この場合、サイ
ズの設定はシミュレーションにより行う。
【0056】また、補償回路6a,6bのトランジスタ
Tr12 ,Tr24 は抵抗に置き換えることもできる。上記
実施例から把握できる請求項以外の技術思想について、
以下にその効果とともに記載する。
【0057】(1)請求項1において、前記バイアス回
路は抵抗とNチャネルMOSトランジスタとの合成抵抗
に基づいてバイアス電圧を生成し、前記補償回路は、N
チャネルMOSトランジスタのドレインを電流負荷を介
して高電位側電源に接続するとともに、ソースを低電位
側電源に接続し、同NチャネルMOSトランジスタのゲ
ートに前記バイアス電圧を入力し、前記レベルシフト回
路は二つのNチャネルMOSトランジスタを高電位側電
源と低電位側電源との間に直列に接続し、高電位側のN
チャネルMOSトランジスタのゲートに前記増幅回路の
出力信号を入力し、低電位側のNチャネルMOSトラン
ジスタのゲートに前記補償回路の出力電位を入力し、前
記増幅回路の出力信号をCMOS出力回路を構成するP
チャネルMOSトランジスタのゲートに入力し、前記レ
ベルシフト回路の出力信号をCMOS出力回路を構成す
るNチャネルMOSトランジスタのゲートに入力した。
NチャネルMOSトランジスタのしきい値の変化による
CMOS出力回路のNチャネルMOSトランジスタのド
レイン電流の変化を防止することができる。
【0058】(2)請求項1において、前記バイアス回
路は抵抗とPチャネルMOSトランジスタとの合成抵抗
に基づいてバイアス電圧を生成し、前記補償回路は、P
チャネルMOSトランジスタのドレインを電流負荷を介
して低電位側電源に接続するとともに、ソースを高電位
側電源に接続し、同PチャネルMOSトランジスタのゲ
ートに前記バイアス電圧を入力し、前記レベルシフト回
路は二つのPチャネルMOSトランジスタを高電位側電
源と低電位側電源との間に直列に接続し、低電位側のP
チャネルMOSトランジスタのゲートに前記増幅回路の
出力信号を入力し、高電位側のPチャネルMOSトラン
ジスタのゲートに前記補償回路の出力電位を入力し、前
記増幅回路の出力信号をCMOS出力回路を構成するN
チャネルMOSトランジスタのゲートに入力し、前記レ
ベルシフト回路の出力信号をCMOS出力回路を構成す
るPチャネルMOSトランジスタのゲートに入力した。
PチャネルMOSトランジスタのしきい値の変化による
CMOS出力回路のPチャネルMOSトランジスタのド
レイン電流の変化を防止することができる。
【0059】
【発明の効果】以上詳述したように、この発明はトラン
ジスタのしきい値の変動による負荷駆動能力の低下及び
消費電力の増大を防止し得る演算増幅回路を提供するこ
とができる。
【図面の簡単な説明】
【図1】 本発明の原理説明図である。
【図2】 第一の実施例を示す回路図である。
【図3】 第二の実施例を示す回路図である。
【図4】 従来例を示す回路図である。
【符号の説明】
5 バイアス回路 6 補償回路 7 増幅回路 8 レベルシフト回路 9 CMOS出力回路 OUT 出力信号 IN1,IN2 相補入力信号

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 抵抗とMOSトランジスタとから構成さ
    れ、該抵抗と、MOSトランジスタのしきい値に基づく
    オン抵抗との合成抵抗から一定のバイアス電圧を生成し
    て出力するバイアス回路と、 入力信号を増幅して出力する増幅回路と、 前記バイアス電圧に基づいて、前記増幅回路の出力電位
    をレベルシフトするレベルシフト回路と、 高電位側電源と低電位側電源との間にPチャネルMOS
    トランジスタとNチャネルMOSトランジスタとを直列
    に接続し、前記トランジスタのゲートに前記増幅回路の
    出力信号と、前記レベルシフト回路の出力信号とを入力
    するとともに、両トランジスタのドレインから出力信号
    を出力するCMOS出力回路と、 前記バイアス回路のMOSトランジスタのしきい値の変
    化によるバイアス電圧の変動に基づいて、前記レベルシ
    フト回路の出力電位を前記バイアス電圧の変動と同方向
    に変動させる補償回路を、前記バイアス回路とレベルシ
    フト回路との間に介在させたことを特徴とする演算増幅
    回路。
  2. 【請求項2】 前記バイアス回路は、高電位側電源と低
    電位側電源との間に直列に接続した抵抗と、前記抵抗の
    いずれかに並列に接続するとともに、そのゲートをドレ
    インに接続したMOSトランジスタとから構成したこと
    を特徴とする請求項1記載の演算増幅回路。
  3. 【請求項3】 前記補償回路は、高電位側電源と低電位
    側電源との間に直列に接続したMOSトランジスタと電
    流負荷とから構成し、該MOSトランジスタのゲートに
    前記バイアス電圧を入力したことを特徴とする請求項1
    記載の演算増幅回路。
  4. 【請求項4】 前記補償回路のMOSトランジスタに
    は、そのゲートをドレインに接続したMOSトランジス
    タを並列に接続したことを特徴とする請求項3記載の演
    算増幅回路。
JP7018154A 1995-02-06 1995-02-06 演算増幅回路 Pending JPH08213850A (ja)

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JP7018154A JPH08213850A (ja) 1995-02-06 1995-02-06 演算増幅回路

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003071373A1 (fr) * 2002-02-22 2003-08-28 Mitsubishi Denki Kabushiki Kaisha Circuit generateur de tension

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JPS63153903A (ja) * 1986-08-13 1988-06-27 Toshiba Corp 増幅回路
JPH01137808A (ja) * 1987-11-25 1989-05-30 Fujitsu Ltd 演算増幅回路

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