JPH098279A - 圧接型半導体装置 - Google Patents
圧接型半導体装置Info
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Abstract
(57)【要約】
【目的】複数の半導体チップを圧接した構造を採用した
場合に、各半導体チップにかかる荷重を均一化且つ最適
化できる圧接型半導体装置を提供すること。 【構成】複数のＩＧＢＴチップ１１と複数のＦＲＤチッ
プ１２を同一平面上に配置し、これらチップの主表面上
にそれぞれ、各々の厚さと上記各チップの厚さとの和を
実質的に等しくする熱緩衝板を設けている。また、熱緩
衝板上の各チップ１１，１２との対向面側に、これらチ
ップに対応する柱状の突起部２５ａを有する厚さ補正部
材２５を設けている。そして、エミッタ及びコレクタ圧
接電極板２７，２８に使用時の圧力よりも高く、且つ塑
性変形が発生する圧力を加えて上記厚さ補正部材の柱状
の突起部を変形させ、各熱緩衝板と各半導体チップの厚
さのばらつきを補正することを特徴としている。チップ
１１，１２の厚さの相違やばらつきを補正できるので、
圧接時に各チップにかかる荷重を均一化且つ最適化でき
る。
場合に、各半導体チップにかかる荷重を均一化且つ最適
化できる圧接型半導体装置を提供すること。 【構成】複数のＩＧＢＴチップ１１と複数のＦＲＤチッ
プ１２を同一平面上に配置し、これらチップの主表面上
にそれぞれ、各々の厚さと上記各チップの厚さとの和を
実質的に等しくする熱緩衝板を設けている。また、熱緩
衝板上の各チップ１１，１２との対向面側に、これらチ
ップに対応する柱状の突起部２５ａを有する厚さ補正部
材２５を設けている。そして、エミッタ及びコレクタ圧
接電極板２７，２８に使用時の圧力よりも高く、且つ塑
性変形が発生する圧力を加えて上記厚さ補正部材の柱状
の突起部を変形させ、各熱緩衝板と各半導体チップの厚
さのばらつきを補正することを特徴としている。チップ
１１，１２の厚さの相違やばらつきを補正できるので、
圧接時に各チップにかかる荷重を均一化且つ最適化でき
る。
Description
【０００１】
【産業上の利用分野】この発明は、複数の半導体チップ
を一括して圧接した状態で使用する圧接型半導体装置に
関する。
を一括して圧接した状態で使用する圧接型半導体装置に
関する。
【０００２】
【従来の技術】従来、圧接型半導体装置としては、単一
の半導体チップを圧接電極板で挟んだ構造が広く知られ
ている。しかしながら、この種の圧接型半導体装置にあ
っては、定格電流を増大させるためには、チップサイズ
を大きくする必要があるため、大容量化に伴って修復不
可能な欠陥が発生する可能性も高くなり、製造歩留まり
が低下するという問題がある。
の半導体チップを圧接電極板で挟んだ構造が広く知られ
ている。しかしながら、この種の圧接型半導体装置にあ
っては、定格電流を増大させるためには、チップサイズ
を大きくする必要があるため、大容量化に伴って修復不
可能な欠陥が発生する可能性も高くなり、製造歩留まり
が低下するという問題がある。
【０００３】
【発明が解決しようとする課題】上記のように従来の圧
接型半導体装置は、大容量化が難しいという問題があっ
た。また、大容量化に伴って修復不可能な欠陥が発生す
る可能性も高くなり、製造歩留まりが低下するという問
題があった。
接型半導体装置は、大容量化が難しいという問題があっ
た。また、大容量化に伴って修復不可能な欠陥が発生す
る可能性も高くなり、製造歩留まりが低下するという問
題があった。
【０００４】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、大容量化が容易
にでき、且つ製造歩留まりの向上にも寄与できる圧接型
半導体装置を提供することにある。
れたもので、その目的とするところは、大容量化が容易
にでき、且つ製造歩留まりの向上にも寄与できる圧接型
半導体装置を提供することにある。
【０００５】また、この発明の他の目的は、複数の半導
体チップを一括して圧接する構造を採用する場合に、各
半導体チップに加わる荷重を均一化且つ最適化できる圧
接型半導体装置を提供することにある。
体チップを一括して圧接する構造を採用する場合に、各
半導体チップに加わる荷重を均一化且つ最適化できる圧
接型半導体装置を提供することにある。
【０００６】この発明の更に他の目的は、厚さが異なる
複数種類の半導体チップを圧接した構造を採用する場合
に、各半導体チップに加わる荷重を均一化且つ最適化で
きる圧接型半導体装置を提供することにある。
複数種類の半導体チップを圧接した構造を採用する場合
に、各半導体チップに加わる荷重を均一化且つ最適化で
きる圧接型半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】この発明の請求項１に記
載した圧接型半導体装置は、同一平面上に配置された異
なる厚さを有する複数の半導体チップと、これら半導体
チップの主表面上にそれぞれ対応して設けられ、各々が
上記各半導体チップの厚さとの和が実質的に等しくなる
厚さを有する複数の熱緩衝板と、上記熱緩衝板上に配置
され、上記各半導体チップとの対向面側に、これら各半
導体チップに対応する柱状の突起部を有する第１の圧接
電極板と、上記複数の半導体チップの裏面側に配置され
る円板型熱緩衝板と、上記円板型熱緩衝板の裏面側に配
置された第２の圧接電極板とを具備し、上記第１，第２
の圧接電極板は、上記複数の熱緩衝板、上記複数の半導
体チップ、及び上記円板型熱緩衝板をそれぞれ重ねた状
態で一括して圧接するようにして成り、上記半導体チッ
プの厚さの相違を、上記熱緩衝板で補正することを特徴
としている。
載した圧接型半導体装置は、同一平面上に配置された異
なる厚さを有する複数の半導体チップと、これら半導体
チップの主表面上にそれぞれ対応して設けられ、各々が
上記各半導体チップの厚さとの和が実質的に等しくなる
厚さを有する複数の熱緩衝板と、上記熱緩衝板上に配置
され、上記各半導体チップとの対向面側に、これら各半
導体チップに対応する柱状の突起部を有する第１の圧接
電極板と、上記複数の半導体チップの裏面側に配置され
る円板型熱緩衝板と、上記円板型熱緩衝板の裏面側に配
置された第２の圧接電極板とを具備し、上記第１，第２
の圧接電極板は、上記複数の熱緩衝板、上記複数の半導
体チップ、及び上記円板型熱緩衝板をそれぞれ重ねた状
態で一括して圧接するようにして成り、上記半導体チッ
プの厚さの相違を、上記熱緩衝板で補正することを特徴
としている。
【０００８】また、この発明の請求項２に記載した圧接
型半導体装置は、同一平面上に配置された複数の半導体
チップと、これら半導体チップの主表面上にそれぞれ対
応して設けられた複数の熱緩衝板と、上記熱緩衝板上に
配置され、上記各半導体チップとの対向面側に、これら
各半導体チップに対応する柱状の突起部を有する厚さ補
正部材と、上記複数の半導体チップの裏面側に配置され
る円板型熱緩衝板と、上記厚さ補正部材、上記複数の熱
緩衝板、上記複数の半導体チップ、及び上記円板型熱緩
衝板をそれぞれ重ねた状態で一括して圧接する第１，第
２の圧接電極板とを具備し、上記厚さ補正部材は、上記
第１，第２の圧接電極板に使用時の圧力よりも高く、且
つ塑性変形が発生する圧力を加えて上記柱状の突起部を
変形させることにより、各熱緩衝板と各半導体チップの
厚さのばらつきを補正するものであることを特徴として
いる。
型半導体装置は、同一平面上に配置された複数の半導体
チップと、これら半導体チップの主表面上にそれぞれ対
応して設けられた複数の熱緩衝板と、上記熱緩衝板上に
配置され、上記各半導体チップとの対向面側に、これら
各半導体チップに対応する柱状の突起部を有する厚さ補
正部材と、上記複数の半導体チップの裏面側に配置され
る円板型熱緩衝板と、上記厚さ補正部材、上記複数の熱
緩衝板、上記複数の半導体チップ、及び上記円板型熱緩
衝板をそれぞれ重ねた状態で一括して圧接する第１，第
２の圧接電極板とを具備し、上記厚さ補正部材は、上記
第１，第２の圧接電極板に使用時の圧力よりも高く、且
つ塑性変形が発生する圧力を加えて上記柱状の突起部を
変形させることにより、各熱緩衝板と各半導体チップの
厚さのばらつきを補正するものであることを特徴として
いる。
【０００９】更に、この発明の請求項３に記載した圧接
型半導体装置は、同一平面上に配置された異なる厚さを
有する複数の半導体チップと、これら半導体チップの主
表面上にそれぞれ対応して設けられ、各々が上記各半導
体チップの厚さとの和が実質的に等しくなる厚さを有す
る複数の熱緩衝板と、上記熱緩衝板上に配置され、上記
各半導体チップとの対向面側に、これら各半導体チップ
に対応する柱状の突起部を有する厚さ補正部材と、上記
複数の半導体チップの裏面側に配置される円板型熱緩衝
板と、上記厚さ補正部材、上記複数の熱緩衝板、上記複
数の半導体チップ、及び上記円板型熱緩衝板をそれぞれ
重ねた状態で一括して圧接する第１，第２の圧接電極板
とを具備し、上記半導体チップの厚さの相違を上記熱緩
衝板で補正し、且つ上記第１，第２の圧接電極板に使用
時の圧力よりも高く、且つ塑性変形が発生する圧力を加
えて上記厚さ補正部材の柱状の突起部を変形させること
により、各熱緩衝板と各半導体チップの厚さのばらつき
を補正することを特徴としている。
型半導体装置は、同一平面上に配置された異なる厚さを
有する複数の半導体チップと、これら半導体チップの主
表面上にそれぞれ対応して設けられ、各々が上記各半導
体チップの厚さとの和が実質的に等しくなる厚さを有す
る複数の熱緩衝板と、上記熱緩衝板上に配置され、上記
各半導体チップとの対向面側に、これら各半導体チップ
に対応する柱状の突起部を有する厚さ補正部材と、上記
複数の半導体チップの裏面側に配置される円板型熱緩衝
板と、上記厚さ補正部材、上記複数の熱緩衝板、上記複
数の半導体チップ、及び上記円板型熱緩衝板をそれぞれ
重ねた状態で一括して圧接する第１，第２の圧接電極板
とを具備し、上記半導体チップの厚さの相違を上記熱緩
衝板で補正し、且つ上記第１，第２の圧接電極板に使用
時の圧力よりも高く、且つ塑性変形が発生する圧力を加
えて上記厚さ補正部材の柱状の突起部を変形させること
により、各熱緩衝板と各半導体チップの厚さのばらつき
を補正することを特徴としている。
【００１０】請求項４に示すように、請求項１に記載の
装置において、前記各半導体チップの厚さと前記複数の
熱緩衝板の厚さの和の相違は４０μｍより小さいことを
特徴とする。
装置において、前記各半導体チップの厚さと前記複数の
熱緩衝板の厚さの和の相違は４０μｍより小さいことを
特徴とする。
【００１１】請求項５に示すように、請求項２または３
に記載の装置において、前記厚さ補正部材は銅からな
り、上記各半導体チップの厚さと上記複数の熱緩衝板の
厚さの和のばらつきは４０μｍより小さいことを特徴と
する。
に記載の装置において、前記厚さ補正部材は銅からな
り、上記各半導体チップの厚さと上記複数の熱緩衝板の
厚さの和のばらつきは４０μｍより小さいことを特徴と
する。
【００１２】請求項６に示すように、請求項１ないし５
いずれか１つの項に記載の装置において、前記各熱緩衝
板と前記各半導体チップの主表面との間にそれぞれ介在
される軟金属箔を更に具備することを特徴とする。
いずれか１つの項に記載の装置において、前記各熱緩衝
板と前記各半導体チップの主表面との間にそれぞれ介在
される軟金属箔を更に具備することを特徴とする。
【００１３】請求項７に示すように、請求項１ないし６
いずれか１つの項に記載の装置において、前記複数の半
導体チップの主表面と前記厚さ補正部材との間に介在さ
れ、前記各半導体チップの水平方向の位置出し及び固定
を行う枠状のチップフレームを更に具備し、前記各熱緩
衝板はそれぞれ上記各チップフレーム内を通して前記各
半導体チップの主表面に当接することを特徴とする。
いずれか１つの項に記載の装置において、前記複数の半
導体チップの主表面と前記厚さ補正部材との間に介在さ
れ、前記各半導体チップの水平方向の位置出し及び固定
を行う枠状のチップフレームを更に具備し、前記各熱緩
衝板はそれぞれ上記各チップフレーム内を通して前記各
半導体チップの主表面に当接することを特徴とする。
【００１４】請求項８に示すように、請求項１ないし７
いずれか１つの項に記載の装置において、前記複数の半
導体チップは、複数のＩＧＢＴチップと複数のＦＲＤチ
ップとを含み、上記各ＦＲＤチップは上記各ＩＧＢＴチ
ップと通電方向を逆にしてそれぞれ並列接続されること
を特徴とする。
いずれか１つの項に記載の装置において、前記複数の半
導体チップは、複数のＩＧＢＴチップと複数のＦＲＤチ
ップとを含み、上記各ＦＲＤチップは上記各ＩＧＢＴチ
ップと通電方向を逆にしてそれぞれ並列接続されること
を特徴とする。
【００１５】この発明の請求項９に記載した圧接型半導
体装置は、同一平面上に配置された複数の第１半導体チ
ップと、これら第１半導体チップと同一平面上に配置さ
れ、上記第１半導体チップと異なる厚さを有する複数の
第２半導体チップと、上記第１半導体チップの主表面上
にそれぞれ対応して設けられた複数の第１熱緩衝板と、
上記第２半導体チップの主表面上にそれぞれ対応して設
けられ、上記第２半導体チップの厚さとの和を、上記第
１半導体チップの厚さと上記第１熱緩衝板の厚さとの和
と実質的に等しくする厚さを有する複数の第２熱緩衝板
と、上記第１，第２の熱緩衝板上に配置され、上記第
１，第２の半導体チップとの対向面側に、これら第１，
第２半導体チップに対応する柱状の突起部を有する第１
の圧接電極板と、上記第１，第２の半導体チップの裏面
側に配置される円板型熱緩衝板と、上記円板型熱緩衝板
の裏面側に配置された第２の圧接電極板とを具備し、上
記第１，第２の圧接電極板は、上記第１，第２の熱緩衝
板、上記第１，第２の半導体チップ、及び上記円板型熱
緩衝板をそれぞれ重ねた状態で一括して圧接するように
して成り、上記第１の半導体チップと上記第２の半導体
チップとの厚さの相違を、上記第１，第２の熱緩衝板で
補正することを特徴としている。
体装置は、同一平面上に配置された複数の第１半導体チ
ップと、これら第１半導体チップと同一平面上に配置さ
れ、上記第１半導体チップと異なる厚さを有する複数の
第２半導体チップと、上記第１半導体チップの主表面上
にそれぞれ対応して設けられた複数の第１熱緩衝板と、
上記第２半導体チップの主表面上にそれぞれ対応して設
けられ、上記第２半導体チップの厚さとの和を、上記第
１半導体チップの厚さと上記第１熱緩衝板の厚さとの和
と実質的に等しくする厚さを有する複数の第２熱緩衝板
と、上記第１，第２の熱緩衝板上に配置され、上記第
１，第２の半導体チップとの対向面側に、これら第１，
第２半導体チップに対応する柱状の突起部を有する第１
の圧接電極板と、上記第１，第２の半導体チップの裏面
側に配置される円板型熱緩衝板と、上記円板型熱緩衝板
の裏面側に配置された第２の圧接電極板とを具備し、上
記第１，第２の圧接電極板は、上記第１，第２の熱緩衝
板、上記第１，第２の半導体チップ、及び上記円板型熱
緩衝板をそれぞれ重ねた状態で一括して圧接するように
して成り、上記第１の半導体チップと上記第２の半導体
チップとの厚さの相違を、上記第１，第２の熱緩衝板で
補正することを特徴としている。
【００１６】また、この発明の請求項１０に記載した圧
接型半導体装置は、同一平面上に配置された複数の第１
半導体チップと、これら第１半導体チップと同一平面上
に配置され、上記第１半導体チップと異なる厚さを有す
る複数の第２半導体チップと、上記第１半導体チップの
主表面上にそれぞれ対応して設けられた複数の第１熱緩
衝板と、上記第２半導体チップの主表面上にそれぞれ対
応して設けられた複数の第２熱緩衝板と、上記第１，第
２熱緩衝板上に配置され、上記第１，第２半導体チップ
との対向面側に、これら第１，第２半導体チップに対応
する柱状の突起部を有する厚さ補正部材と、上記第１，
第２半導体チップの裏面側に配置される円板型熱緩衝板
と、上記厚さ補正部材、上記第１，第２熱緩衝板、上記
第１，第２半導体チップ、及び上記円板型熱緩衝板をそ
れぞれ重ねた状態で一括して圧接する第１，第２の圧接
電極板とを具備し、上記厚さ補正部材は、上記第１，第
２の圧接電極板に使用時の圧力よりも高く、且つ塑性変
形が発生する圧力を加えて上記柱状の突起部を変形させ
ることにより、第１，第２熱緩衝板と第１，第２半導体
チップの厚さの和のばらつきを補正するものであること
を特徴としている。
接型半導体装置は、同一平面上に配置された複数の第１
半導体チップと、これら第１半導体チップと同一平面上
に配置され、上記第１半導体チップと異なる厚さを有す
る複数の第２半導体チップと、上記第１半導体チップの
主表面上にそれぞれ対応して設けられた複数の第１熱緩
衝板と、上記第２半導体チップの主表面上にそれぞれ対
応して設けられた複数の第２熱緩衝板と、上記第１，第
２熱緩衝板上に配置され、上記第１，第２半導体チップ
との対向面側に、これら第１，第２半導体チップに対応
する柱状の突起部を有する厚さ補正部材と、上記第１，
第２半導体チップの裏面側に配置される円板型熱緩衝板
と、上記厚さ補正部材、上記第１，第２熱緩衝板、上記
第１，第２半導体チップ、及び上記円板型熱緩衝板をそ
れぞれ重ねた状態で一括して圧接する第１，第２の圧接
電極板とを具備し、上記厚さ補正部材は、上記第１，第
２の圧接電極板に使用時の圧力よりも高く、且つ塑性変
形が発生する圧力を加えて上記柱状の突起部を変形させ
ることにより、第１，第２熱緩衝板と第１，第２半導体
チップの厚さの和のばらつきを補正するものであること
を特徴としている。
【００１７】更に、この発明の請求項１１に記載した圧
接型半導体装置は、同一平面上に配置された複数の第１
半導体チップと、これら第１半導体チップと同一平面上
に配置され、上記第１半導体チップと異なる厚さを有す
る複数の第２半導体チップと、上記第１半導体チップの
主表面上にそれぞれ対応して設けられた複数の第１熱緩
衝板と、上記第２半導体チップの主表面上にそれぞれ対
応して設けられ、上記第２半導体チップの厚さとの和
を、上記第１半導体チップの厚さと上記第１熱緩衝板の
厚さとの和と実質的に等しくする厚さを有する複数の第
２熱緩衝板と、上記第１，第２熱緩衝板上に配置され、
上記第１，第２半導体チップとの対向面側に、これら第
１，第２半導体チップに対応する柱状の突起部を有する
厚さ補正部材と、上記第１，第２半導体チップの裏面側
に配置される円板型熱緩衝板と、上記厚さ補正部材、上
記第１，第２熱緩衝板、上記第１，第２半導体チップ、
及び上記円板型熱緩衝板をそれぞれ重ねた状態で一括し
て圧接する第１，第２の圧接電極板とを具備し、上記第
１半導体チップの厚さと上記第２半導体チップの厚さと
の相違を上記第１，第２の熱緩衝板で補正し、且つ上記
第１，第２の圧接電極板に使用時の圧力よりも高く、且
つ塑性変形が発生する圧力を加えて上記厚さ補正部材の
柱状の突起部を変形させることにより、第１，第２熱緩
衝板と第１，第２半導体チップの厚さの和のばらつきを
補正することを特徴としている。
接型半導体装置は、同一平面上に配置された複数の第１
半導体チップと、これら第１半導体チップと同一平面上
に配置され、上記第１半導体チップと異なる厚さを有す
る複数の第２半導体チップと、上記第１半導体チップの
主表面上にそれぞれ対応して設けられた複数の第１熱緩
衝板と、上記第２半導体チップの主表面上にそれぞれ対
応して設けられ、上記第２半導体チップの厚さとの和
を、上記第１半導体チップの厚さと上記第１熱緩衝板の
厚さとの和と実質的に等しくする厚さを有する複数の第
２熱緩衝板と、上記第１，第２熱緩衝板上に配置され、
上記第１，第２半導体チップとの対向面側に、これら第
１，第２半導体チップに対応する柱状の突起部を有する
厚さ補正部材と、上記第１，第２半導体チップの裏面側
に配置される円板型熱緩衝板と、上記厚さ補正部材、上
記第１，第２熱緩衝板、上記第１，第２半導体チップ、
及び上記円板型熱緩衝板をそれぞれ重ねた状態で一括し
て圧接する第１，第２の圧接電極板とを具備し、上記第
１半導体チップの厚さと上記第２半導体チップの厚さと
の相違を上記第１，第２の熱緩衝板で補正し、且つ上記
第１，第２の圧接電極板に使用時の圧力よりも高く、且
つ塑性変形が発生する圧力を加えて上記厚さ補正部材の
柱状の突起部を変形させることにより、第１，第２熱緩
衝板と第１，第２半導体チップの厚さの和のばらつきを
補正することを特徴としている。
【００１８】請求項１２に示すように、請求項９の装置
において、前記第１半導体チップの厚さと前記第１熱緩
衝板の厚さとの和と、前記第２半導体チップの厚さと前
記第２熱緩衝板の厚さとの和との相違は、４０μｍより
小さいことを特徴とする。
において、前記第１半導体チップの厚さと前記第１熱緩
衝板の厚さとの和と、前記第２半導体チップの厚さと前
記第２熱緩衝板の厚さとの和との相違は、４０μｍより
小さいことを特徴とする。
【００１９】請求項１３に示すように、請求項１０また
は１１に記載の装置において、前記厚さ補正部材は銅か
らなり、前記第１半導体チップの厚さと前記第１熱緩衝
板の厚さとの和と、前記第２半導体チップの厚さと前記
第２熱緩衝板の厚さとの和とのばらつきは、４０μｍよ
り小さいことを特徴とする。
は１１に記載の装置において、前記厚さ補正部材は銅か
らなり、前記第１半導体チップの厚さと前記第１熱緩衝
板の厚さとの和と、前記第２半導体チップの厚さと前記
第２熱緩衝板の厚さとの和とのばらつきは、４０μｍよ
り小さいことを特徴とする。
【００２０】請求項１４に示すように、請求項９ないし
１３いずれか１つの項に記載の装置において、前記第
１，第２熱緩衝板と前記第１，第２半導体チップの主表
面との間にそれぞれ介在される軟金属箔を更に具備する
ことを特徴とする。
１３いずれか１つの項に記載の装置において、前記第
１，第２熱緩衝板と前記第１，第２半導体チップの主表
面との間にそれぞれ介在される軟金属箔を更に具備する
ことを特徴とする。
【００２１】請求項１５に示すように、請求項９，１
２，１４いずれか１つの項に記載の装置において、前記
第１，第２半導体チップの主表面と前記第１の圧接電極
板との間に介在され、前記第１，第２半導体チップの水
平方向の位置出し及び固定を行う枠状のチップフレーム
を更に具備し、前記第１，第２熱緩衝板はそれぞれ上記
各チップフレーム内を通して前記第１，第２半導体チッ
プの主表面に当接することを特徴とする。
２，１４いずれか１つの項に記載の装置において、前記
第１，第２半導体チップの主表面と前記第１の圧接電極
板との間に介在され、前記第１，第２半導体チップの水
平方向の位置出し及び固定を行う枠状のチップフレーム
を更に具備し、前記第１，第２熱緩衝板はそれぞれ上記
各チップフレーム内を通して前記第１，第２半導体チッ
プの主表面に当接することを特徴とする。
【００２２】請求項１６に示すように、請求項１０，１
１，１３，１４いずれか１つの項に記載の装置におい
て、前記第１，第２半導体チップの主表面と前記厚さ補
正部材との間に介在され、前記第１，第２半導体チップ
の水平方向の位置出し及び固定を行う枠状のチップフレ
ームを更に具備し、前記第１，第２熱緩衝板はそれぞれ
上記各チップフレーム内を通して前記第１，第２半導体
チップの主表面に当接することを特徴とする。
１，１３，１４いずれか１つの項に記載の装置におい
て、前記第１，第２半導体チップの主表面と前記厚さ補
正部材との間に介在され、前記第１，第２半導体チップ
の水平方向の位置出し及び固定を行う枠状のチップフレ
ームを更に具備し、前記第１，第２熱緩衝板はそれぞれ
上記各チップフレーム内を通して前記第１，第２半導体
チップの主表面に当接することを特徴とする。
【００２３】請求項１７に示すように、請求項９ないし
１６いずれか１つの項に記載の装置において、前記第１
半導体チップはＩＧＢＴチップであり、前記第２半導体
チップはＦＲＤチップであり、上記各ＦＲＤチップは上
記各ＩＧＢＴチップと通電方向を逆にしてそれぞれ並列
接続されることを特徴とする。
１６いずれか１つの項に記載の装置において、前記第１
半導体チップはＩＧＢＴチップであり、前記第２半導体
チップはＦＲＤチップであり、上記各ＦＲＤチップは上
記各ＩＧＢＴチップと通電方向を逆にしてそれぞれ並列
接続されることを特徴とする。
【００２４】
【作用】請求項１ないし１７のような構成によれば、複
数の半導体チップを圧接しており、定格電流を増大させ
る際には半導体チップの数を増やせば良いので大容量化
が容易にでき、且つ小さいサイズの半導体チップを多数
形成して良品のみを抽出して用いれば良いので、製造歩
留まりの向上にも寄与できる。
数の半導体チップを圧接しており、定格電流を増大させ
る際には半導体チップの数を増やせば良いので大容量化
が容易にでき、且つ小さいサイズの半導体チップを多数
形成して良品のみを抽出して用いれば良いので、製造歩
留まりの向上にも寄与できる。
【００２５】請求項１に記載した構成では、厚さが異な
る複数の半導体チップを圧接する場合に、半導体チップ
の厚さの相違を熱緩衝板で補正するので、第１，第２の
圧接電極板で圧力を加えた時に、各半導体チップに加わ
る荷重を均一化且つ最適化できる。
る複数の半導体チップを圧接する場合に、半導体チップ
の厚さの相違を熱緩衝板で補正するので、第１，第２の
圧接電極板で圧力を加えた時に、各半導体チップに加わ
る荷重を均一化且つ最適化できる。
【００２６】また、請求項２に記載した構成では、複数
の半導体チップを圧接する場合に、厚さ補正部材の柱状
の突起部を塑性変形させることにより、各半導体チップ
の厚さと各熱緩衝板の厚さとの和のばらつきを補正でき
るので、第１，第２の圧接電極板で圧力を加えた時に、
各半導体チップに加わる荷重を均一化且つ最適化でき
る。
の半導体チップを圧接する場合に、厚さ補正部材の柱状
の突起部を塑性変形させることにより、各半導体チップ
の厚さと各熱緩衝板の厚さとの和のばらつきを補正でき
るので、第１，第２の圧接電極板で圧力を加えた時に、
各半導体チップに加わる荷重を均一化且つ最適化でき
る。
【００２７】更に、請求項３に記載した構成では、厚さ
が異なる複数の半導体チップを圧接する場合に、半導体
チップの厚さの相違を熱緩衝板で補正し、且つ厚さ補正
部材の柱状の突起部を塑性変形させることにより、各半
導体チップの厚さと各熱緩衝板の厚さの和のばらつきを
補正できるので、第１，第２の圧接電極板で圧力を加え
た時に、各半導体チップに加わる荷重をより均一化且つ
最適化できる。
が異なる複数の半導体チップを圧接する場合に、半導体
チップの厚さの相違を熱緩衝板で補正し、且つ厚さ補正
部材の柱状の突起部を塑性変形させることにより、各半
導体チップの厚さと各熱緩衝板の厚さの和のばらつきを
補正できるので、第１，第２の圧接電極板で圧力を加え
た時に、各半導体チップに加わる荷重をより均一化且つ
最適化できる。
【００２８】上記各半導体チップの厚さと上記複数の熱
緩衝板の厚さの和の相違やばらつきは、４０μｍより小
さいことが好ましい。各熱緩衝板と各半導体チップの主
表面との間にそれぞれ軟金属箔を設ければ、各熱緩衝板
と各半導体チップとの電気的な接触を良好にできる。
緩衝板の厚さの和の相違やばらつきは、４０μｍより小
さいことが好ましい。各熱緩衝板と各半導体チップの主
表面との間にそれぞれ軟金属箔を設ければ、各熱緩衝板
と各半導体チップとの電気的な接触を良好にできる。
【００２９】複数の半導体チップの主表面と第１の圧接
電極板または厚さ補正部材との間に枠状のチップフレー
ムを介在させれば、各半導体チップの水平方向の位置出
しと固定を容易に行うことができる。
電極板または厚さ補正部材との間に枠状のチップフレー
ムを介在させれば、各半導体チップの水平方向の位置出
しと固定を容易に行うことができる。
【００３０】複数の半導体チップとしてＩＧＢＴチップ
とＦＲＤチップを設け、各ＦＲＤチップを各ＩＧＢＴチ
ップと通電方向を逆にしてそれぞれ並列接続することに
よりマルチチップの逆導通圧接型ＩＧＢＴを形成でき
る。
とＦＲＤチップを設け、各ＦＲＤチップを各ＩＧＢＴチ
ップと通電方向を逆にしてそれぞれ並列接続することに
よりマルチチップの逆導通圧接型ＩＧＢＴを形成でき
る。
【００３１】請求項９に記載した構成では、厚さが異な
る複数の第１，第２の半導体チップを圧接する場合に、
第１，第２の熱緩衝板によって第１，第２の半導体チッ
プの厚さの相違を補正できるので、第１，第２の圧接電
極板で圧力を加えた時に、厚さが異なる第１，第２の半
導体チップに加わる荷重を均一化且つ最適化できる。
る複数の第１，第２の半導体チップを圧接する場合に、
第１，第２の熱緩衝板によって第１，第２の半導体チッ
プの厚さの相違を補正できるので、第１，第２の圧接電
極板で圧力を加えた時に、厚さが異なる第１，第２の半
導体チップに加わる荷重を均一化且つ最適化できる。
【００３２】また、請求項１０に記載した構成では、第
１，第２の半導体チップを圧接する場合に、厚さ補正部
材の柱状の突起部を塑性変形させることにより、第１，
第２の半導体チップの厚さと第１，第２の熱緩衝板の厚
さとの和のばらつきを補正できるので、第１，第２の圧
接電極板で圧力を加えた時に、各半導体チップに加わる
荷重を均一化且つ最適化できる。
１，第２の半導体チップを圧接する場合に、厚さ補正部
材の柱状の突起部を塑性変形させることにより、第１，
第２の半導体チップの厚さと第１，第２の熱緩衝板の厚
さとの和のばらつきを補正できるので、第１，第２の圧
接電極板で圧力を加えた時に、各半導体チップに加わる
荷重を均一化且つ最適化できる。
【００３３】更に、請求項１１に記載した構成では、厚
さが異なる第１，第２の半導体チップを圧接する場合
に、第１，第２の半導体チップの厚さの相違を熱緩衝板
で補正し、且つ厚さ補正部材の柱状の突起部を塑性変形
させることにより、第１，第２の半導体チップの厚さと
第１，第２の熱緩衝板の厚さとの和のばらつきを補正で
きるので、第１，第２の圧接電極板で圧力を加えた時
に、第１，第２の半導体チップに加わる荷重をより均一
化且つ最適化できる。
さが異なる第１，第２の半導体チップを圧接する場合
に、第１，第２の半導体チップの厚さの相違を熱緩衝板
で補正し、且つ厚さ補正部材の柱状の突起部を塑性変形
させることにより、第１，第２の半導体チップの厚さと
第１，第２の熱緩衝板の厚さとの和のばらつきを補正で
きるので、第１，第２の圧接電極板で圧力を加えた時
に、第１，第２の半導体チップに加わる荷重をより均一
化且つ最適化できる。
【００３４】第１半導体チップの厚さと第１熱緩衝板の
厚さとの和と、第２半導体チップの厚さと第２熱緩衝板
の厚さとの和との相違やばらつきは、４０μｍより小さ
いことが好ましい。
厚さとの和と、第２半導体チップの厚さと第２熱緩衝板
の厚さとの和との相違やばらつきは、４０μｍより小さ
いことが好ましい。
【００３５】第１，第２熱緩衝板と第１，第２半導体チ
ップの主表面との間にそれぞれ軟金属箔を介在させれ
ば、第１，第２熱緩衝板と第１，第２半導体チップとの
電気的な接触を良好にできる。
ップの主表面との間にそれぞれ軟金属箔を介在させれ
ば、第１，第２熱緩衝板と第１，第２半導体チップとの
電気的な接触を良好にできる。
【００３６】第１，第２半導体チップの主表面と第１の
圧接電極板または厚さ補正部材との間に枠状のチップフ
レームを介在させれば、第１，第２半導体チップの水平
方向の位置出しと固定を行うことができる。
圧接電極板または厚さ補正部材との間に枠状のチップフ
レームを介在させれば、第１，第２半導体チップの水平
方向の位置出しと固定を行うことができる。
【００３７】第１半導体チップとしてＩＧＢＴチップ、
第２半導体チップとしてＦＲＤチップを設け、各ＦＲＤ
チップを各ＩＧＢＴチップと通電方向を逆にしてそれぞ
れ並列接続することによりマルチチップの逆導通圧接型
ＩＧＢＴを形成できる。
第２半導体チップとしてＦＲＤチップを設け、各ＦＲＤ
チップを各ＩＧＢＴチップと通電方向を逆にしてそれぞ
れ並列接続することによりマルチチップの逆導通圧接型
ＩＧＢＴを形成できる。
【００３８】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、この発明の実施例に係る圧接
型半導体装置の断面図である。この実施例では、複数の
圧接型ＩＧＢＴチップと、これらＩＧＢＴチップにそれ
ぞれ通電方向を逆にして並列接続される複数のＦＲＤ
（フリーホイールダイオード）チップとを圧接してマル
チチップの逆導通圧接型ＩＧＢＴを構成している。
照して説明する。図１は、この発明の実施例に係る圧接
型半導体装置の断面図である。この実施例では、複数の
圧接型ＩＧＢＴチップと、これらＩＧＢＴチップにそれ
ぞれ通電方向を逆にして並列接続される複数のＦＲＤ
（フリーホイールダイオード）チップとを圧接してマル
チチップの逆導通圧接型ＩＧＢＴを構成している。
【００３９】図１において、１０は例えばセラミック製
の外囲器、１１，１１，…はＩＧＢＴチップ、１２，１
２，…はＦＲＤチップ、１３，１３，…は各チップ１
１，１１，…，１２，１２，…の四辺を固定し、水平方
向に対する位置出しと固定を行う枠状のチップフレーム
である。これらチップフレーム１３，１３，…は、シリ
コーン樹脂やポリエーテルイミド等からなり、各チップ
１１，１１，…，１２，１２，…に接着剤等を用いて固
着される。また、１４−１，１４−１，…及び１４−
２，１４−２，…は、厚さが１〜２ｍｍのモリブデン板
等からなる熱緩衝板（エミッタ側熱緩衝板）で、上記チ
ップフレーム１３，１３，…内を通して各ＩＧＢＴチッ
プ１１，１１，…及びＦＲＤチップ１２，１２，…の主
表面に当接するようになっている。ＩＧＢＴチップ１
１，１１，…上に配置されている熱緩衝板１４−１，１
４−１，…の厚さとＦＲＤチップ１２，１２，…上に配
置されている熱緩衝板１４−１，１４−２の厚さは異な
っており、ＩＧＢＴチップ１１，１１，…の厚さと熱緩
衝板１４−１，１４−１，…の厚さとの和とＦＲＤチッ
プ１２，１２，…の厚さと熱緩衝板１４−２，１４−
２，…の厚さとの和が実質的に等しくなる厚さに設定し
ている。このようにしているのは、ＩＧＢＴチップ１
１，１１，…の素子特性とＦＲＤチップ１２，１２，…
の素子特性がそれぞれ最良となるようにすると、チップ
の厚さが異なってしまうためである。なお、各熱緩衝板
１４−１，１４−１，…，１４−２，１４−２，…は、
各チップ１１，１１，…，１２，１２，…のコーナー部
に荷重が集中するのを防止するために、四隅が０．２〜
１ｍｍの曲率半径になっている。
の外囲器、１１，１１，…はＩＧＢＴチップ、１２，１
２，…はＦＲＤチップ、１３，１３，…は各チップ１
１，１１，…，１２，１２，…の四辺を固定し、水平方
向に対する位置出しと固定を行う枠状のチップフレーム
である。これらチップフレーム１３，１３，…は、シリ
コーン樹脂やポリエーテルイミド等からなり、各チップ
１１，１１，…，１２，１２，…に接着剤等を用いて固
着される。また、１４−１，１４−１，…及び１４−
２，１４−２，…は、厚さが１〜２ｍｍのモリブデン板
等からなる熱緩衝板（エミッタ側熱緩衝板）で、上記チ
ップフレーム１３，１３，…内を通して各ＩＧＢＴチッ
プ１１，１１，…及びＦＲＤチップ１２，１２，…の主
表面に当接するようになっている。ＩＧＢＴチップ１
１，１１，…上に配置されている熱緩衝板１４−１，１
４−１，…の厚さとＦＲＤチップ１２，１２，…上に配
置されている熱緩衝板１４−１，１４−２の厚さは異な
っており、ＩＧＢＴチップ１１，１１，…の厚さと熱緩
衝板１４−１，１４−１，…の厚さとの和とＦＲＤチッ
プ１２，１２，…の厚さと熱緩衝板１４−２，１４−
２，…の厚さとの和が実質的に等しくなる厚さに設定し
ている。このようにしているのは、ＩＧＢＴチップ１
１，１１，…の素子特性とＦＲＤチップ１２，１２，…
の素子特性がそれぞれ最良となるようにすると、チップ
の厚さが異なってしまうためである。なお、各熱緩衝板
１４−１，１４−１，…，１４−２，１４−２，…は、
各チップ１１，１１，…，１２，１２，…のコーナー部
に荷重が集中するのを防止するために、四隅が０．２〜
１ｍｍの曲率半径になっている。
【００４０】１５は各チップ１１，１１，…，１２，１
２，…の裏面側に配置された円板型熱緩衝板（コレクタ
側熱緩衝板）、１６，１６，…はＣｕ等からなり、各チ
ップ１１，１１，…，１２，１２，…と各熱緩衝板１４
−１，１４−１，…との間に介在され、電気的な接触を
良好にするための軟金属箔、１７−１，１７−２は樹脂
等の絶縁部材からなるリングフレームである。上記リン
グフレーム１７−１には、各チップ１１，１１，…，１
２，１２，…の位置決めを容易にするための内側に向か
って突出する枠１７ａが形成されている。上記円板型熱
緩衝板１５は上記リングフレーム１７−１と１７−２と
で挟んで保持され、且つ上記各チップ１１，１１，…，
１２，１２，…（チップフレーム１３，１３，…）は上
記枠１７ａで位置決めされる。
２，…の裏面側に配置された円板型熱緩衝板（コレクタ
側熱緩衝板）、１６，１６，…はＣｕ等からなり、各チ
ップ１１，１１，…，１２，１２，…と各熱緩衝板１４
−１，１４−１，…との間に介在され、電気的な接触を
良好にするための軟金属箔、１７−１，１７−２は樹脂
等の絶縁部材からなるリングフレームである。上記リン
グフレーム１７−１には、各チップ１１，１１，…，１
２，１２，…の位置決めを容易にするための内側に向か
って突出する枠１７ａが形成されている。上記円板型熱
緩衝板１５は上記リングフレーム１７−１と１７−２と
で挟んで保持され、且つ上記各チップ１１，１１，…，
１２，１２，…（チップフレーム１３，１３，…）は上
記枠１７ａで位置決めされる。
【００４１】また、１９はゲートリード、２０は上記ゲ
ートリード１９を外囲器１０の外部に導出するためのメ
タルスリーブである。２３，２３，…はゲート圧接電極
で、これらゲート圧接電極２３，２３，…は、ＩＧＢＴ
チップ１１，１１，…のゲート電極に対応する位置に設
けられ、バネによって各ＩＧＢＴチップ１１，１１，…
のゲート電極に圧接される。各ＩＧＢＴチップ１１，１
１，…を制御する制御信号は、上記ゲートリード１９、
ゲート圧接電極２３，２３，…を介して各ＩＧＢＴチッ
プ１１，１１，…のゲート電極に供給される。
ートリード１９を外囲器１０の外部に導出するためのメ
タルスリーブである。２３，２３，…はゲート圧接電極
で、これらゲート圧接電極２３，２３，…は、ＩＧＢＴ
チップ１１，１１，…のゲート電極に対応する位置に設
けられ、バネによって各ＩＧＢＴチップ１１，１１，…
のゲート電極に圧接される。各ＩＧＢＴチップ１１，１
１，…を制御する制御信号は、上記ゲートリード１９、
ゲート圧接電極２３，２３，…を介して各ＩＧＢＴチッ
プ１１，１１，…のゲート電極に供給される。
【００４２】２７はエミッタ圧接電極板、２８はコレク
タ圧接電極板で、このエミッタ圧接電極板２７とコレク
タ圧接電極板２８間に例えば１０ＭＰａ程度の圧力を印
加して圧接した状態で使用する。上記エミッタ圧接電極
板２７と各熱緩衝板１４−１，１４−１，…，１４−
２，１４−２，…との間には、各ＩＧＢＴチップ１１，
１１，…、及びＦＲＤチップ１２，１２，…に対応する
位置に柱状の突起部２５ａが形成された厚さ補正部材２
５が設けられ、この部材２５の突起部２５ａで各チップ
１１，１１，…，１２，１２，…の主表面を圧接するよ
うになっている。
タ圧接電極板で、このエミッタ圧接電極板２７とコレク
タ圧接電極板２８間に例えば１０ＭＰａ程度の圧力を印
加して圧接した状態で使用する。上記エミッタ圧接電極
板２７と各熱緩衝板１４−１，１４−１，…，１４−
２，１４−２，…との間には、各ＩＧＢＴチップ１１，
１１，…、及びＦＲＤチップ１２，１２，…に対応する
位置に柱状の突起部２５ａが形成された厚さ補正部材２
５が設けられ、この部材２５の突起部２５ａで各チップ
１１，１１，…，１２，１２，…の主表面を圧接するよ
うになっている。
【００４３】そして、使用に先立って、エミッタ圧接電
極板２７とコレクタ圧接電極板２８に使用時の圧力より
も高く、且つ塑性変形が発生する圧力を加えて上記厚さ
補正部材２５の柱状の突起部２５ａを変形させることに
より、各熱緩衝板と各チップの厚さのばらつきを補正す
る。例えば、補正部材２５としてフルアニール（焼きな
まし）された厚さ１５ｍｍの無酸素銅を用いるものとす
ると、両圧接電極板２７，２８間に１５ＭＰａ程度の圧
力を加える。これによって、厚さ補正部材２５の柱状の
突起部２５ａにおける熱緩衝板１４−１，１４−１，
…，１４−２，１４−２，…と各チップ１１，１１，
…，１２，１２，，…との厚さの和に応じて上記厚さ補
正部材２５の柱状の突起部２５ａが塑性変形する。すな
わち、上記厚さの和が大きい部分が変形して実質的な突
起部２５ａの厚さが薄くなる。この塑性変形量は、最大
で０．２％程度である。
極板２７とコレクタ圧接電極板２８に使用時の圧力より
も高く、且つ塑性変形が発生する圧力を加えて上記厚さ
補正部材２５の柱状の突起部２５ａを変形させることに
より、各熱緩衝板と各チップの厚さのばらつきを補正す
る。例えば、補正部材２５としてフルアニール（焼きな
まし）された厚さ１５ｍｍの無酸素銅を用いるものとす
ると、両圧接電極板２７，２８間に１５ＭＰａ程度の圧
力を加える。これによって、厚さ補正部材２５の柱状の
突起部２５ａにおける熱緩衝板１４−１，１４−１，
…，１４−２，１４−２，…と各チップ１１，１１，
…，１２，１２，，…との厚さの和に応じて上記厚さ補
正部材２５の柱状の突起部２５ａが塑性変形する。すな
わち、上記厚さの和が大きい部分が変形して実質的な突
起部２５ａの厚さが薄くなる。この塑性変形量は、最大
で０．２％程度である。
【００４４】図２は、上記図１における各チップ１１，
１１，…，１２，１２，…の配置を示す平面図である。
図示するように１５個のＩＧＢＴチップ１１，１１，…
が中央部に配置され、２８個のＦＲＤチップ１２，１
２，…がＩＧＢＴチップ１１，１１，…の周辺の空きス
ペースに配置されている。そして、各ＦＲＤチップ１
２，１２，…は、ＩＧＢＴチップ１１，１１，…に逆並
列に接続される。ここで、ＩＧＢＴチップ１１，１１，
…の圧接部の寸法は、１１．２ｍｍ×１１．２ｍｍであ
り、１個当りの適正な圧接力は８０〜１２０Ｋｇであ
る。なお、破線は厚さ補正部材２５の各チップとの対向
面側を示しており、上記各チップ１１，１１，…，１
２，１２，…に対応した柱状の突起部２５が形成されて
いる。
１１，…，１２，１２，…の配置を示す平面図である。
図示するように１５個のＩＧＢＴチップ１１，１１，…
が中央部に配置され、２８個のＦＲＤチップ１２，１
２，…がＩＧＢＴチップ１１，１１，…の周辺の空きス
ペースに配置されている。そして、各ＦＲＤチップ１
２，１２，…は、ＩＧＢＴチップ１１，１１，…に逆並
列に接続される。ここで、ＩＧＢＴチップ１１，１１，
…の圧接部の寸法は、１１．２ｍｍ×１１．２ｍｍであ
り、１個当りの適正な圧接力は８０〜１２０Ｋｇであ
る。なお、破線は厚さ補正部材２５の各チップとの対向
面側を示しており、上記各チップ１１，１１，…，１
２，１２，…に対応した柱状の突起部２５が形成されて
いる。
【００４５】図３は、チップの厚さと熱緩衝板の厚さの
和のばらつきと荷重ばらつきとの関係を示す特性図であ
る。図示する如く、厚さのばらつきが４０μｍ程度の時
に荷重のばらつきは±１０％であるのに対し、４０μｍ
を越えると荷重ばらつきが急激に増大する。よって、上
記ＩＢＧＴチップ１１，１１，…の厚さと熱緩衝板１４
−１，１４−１，…の厚さとの和と、ＦＲＤチップ１
２，１２，…の厚さと熱緩衝板１４−２，１４−２，…
の厚さとの和との相違は、４０μｍより小さいのが好ま
しい。
和のばらつきと荷重ばらつきとの関係を示す特性図であ
る。図示する如く、厚さのばらつきが４０μｍ程度の時
に荷重のばらつきは±１０％であるのに対し、４０μｍ
を越えると荷重ばらつきが急激に増大する。よって、上
記ＩＢＧＴチップ１１，１１，…の厚さと熱緩衝板１４
−１，１４−１，…の厚さとの和と、ＦＲＤチップ１
２，１２，…の厚さと熱緩衝板１４−２，１４−２，…
の厚さとの和との相違は、４０μｍより小さいのが好ま
しい。
【００４６】図４は、上述した厚さ補正部材２５の変形
量ε（％）と印加する圧力σ（ＭＰａ）との関係を示し
ている。この測定に際しては、厚さ補正部材２５の材料
としてフルアニールされた無酸素銅を用い、室温で測定
している。１５ＭＰａ程度の圧力を加えた時の塑性変形
量は０．２％程度であり、厚さ補正部材２５の厚さが１
５ｍｍとすると、３０μｍ程度変形することになる。よ
って、各熱緩衝板と各チップとの厚さの和のばらつきが
３０μｍ程度までであれば、厚さの差異による印加圧力
の相違を十分に補償できる。また、この厚さのばらつき
は、完全に補償しなくても上述したように４０μｍより
小さくなれば良く、４０μｍ〜７０μｍ程度のばらつき
があったとしても、これを１０μｍ〜４０μｍ程度まで
低減できるので、荷重のばらつきは数％程度から１０％
以下であり、実使用に充分耐え得るものとなる。
量ε（％）と印加する圧力σ（ＭＰａ）との関係を示し
ている。この測定に際しては、厚さ補正部材２５の材料
としてフルアニールされた無酸素銅を用い、室温で測定
している。１５ＭＰａ程度の圧力を加えた時の塑性変形
量は０．２％程度であり、厚さ補正部材２５の厚さが１
５ｍｍとすると、３０μｍ程度変形することになる。よ
って、各熱緩衝板と各チップとの厚さの和のばらつきが
３０μｍ程度までであれば、厚さの差異による印加圧力
の相違を十分に補償できる。また、この厚さのばらつき
は、完全に補償しなくても上述したように４０μｍより
小さくなれば良く、４０μｍ〜７０μｍ程度のばらつき
があったとしても、これを１０μｍ〜４０μｍ程度まで
低減できるので、荷重のばらつきは数％程度から１０％
以下であり、実使用に充分耐え得るものとなる。
【００４７】上記のような構成によれば、複数のＩＧＢ
Ｔチップ１１，１１，…と複数のＦＲＤチップ１２，１
２，…を一括して圧接するので、定格電流を増大させる
際にはＩＧＢＴチップ１１，１１，…とＦＲＤチップ１
２，１２，…の数を増やせば良いので大容量化が容易に
でき、且つ小さいサイズのＩＧＢＴチップ１１，１１，
…とＦＲＤチップ１２，１２，…を多数形成して良品の
みを抽出して用いれば良いので、製造歩留まりの向上に
も寄与できる。
Ｔチップ１１，１１，…と複数のＦＲＤチップ１２，１
２，…を一括して圧接するので、定格電流を増大させる
際にはＩＧＢＴチップ１１，１１，…とＦＲＤチップ１
２，１２，…の数を増やせば良いので大容量化が容易に
でき、且つ小さいサイズのＩＧＢＴチップ１１，１１，
…とＦＲＤチップ１２，１２，…を多数形成して良品の
みを抽出して用いれば良いので、製造歩留まりの向上に
も寄与できる。
【００４８】複数の半導体チップを一括して圧接するマ
ルチチップ型の圧接型半導体装置にあっては、チップを
圧接する際に、必然的に合計の厚さが厚いチップに荷重
が集中し、薄いものは荷重不足となることが考えられ
る。圧接型半導体装置では、その面積に応じて最適な荷
重が存在し、荷重超過になるとチップにかかるストレス
が大きくなり、ＴＦＴ（熱疲労試験）等の信頼性が低下
する。逆に荷重不足では熱抵抗やオン電圧の増大につな
がる。
ルチチップ型の圧接型半導体装置にあっては、チップを
圧接する際に、必然的に合計の厚さが厚いチップに荷重
が集中し、薄いものは荷重不足となることが考えられ
る。圧接型半導体装置では、その面積に応じて最適な荷
重が存在し、荷重超過になるとチップにかかるストレス
が大きくなり、ＴＦＴ（熱疲労試験）等の信頼性が低下
する。逆に荷重不足では熱抵抗やオン電圧の増大につな
がる。
【００４９】しかし、上記実施例では、素子の種類によ
るチップの厚さの相違を熱緩衝板１４−１，１４−１，
…と１４−２，１４−２，…の厚さを変えて補正してい
るので、エミッタ及びコレクタ圧接電極板２７，２８に
圧力を加えた時に、厚さが異なる複数種類の半導体チッ
プ１１，１２に加わる荷重を均一化且つ最適化できる。
この結果、信頼性を向上できるとともに、熱抵抗やオン
電圧の増大を防止できる。
るチップの厚さの相違を熱緩衝板１４−１，１４−１，
…と１４−２，１４−２，…の厚さを変えて補正してい
るので、エミッタ及びコレクタ圧接電極板２７，２８に
圧力を加えた時に、厚さが異なる複数種類の半導体チッ
プ１１，１２に加わる荷重を均一化且つ最適化できる。
この結果、信頼性を向上できるとともに、熱抵抗やオン
電圧の増大を防止できる。
【００５０】また、各チップの厚さを設計上揃えても、
製造工程等によりばらつきが発生するが、上述したよう
に厚さ補正部材２５を設けてこのような製造ばらつきに
起因するチップ毎及び熱緩衝板毎の厚さのばらつきを補
正している。よって、この点からも各チップ１１，１
１，…，１２，１２，…に加わる荷重を均一化且つ最適
化できる。
製造工程等によりばらつきが発生するが、上述したよう
に厚さ補正部材２５を設けてこのような製造ばらつきに
起因するチップ毎及び熱緩衝板毎の厚さのばらつきを補
正している。よって、この点からも各チップ１１，１
１，…，１２，１２，…に加わる荷重を均一化且つ最適
化できる。
【００５１】なお、この発明は上述した実施例に限定さ
れるものではなく、要旨を逸脱しない範囲で種々変形し
て実施可能である。例えば上記実施例では、ＩＧＢＴチ
ップ１１，１１，…とＦＲＤチップ１２，１２，…の厚
さの相違を補正するために異なる厚さの熱緩衝板１４−
１，１４−１，…と１４−２，１４−２，…とを設け、
且つ製造ばらつきによる各チップの厚さと各熱緩衝板の
厚さとの和のばらつきを補正するために厚さ補正部材２
５を設けたが、厚さ補正部材２５は設けず、熱緩衝板１
４−１，１４−１，…と１４−２，１４−２，…の厚さ
を変えるのみでチップの厚さの相違を補正するようにし
ても良い。この場合には、エミッタ圧接電極２７として
各チップ１１，１１，…，１２，１２，…との対向面側
の対応する位置に柱状の突起部を設け、これら突起部を
各熱緩衝板１４−１，１４−１，…，１４−２，１４−
２，…に当接させて圧接する。また、複数種類の半導体
チップの厚さが実質的に等しいとき、あるいは厚さ補正
部材２５で補正可能な場合には、上記熱緩衝板１４−
１，１４−１，…と１４−２，１４−２，…の厚さを等
しくし、厚さ補正部材２５のみで各チップの厚さと各熱
緩衝板の厚さとの和のばらつきを補正しても良い。上記
厚さ補正部材２５としては、フルアニールされた無酸素
銅に限らず他の導電性材料を用いても良く、この部材の
厚さや塑性変形時に印加する圧力も必要に応じて設定す
れば良い。
れるものではなく、要旨を逸脱しない範囲で種々変形し
て実施可能である。例えば上記実施例では、ＩＧＢＴチ
ップ１１，１１，…とＦＲＤチップ１２，１２，…の厚
さの相違を補正するために異なる厚さの熱緩衝板１４−
１，１４−１，…と１４−２，１４−２，…とを設け、
且つ製造ばらつきによる各チップの厚さと各熱緩衝板の
厚さとの和のばらつきを補正するために厚さ補正部材２
５を設けたが、厚さ補正部材２５は設けず、熱緩衝板１
４−１，１４−１，…と１４−２，１４−２，…の厚さ
を変えるのみでチップの厚さの相違を補正するようにし
ても良い。この場合には、エミッタ圧接電極２７として
各チップ１１，１１，…，１２，１２，…との対向面側
の対応する位置に柱状の突起部を設け、これら突起部を
各熱緩衝板１４−１，１４−１，…，１４−２，１４−
２，…に当接させて圧接する。また、複数種類の半導体
チップの厚さが実質的に等しいとき、あるいは厚さ補正
部材２５で補正可能な場合には、上記熱緩衝板１４−
１，１４−１，…と１４−２，１４−２，…の厚さを等
しくし、厚さ補正部材２５のみで各チップの厚さと各熱
緩衝板の厚さとの和のばらつきを補正しても良い。上記
厚さ補正部材２５としては、フルアニールされた無酸素
銅に限らず他の導電性材料を用いても良く、この部材の
厚さや塑性変形時に印加する圧力も必要に応じて設定す
れば良い。
【００５２】また、チップフレーム１３，１３，…、軟
金属箔１６，１６，…は必須のものではなく、必要に応
じて一部を選択的に設けたり、あるいは必ずしも設けな
くてもても良い。
金属箔１６，１６，…は必須のものではなく、必要に応
じて一部を選択的に設けたり、あるいは必ずしも設けな
くてもても良い。
【００５３】更に、上記実施例では圧接型半導体装置の
一例として逆導通圧接型ＩＧＢＴを例に取って説明した
が、他の圧接型半導体装置にも同様に適用可能なのは勿
論でり、２種類の半導体チップを圧接する場合を説明し
たが、３種類以上の半導体チップを圧接する場合にも同
様にしてこの発明を適用できる。
一例として逆導通圧接型ＩＧＢＴを例に取って説明した
が、他の圧接型半導体装置にも同様に適用可能なのは勿
論でり、２種類の半導体チップを圧接する場合を説明し
たが、３種類以上の半導体チップを圧接する場合にも同
様にしてこの発明を適用できる。
【００５４】
【発明の効果】以上説明したように、この発明によれ
ば、大容量化が容易にでき、且つ製造歩留まりの向上に
も寄与できる圧接型半導体装置が得られる。また、複数
の半導体チップを一括して圧接する構造を採用する場合
に、各半導体チップに加わる荷重を均一化且つ最適化で
きる圧接型半導体装置が得られる。
ば、大容量化が容易にでき、且つ製造歩留まりの向上に
も寄与できる圧接型半導体装置が得られる。また、複数
の半導体チップを一括して圧接する構造を採用する場合
に、各半導体チップに加わる荷重を均一化且つ最適化で
きる圧接型半導体装置が得られる。
【００５５】更に、厚さが異なる複数種類の半導体チッ
プを圧接した構造を採用する場合に、各半導体チップに
加わる荷重を均一化且つ最適化できる圧接型半導体装置
が得られる。
プを圧接した構造を採用する場合に、各半導体チップに
加わる荷重を均一化且つ最適化できる圧接型半導体装置
が得られる。
【図１】この発明の実施例に係る圧接型半導体装置の断
面構成図。
面構成図。
【図２】図１における各半導体チップの配置を説明する
ための平面図。
ための平面図。
【図３】厚さのばらつきと荷重ばらつきとの関係を示す
特性図。
特性図。
【図４】厚さ補正部材の歪み率と圧力との関係を示す特
性図。
性図。
１０…外囲器、１１…ＩＧＢＴチップ（第１の半導体チ
ップ）、１２…ＦＲＤチップ（第２の半導体チップ）、
１３…チップフレーム、１４−１，１４−２…熱緩衝板
（第１，第２の熱緩衝板）、１５…円板型熱緩衝板、１
６…軟金属箔、１７−１，１７−２…リングフレーム、
１９…ゲートリード、２０…メタルスリーブ、２３…ゲ
ート圧接電極、２５…厚さ補正部材、２５ａ…柱状の突
起部、２７…エミッタ圧接電極板（第１の圧接電極
板）、２８…コレクタ圧接電極板（第２の圧接電極
板）。
ップ）、１２…ＦＲＤチップ（第２の半導体チップ）、
１３…チップフレーム、１４−１，１４−２…熱緩衝板
（第１，第２の熱緩衝板）、１５…円板型熱緩衝板、１
６…軟金属箔、１７−１，１７−２…リングフレーム、
１９…ゲートリード、２０…メタルスリーブ、２３…ゲ
ート圧接電極、２５…厚さ補正部材、２５ａ…柱状の突
起部、２７…エミッタ圧接電極板（第１の圧接電極
板）、２８…コレクタ圧接電極板（第２の圧接電極
板）。
Claims (17)
- 【請求項１】 同一平面上に配置された異なる厚さを有
する複数の半導体チップと、これら半導体チップの主表
面上にそれぞれ対応して設けられ、各々が上記各半導体
チップの厚さとの和が実質的に等しくなる厚さを有する
複数の熱緩衝板と、上記熱緩衝板上に配置され、上記各
半導体チップとの対向面側に、これら各半導体チップに
対応する柱状の突起部を有する第１の圧接電極板と、上
記複数の半導体チップの裏面側に配置される円板型熱緩
衝板と、上記円板型熱緩衝板の裏面側に配置された第２
の圧接電極板とを具備し、上記第１，第２の圧接電極板
は、上記複数の熱緩衝板、上記複数の半導体チップ、及
び上記円板型熱緩衝板をそれぞれ重ねた状態で一括して
圧接するようにして成り、上記半導体チップの厚さの相
違を、上記熱緩衝板で補正することを特徴とする圧接型
半導体装置。 - 【請求項２】 同一平面上に配置された複数の半導体チ
ップと、これら半導体チップの主表面上にそれぞれ対応
して設けられた複数の熱緩衝板と、上記熱緩衝板上に配
置され、上記各半導体チップとの対向面側に、これら各
半導体チップに対応する柱状の突起部を有する厚さ補正
部材と、上記複数の半導体チップの裏面側に配置される
円板型熱緩衝板と、上記厚さ補正部材、上記複数の熱緩
衝板、上記複数の半導体チップ、及び上記円板型熱緩衝
板をそれぞれ重ねた状態で一括して圧接する第１，第２
の圧接電極板とを具備し、上記厚さ補正部材は、上記第
１，第２の圧接電極板に使用時の圧力よりも高く、且つ
塑性変形が発生する圧力を加えて上記柱状の突起部を変
形させることにより、各熱緩衝板と各半導体チップの厚
さのばらつきを補正するものであることを特徴とする圧
接型半導体装置。 - 【請求項３】 同一平面上に配置された異なる厚さを有
する複数の半導体チップと、これら半導体チップの主表
面上にそれぞれ対応して設けられ、各々が上記各半導体
チップの厚さとの和が実質的に等しくなる厚さを有する
複数の熱緩衝板と、上記熱緩衝板上に配置され、上記各
半導体チップとの対向面側に、これら各半導体チップに
対応する柱状の突起部を有する厚さ補正部材と、上記複
数の半導体チップの裏面側に配置される円板型熱緩衝板
と、上記厚さ補正部材、上記複数の熱緩衝板、上記複数
の半導体チップ、及び上記円板型熱緩衝板をそれぞれ重
ねた状態で一括して圧接する第１，第２の圧接電極板と
を具備し、上記半導体チップの厚さの相違を上記熱緩衝
板で補正し、且つ上記第１，第２の圧接電極板に使用時
の圧力よりも高く、且つ塑性変形が発生する圧力を加え
て上記厚さ補正部材の柱状の突起部を変形させることに
より、各熱緩衝板と各半導体チップの厚さのばらつきを
補正することを特徴とする圧接型半導体装置。 - 【請求項４】 前記各半導体チップの厚さと前記複数の
熱緩衝板の厚さの和の相違は４０μｍより小さいことを
特徴とする請求項１に記載の圧接型半導体装置。 - 【請求項５】 前記厚さ補正部材は銅からなり、上記各
半導体チップの厚さと上記複数の熱緩衝板の厚さの和の
ばらつきは４０μｍより小さいことを特徴とする請求項
２または３に記載の圧接型半導体装置。 - 【請求項６】 前記各熱緩衝板と前記各半導体チップの
主表面との間にそれぞれ介在される軟金属箔を更に具備
することを特徴とする請求項１ないし５いずれか１つの
項に記載の圧接型半導体装置。 - 【請求項７】 前記複数の半導体チップの主表面と前記
厚さ補正部材との間に介在され、前記各半導体チップの
水平方向の位置出し及び固定を行う枠状のチップフレー
ムを更に具備し、前記各熱緩衝板はそれぞれ上記各チッ
プフレーム内を通して前記各半導体チップの主表面に当
接することを特徴とする請求項１ないし６いずれか１つ
の項に記載の圧接型半導体装置。 - 【請求項８】 前記複数の半導体チップは、複数のＩＧ
ＢＴチップと複数のＦＲＤチップとを含み、上記各ＦＲ
Ｄチップは上記各ＩＧＢＴチップと通電方向を逆にして
それぞれ並列接続されることを特徴とする請求項１ない
し７いずれか１つの項に記載の圧接型半導体装置。 - 【請求項９】 同一平面上に配置された複数の第１半導
体チップと、これら第１半導体チップと同一平面上に配
置され、上記第１半導体チップと異なる厚さを有する複
数の第２半導体チップと、上記第１半導体チップの主表
面上にそれぞれ対応して設けられた複数の第１熱緩衝板
と、上記第２半導体チップの主表面上にそれぞれ対応し
て設けられ、上記第２半導体チップの厚さとの和を、上
記第１半導体チップの厚さと上記第１熱緩衝板の厚さと
の和と実質的に等しくする厚さを有する複数の第２熱緩
衝板と、上記第１，第２の熱緩衝板上に配置され、上記
第１，第２の半導体チップとの対向面側に、これら第
１，第２半導体チップに対応する柱状の突起部を有する
第１の圧接電極板と、上記第１，第２の半導体チップの
裏面側に配置される円板型熱緩衝板と、上記円板型熱緩
衝板の裏面側に配置された第２の圧接電極板とを具備
し、上記第１，第２の圧接電極板は、上記第１，第２の
熱緩衝板、上記第１，第２の半導体チップ、及び上記円
板型熱緩衝板をそれぞれ重ねた状態で一括して圧接する
ようにして成り、上記第１の半導体チップと上記第２の
半導体チップとの厚さの相違を、上記第１，第２の熱緩
衝板で補正することを特徴とする圧接型半導体装置。 - 【請求項１０】 同一平面上に配置された複数の第１半
導体チップと、これら第１半導体チップと同一平面上に
配置され、上記第１半導体チップと異なる厚さを有する
複数の第２半導体チップと、上記第１半導体チップの主
表面上にそれぞれ対応して設けられた複数の第１熱緩衝
板と、上記第２半導体チップの主表面上にそれぞれ対応
して設けられた複数の第２熱緩衝板と、上記第１，第２
熱緩衝板上に配置され、上記第１，第２半導体チップと
の対向面側に、これら第１，第２半導体チップに対応す
る柱状の突起部を有する厚さ補正部材と、上記第１，第
２半導体チップの裏面側に配置される円板型熱緩衝板
と、上記厚さ補正部材、上記第１，第２熱緩衝板、上記
第１，第２半導体チップ、及び上記円板型熱緩衝板をそ
れぞれ重ねた状態で一括して圧接する第１，第２の圧接
電極板とを具備し、上記厚さ補正部材は、上記第１，第
２の圧接電極板に使用時の圧力よりも高く、且つ塑性変
形が発生する圧力を加えて上記柱状の突起部を変形させ
ることにより、第１，第２熱緩衝板と第１，第２半導体
チップの厚さの和のばらつきを補正するものであること
を特徴とする圧接型半導体装置。 - 【請求項１１】 同一平面上に配置された複数の第１半
導体チップと、これら第１半導体チップと同一平面上に
配置され、上記第１半導体チップと異なる厚さを有する
複数の第２半導体チップと、上記第１半導体チップの主
表面上にそれぞれ対応して設けられた複数の第１熱緩衝
板と、上記第２半導体チップの主表面上にそれぞれ対応
して設けられ、上記第２半導体チップの厚さとの和を、
上記第１半導体チップの厚さと上記第１熱緩衝板の厚さ
との和と実質的に等しくする厚さを有する複数の第２熱
緩衝板と、上記第１，第２熱緩衝板上に配置され、上記
第１，第２半導体チップとの対向面側に、これら第１，
第２半導体チップに対応する柱状の突起部を有する厚さ
補正部材と、上記第１，第２半導体チップの裏面側に配
置される円板型熱緩衝板と、上記厚さ補正部材、上記第
１，第２熱緩衝板、上記第１，第２半導体チップ、及び
上記円板型熱緩衝板をそれぞれ重ねた状態で一括して圧
接する第１，第２の圧接電極板とを具備し、上記第１半
導体チップの厚さと上記第２半導体チップの厚さとの相
違を上記第１，第２の熱緩衝板で補正し、且つ上記第
１，第２の圧接電極板に使用時の圧力よりも高く、且つ
塑性変形が発生する圧力を加えて上記厚さ補正部材の柱
状の突起部を変形させることにより、第１，第２熱緩衝
板と第１，第２半導体チップの厚さの和のばらつきを補
正することを特徴とする圧接型半導体装置。 - 【請求項１２】 前記第１半導体チップの厚さと前記第
１熱緩衝板の厚さとの和と、前記第２半導体チップの厚
さと前記第２熱緩衝板の厚さとの和との相違は、４０μ
ｍより小さいことを特徴とする請求項９に記載の圧接型
半導体装置。 - 【請求項１３】 前記厚さ補正部材は銅からなり、前記
第１半導体チップの厚さと前記第１熱緩衝板の厚さとの
和と、前記第２半導体チップの厚さと前記第２熱緩衝板
の厚さとの和とのばらつきは、４０μｍより小さいこと
を特徴とする請求項１０または１１に記載の圧接型半導
体装置。 - 【請求項１４】 前記第１，第２熱緩衝板と前記第１，
第２半導体チップの主表面との間にそれぞれ介在される
軟金属箔を更に具備することを特徴とする請求項９ない
し１３いずれか１つの項に記載の圧接型半導体装置。 - 【請求項１５】 前記第１，第２半導体チップの主表面
と前記第１の圧接電極板との間に介在され、前記第１，
第２半導体チップの水平方向の位置出し及び固定を行う
枠状のチップフレームを更に具備し、前記第１，第２熱
緩衝板はそれぞれ上記各チップフレーム内を通して前記
第１，第２半導体チップの主表面に当接することを特徴
とする請求項９，１２，１４いずれか１つの項に記載の
圧接型半導体装置。 - 【請求項１６】 前記第１，第２半導体チップの主表面
と前記厚さ補正部材との間に介在され、前記第１，第２
半導体チップの水平方向の位置出し及び固定を行う枠状
のチップフレームを更に具備し、前記第１，第２熱緩衝
板はそれぞれ上記各チップフレーム内を通して前記第
１，第２半導体チップの主表面に当接することを特徴と
する請求項１０，１１，１３，１４いずれか１つの項に
記載の圧接型半導体装置。 - 【請求項１７】 前記第１半導体チップはＩＧＢＴチッ
プであり、前記第２半導体チップはＦＲＤチップであ
り、上記各ＦＲＤチップは上記各ＩＧＢＴチップと通電
方向を逆にしてそれぞれ並列接続されることを特徴とす
る請求項９ないし１６いずれか１つの項に記載の圧接型
半導体装置。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0923127A2 (en) * | 1997-12-08 | 1999-06-16 | Westcode Semiconductors Limited | Encapsulating semiconductor chips |
| JPWO2013008424A1 (ja) * | 2011-07-11 | 2015-02-23 | 三菱電機株式会社 | 電力用半導体モジュール |
| CN111211168A (zh) * | 2020-01-13 | 2020-05-29 | 上海擎茂微电子科技有限公司 | 一种rc-igbt芯片及其制造方法 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100214560B1 (ko) * | 1997-03-05 | 1999-08-02 | 구본준 | 반도체 멀티칩 모듈 |
| JP3480811B2 (ja) | 1997-07-15 | 2003-12-22 | 株式会社東芝 | 電圧駆動型電力用半導体装置 |
| CN1236982A (zh) * | 1998-01-22 | 1999-12-01 | 株式会社日立制作所 | 压力接触型半导体器件及其转换器 |
| JP2930074B1 (ja) * | 1998-06-02 | 1999-08-03 | 富士電機株式会社 | 半導体装置 |
| DE19843309A1 (de) * | 1998-09-22 | 2000-03-23 | Asea Brown Boveri | Kurzschlussfestes IGBT Modul |
| EP1168446A3 (en) * | 2000-06-23 | 2008-01-23 | Westcode Semiconductors Limited | Housing semiconductor chips |
| JP4125908B2 (ja) * | 2002-03-28 | 2008-07-30 | 三菱電機株式会社 | 半導体装置 |
| JP2004023083A (ja) * | 2002-06-20 | 2004-01-22 | Toshiba Corp | 圧接型半導体装置 |
| JP4157001B2 (ja) * | 2003-08-28 | 2008-09-24 | 株式会社東芝 | マルチチップ圧接型半導体装置 |
| GB2425883B (en) * | 2004-06-09 | 2009-04-22 | Areva T & D Uk Ltd | Semiconductor device capsule |
| DE102004058946B4 (de) * | 2004-12-08 | 2009-06-18 | Semikron Elektronik Gmbh & Co. Kg | Leistungshalbleitermodul mit Hilfsanschluss |
| JP5115594B2 (ja) * | 2010-06-23 | 2013-01-09 | 株式会社デンソー | 半導体モジュール |
| JP5338980B2 (ja) | 2011-09-13 | 2013-11-13 | トヨタ自動車株式会社 | 半導体モジュール |
| WO2013054416A1 (ja) * | 2011-10-13 | 2013-04-18 | トヨタ自動車株式会社 | 半導体モジュール |
| WO2013061392A1 (ja) | 2011-10-24 | 2013-05-02 | トヨタ自動車株式会社 | 半導体モジュール |
| CN104282689B (zh) * | 2013-07-05 | 2017-02-15 | 上海华虹宏力半导体制造有限公司 | 嵌入frd的igbt器件及制造方法 |
| US9177943B2 (en) * | 2013-10-15 | 2015-11-03 | Ixys Corporation | Power device cassette with auxiliary emitter contact |
| DE102014102493A1 (de) * | 2014-02-26 | 2015-08-27 | Infineon Technologies Bipolar Gmbh & Co. Kg | Verbesserte Scheibenzelle für mehrere druckkontaktierte Halbleiterbauelemente |
| DE102014104718B3 (de) * | 2014-04-03 | 2015-08-20 | Infineon Technologies Ag | Halbleiterbaugruppe mit Chiparrays |
| DE102014222189B4 (de) * | 2014-10-30 | 2022-06-30 | Infineon Technologies Ag | Halbleiterbaugruppe und Leistungshalbleitermodul |
| CN108122895B (zh) * | 2015-03-27 | 2021-07-27 | 英飞凌科技股份有限公司 | 具有芯片阵列的半导体组件 |
| DE102015109710B4 (de) * | 2015-06-17 | 2019-10-31 | Avl Software And Functions Gmbh | Design einer Leistungszelle |
| EP3472860B1 (en) * | 2016-06-20 | 2022-08-17 | Zhuzhou CRRC Times Electric Co. Ltd | A semiconductor device sub-assembly |
| EP3821463A1 (en) | 2018-07-11 | 2021-05-19 | Dynex Semiconductor Limited | Semiconductor device sub-assembly |
| CN109449135B (zh) * | 2018-09-29 | 2020-09-29 | 全球能源互联网研究院有限公司 | 半导体功率器件的封装结构及封装结构的电极 |
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081914B2 (ja) * | 1987-03-31 | 1996-01-10 | 株式会社東芝 | 圧接型半導体装置 |
| JPH0693468B2 (ja) * | 1988-08-09 | 1994-11-16 | 株式会社東芝 | 圧接平型半導体装置 |
| JP2739970B2 (ja) * | 1988-10-19 | 1998-04-15 | 株式会社東芝 | 圧接型半導体装置 |
| JP2755761B2 (ja) * | 1990-01-26 | 1998-05-25 | 株式会社東芝 | 半導体装置 |
| JP3137375B2 (ja) * | 1990-09-20 | 2001-02-19 | 株式会社東芝 | 圧接型半導体装置 |
| JP3074736B2 (ja) * | 1990-12-28 | 2000-08-07 | 富士電機株式会社 | 半導体装置 |
| EP0499707B1 (de) * | 1991-02-22 | 1996-04-03 | Asea Brown Boveri Ag | Abschaltbares Hochleistungs-Halbleiterbauelement |
| EP0514615B1 (en) * | 1991-05-23 | 1995-05-03 | STMicroelectronics S.r.l. | Electronic power device realized by a series of elementary semi-conductor components connected in parallel and related manufacturing process |
| JPH05152574A (ja) * | 1991-11-29 | 1993-06-18 | Fuji Electric Co Ltd | 半導体装置 |
| DE59304797D1 (de) * | 1992-08-26 | 1997-01-30 | Eupec Gmbh & Co Kg | Leistungshalbleiter-Modul |
-
1995
- 1995-06-20 JP JP15338495A patent/JP3588503B2/ja not_active Expired - Lifetime
-
1996
- 1996-06-19 US US08/665,980 patent/US5866944A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0923127A2 (en) * | 1997-12-08 | 1999-06-16 | Westcode Semiconductors Limited | Encapsulating semiconductor chips |
| EP0923127A3 (en) * | 1997-12-08 | 1999-10-06 | Westcode Semiconductors Limited | Encapsulating semiconductor chips |
| JPWO2013008424A1 (ja) * | 2011-07-11 | 2015-02-23 | 三菱電機株式会社 | 電力用半導体モジュール |
| CN111211168A (zh) * | 2020-01-13 | 2020-05-29 | 上海擎茂微电子科技有限公司 | 一种rc-igbt芯片及其制造方法 |
| CN111211168B (zh) * | 2020-01-13 | 2022-06-10 | 上海擎茂微电子科技有限公司 | 一种rc-igbt芯片及其制造方法 |
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