JPH09180443A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH09180443A JPH09180443A JP7337279A JP33727995A JPH09180443A JP H09180443 A JPH09180443 A JP H09180443A JP 7337279 A JP7337279 A JP 7337279A JP 33727995 A JP33727995 A JP 33727995A JP H09180443 A JPH09180443 A JP H09180443A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】カラムアドレスのアドレッシング回路を簡易
化、高速化することにより、所定カラム分のアクセスを
高速に行う半導体メモリ回路を提供する。 【解決手段】ＤＲＡＭのメモリ回路で、カラムアドレス
バッファ106 の前段のカラムアドレッシング回路109 に
おいて通常カウンタで構成されるカラムアドレッシング
回路109 内の一部がシフトレジスタＳＲＧで構成されて
おり、所定カラム分のアクセスのための所定カラム分の
アドレス信号のラップを複数種実現することを特徴とし
ている。
化、高速化することにより、所定カラム分のアクセスを
高速に行う半導体メモリ回路を提供する。 【解決手段】ＤＲＡＭのメモリ回路で、カラムアドレス
バッファ106 の前段のカラムアドレッシング回路109 に
おいて通常カウンタで構成されるカラムアドレッシング
回路109 内の一部がシフトレジスタＳＲＧで構成されて
おり、所定カラム分のアクセスのための所定カラム分の
アドレス信号のラップを複数種実現することを特徴とし
ている。
Description
【０００１】
【発明の属する技術分野】この発明は特にメモリアクセ
スに関しクロックに同期してアドレス信号がラップし所
定カラム分のアクセスを行うアドレッシング系を有する
半導体メモリ回路に関する。
スに関しクロックに同期してアドレス信号がラップし所
定カラム分のアクセスを行うアドレッシング系を有する
半導体メモリ回路に関する。
【０００２】
【従来の技術】シンクロナスＤＲＡＭはメモリセルアレ
イに対する書き込み／読み出しのデータをクロックに同
期してバーストアクセスすることが知られている。シン
クロナスＤＲＡＭではバースト動作を行うため、カウン
タ構成のアドレッシング回路が備えられている。
イに対する書き込み／読み出しのデータをクロックに同
期してバーストアクセスすることが知られている。シン
クロナスＤＲＡＭではバースト動作を行うため、カウン
タ構成のアドレッシング回路が備えられている。
【０００３】図６はカウンタを用いた従来のアドレッシ
ング回路の要部（バーストアクセスに関する一部のアド
レッシング回路）を示す回路図であり、図７はその動作
波形図である。シンクロナスＤＲＡＭでバースト動作を
開始するためには、ライト／リード（Write/Read）コマ
ンド信号と同時に先頭カラムアドレス信号（タップアド
レス信号：A0EXT ，A1EXT ）を入力する。
ング回路の要部（バーストアクセスに関する一部のアド
レッシング回路）を示す回路図であり、図７はその動作
波形図である。シンクロナスＤＲＡＭでバースト動作を
開始するためには、ライト／リード（Write/Read）コマ
ンド信号と同時に先頭カラムアドレス信号（タップアド
レス信号：A0EXT ，A1EXT ）を入力する。
【０００４】図６において、信号A0INはタップアドレス
信号A0EXT に対応する内部アドレス信号、信号A1INはタ
ップアドレス信号A1EXT に対応する内部アドレス信号で
ある。クロックドインバータ111 ，112 は、Write/Read
コマンド信号を受けた次の外部クロック信号CLK の立下
がりで立ち上がり、立上がりで立ち下がる信号CLKTでア
クティブになる。クロックドインバータ131 ，132 は、
クロック信号CLK の“Ｈ”レベルでアクティブになる。
クロックドインバータ121 ，122 は、クロック信号BCLK
（CLK の反転信号）の“Ｈ”レベルでアクティブにな
る。なお、このクロックドインバータ121 ，122 は信号
CLKTのパルスが入力されたときには信号BCLKによらず非
動作状態になるように内部で制御されるよう構成されて
いる。
信号A0EXT に対応する内部アドレス信号、信号A1INはタ
ップアドレス信号A1EXT に対応する内部アドレス信号で
ある。クロックドインバータ111 ，112 は、Write/Read
コマンド信号を受けた次の外部クロック信号CLK の立下
がりで立ち上がり、立上がりで立ち下がる信号CLKTでア
クティブになる。クロックドインバータ131 ，132 は、
クロック信号CLK の“Ｈ”レベルでアクティブになる。
クロックドインバータ121 ，122 は、クロック信号BCLK
（CLK の反転信号）の“Ｈ”レベルでアクティブにな
る。なお、このクロックドインバータ121 ，122 は信号
CLKTのパルスが入力されたときには信号BCLKによらず非
動作状態になるように内部で制御されるよう構成されて
いる。
【０００５】クロックドインバータ131 の出力であるア
ドレッシング用の信号Ａ0 はインバータ141 の入力に接
続されると共にＥＸＯＲゲート142 の一方入力に接続さ
れる。インバータ141 の出力（ノードＮ11）はクロック
ドインバータ121 の入力に接続され、このインバータ12
1 の出力はクロックドインバータ131 の入力（ノードＮ
12）に接続される。信号A0INを入力するクロックドイン
バータ111 の出力はノードＮ12に接続される。
ドレッシング用の信号Ａ0 はインバータ141 の入力に接
続されると共にＥＸＯＲゲート142 の一方入力に接続さ
れる。インバータ141 の出力（ノードＮ11）はクロック
ドインバータ121 の入力に接続され、このインバータ12
1 の出力はクロックドインバータ131 の入力（ノードＮ
12）に接続される。信号A0INを入力するクロックドイン
バータ111 の出力はノードＮ12に接続される。
【０００６】クロックドインバータ132 の出力であるア
ドレッシング用の信号Ａ1 はＥＸＯＲゲート142 の他方
入力に接続される。ＥＸＯＲゲート142 の出力（ノード
Ｎ13）はクロックドインバータ122 の入力に接続され、
このインバータ122 の出力はインバータ132 の入力（ノ
ードＮ14）に接続される。信号A1INを入力するクロック
ドインバータ112 の出力はノードＮ14に接続される。
ドレッシング用の信号Ａ1 はＥＸＯＲゲート142 の他方
入力に接続される。ＥＸＯＲゲート142 の出力（ノード
Ｎ13）はクロックドインバータ122 の入力に接続され、
このインバータ122 の出力はインバータ132 の入力（ノ
ードＮ14）に接続される。信号A1INを入力するクロック
ドインバータ112 の出力はノードＮ14に接続される。
【０００７】上記アドレッシング用の信号Ａ0 ，Ａ1
と、それぞれインバータ143 ，144 を介したＡ0 ，Ａ1
の反転信号との各４つの組み合せ信号は各ＮＯＲゲート
145 〜148 を介してカラムドライブ信号CDRV0 〜CDRV3
として出力され、対応するカラム選択線を駆動すること
になる。
と、それぞれインバータ143 ，144 を介したＡ0 ，Ａ1
の反転信号との各４つの組み合せ信号は各ＮＯＲゲート
145 〜148 を介してカラムドライブ信号CDRV0 〜CDRV3
として出力され、対応するカラム選択線を駆動すること
になる。
【０００８】図７を参照して図６の回路動作を説明す
る。Write/Readコマンド信号と同時にタップアドレス信
号A0EXT ，A1EXT が入力されると、信号CLKTによりクロ
ックドインバータ111 ，112 がアクティブ、クロックド
インバータ121 ，122 が非動作状態となり、タップアド
レス信号A0EXT 、A1EXT に対応して生成された内部アド
レス信号A0IN，A1INに従って、ノードＮ12，Ｎ14に初期
値がセットされる。次に、最初のクロックCLK でクロッ
クドインバータ131 ，132 がアクティブになって信号Ａ
0 ，Ａ1 が出力され、対応するカラムドライブ信号CDRV
0 〜CDRV3 にパルスを発生させる。その後、クロックCL
K 毎にアドレッシング用の信号Ａ0 ，Ａ1はカウントア
ップされる。
る。Write/Readコマンド信号と同時にタップアドレス信
号A0EXT ，A1EXT が入力されると、信号CLKTによりクロ
ックドインバータ111 ，112 がアクティブ、クロックド
インバータ121 ，122 が非動作状態となり、タップアド
レス信号A0EXT 、A1EXT に対応して生成された内部アド
レス信号A0IN，A1INに従って、ノードＮ12，Ｎ14に初期
値がセットされる。次に、最初のクロックCLK でクロッ
クドインバータ131 ，132 がアクティブになって信号Ａ
0 ，Ａ1 が出力され、対応するカラムドライブ信号CDRV
0 〜CDRV3 にパルスを発生させる。その後、クロックCL
K 毎にアドレッシング用の信号Ａ0 ，Ａ1はカウントア
ップされる。
【０００９】シンクロナスＤＲＡＭにおいては所定カラ
ム分のアドレッシングは、例えば、図１０に示すように
行われる。カラムアドレスは例えば“２−３−４−５”
とは桁上げされず、“２−３−０−１”とラップされ
る。また、アドレス選択モードとして、シーケンシャル
・モードの他にインタリーブ・モードを有する。
ム分のアドレッシングは、例えば、図１０に示すように
行われる。カラムアドレスは例えば“２−３−４−５”
とは桁上げされず、“２−３−０−１”とラップされ
る。また、アドレス選択モードとして、シーケンシャル
・モードの他にインタリーブ・モードを有する。
【００１０】インタリーブ・モードにおいてA0IN＝１の
ときにアドレスがディクリメントすることを考慮に入れ
ると、シンクロナスＤＲＡＭにおいてカウンタを用いた
アドレッシング回路は図８のような構成になる。前記図
６におけるＮＯＲゲート145〜148 の出力が各々信号INT
O，BINTO で制御されるトランスファゲート（451 ，461
，471 ，481 ）、信号INTO1 ，BINTO1で制御されるト
ランスファゲート（452 ，462 ，472 ，482 ）、信号IN
TO3 ，BINTO3で制御されるトランスファゲート（453 ，
463 ，473 ，483 ）を介して所定のカラムドライブ信号
CDRV0 〜CDRV3に繋がるようになっている。各トランス
ファゲートの各信号対の先頭のB は反転信号を意味す
る。各トランスファゲートは制御信号INTO（INTO1 また
はINTO3 ）が“Ｈ”レベル（BINTO （BINTO1またはBINT
O3）が“Ｌ”レベル）で導通し、その逆の信号関係で非
導通となる。
ときにアドレスがディクリメントすることを考慮に入れ
ると、シンクロナスＤＲＡＭにおいてカウンタを用いた
アドレッシング回路は図８のような構成になる。前記図
６におけるＮＯＲゲート145〜148 の出力が各々信号INT
O，BINTO で制御されるトランスファゲート（451 ，461
，471 ，481 ）、信号INTO1 ，BINTO1で制御されるト
ランスファゲート（452 ，462 ，472 ，482 ）、信号IN
TO3 ，BINTO3で制御されるトランスファゲート（453 ，
463 ，473 ，483 ）を介して所定のカラムドライブ信号
CDRV0 〜CDRV3に繋がるようになっている。各トランス
ファゲートの各信号対の先頭のB は反転信号を意味す
る。各トランスファゲートは制御信号INTO（INTO1 また
はINTO3 ）が“Ｈ”レベル（BINTO （BINTO1またはBINT
O3）が“Ｌ”レベル）で導通し、その逆の信号関係で非
導通となる。
【００１１】図９は図８のインタリーブモードを説明す
るための動作波形図である。カウンタでカウントアップ
後、アドレッシングモードとタップアドレスに応じてカ
ラムドライブ信号CDRV0 〜CDRV3 としてのデータパス、
つまり、上記各トランスファゲートに対する制御信号
（INTO，INTO1 ，INTO3 ）が切り替えられる。
るための動作波形図である。カウンタでカウントアップ
後、アドレッシングモードとタップアドレスに応じてカ
ラムドライブ信号CDRV0 〜CDRV3 としてのデータパス、
つまり、上記各トランスファゲートに対する制御信号
（INTO，INTO1 ，INTO3 ）が切り替えられる。
【００１２】インタリーブモードにおいて、A0IN＝１の
とき、INTO制御のトランスファゲート451 ，461 ，471
，481 はオフし、このとき、A1IN＝０であれば、INTO1
制御のトランスファゲート452 ，462 ，472 ，482 が
オン、各カラムドライブ信号の“Ｈ”レベルのパルス発
生順序がCDRV1 →0 →3 →2 となり、A1IN＝１であれ
ば、INTO3 制御のトランスファゲート452 ，462 ，472
，482 がオン、各カラムドライブ信号のパルス発生順
序がCDRV3 →2 →1 →0 となる。それ以外の場合では、
INTO制御のトランスファゲート451 ，461 ，471 ，481
がオンし、図６の場合と同じアドレッシングになる。
とき、INTO制御のトランスファゲート451 ，461 ，471
，481 はオフし、このとき、A1IN＝０であれば、INTO1
制御のトランスファゲート452 ，462 ，472 ，482 が
オン、各カラムドライブ信号の“Ｈ”レベルのパルス発
生順序がCDRV1 →0 →3 →2 となり、A1IN＝１であれ
ば、INTO3 制御のトランスファゲート452 ，462 ，472
，482 がオン、各カラムドライブ信号のパルス発生順
序がCDRV3 →2 →1 →0 となる。それ以外の場合では、
INTO制御のトランスファゲート451 ，461 ，471 ，481
がオンし、図６の場合と同じアドレッシングになる。
【００１３】上記構成ではアドレス信号のカウントアッ
プ後に、そのアドレス信号に対応する各カラムドライブ
信号CDRV0 〜3 を発生させるため、次のような問題があ
る。第１に、制御信号が多く回路が複雑になる。第２
に、クロック信号CLK からカラムドライブ信号CDRV0 〜
3 までの遅延時間が大きい。第３に、アドレッシング用
の信号Ａ0 ，Ａ1 を通常のバイナリ・カウンタ回路で構
成しているため、上位ビットへの桁上げが自動的に行わ
れ、シンクロナスＤＲＡＭのようにアドレス信号をラッ
プする系では、桁上げを行わないための回路がさらに必
要になるという問題点がある。
プ後に、そのアドレス信号に対応する各カラムドライブ
信号CDRV0 〜3 を発生させるため、次のような問題があ
る。第１に、制御信号が多く回路が複雑になる。第２
に、クロック信号CLK からカラムドライブ信号CDRV0 〜
3 までの遅延時間が大きい。第３に、アドレッシング用
の信号Ａ0 ，Ａ1 を通常のバイナリ・カウンタ回路で構
成しているため、上位ビットへの桁上げが自動的に行わ
れ、シンクロナスＤＲＡＭのようにアドレス信号をラッ
プする系では、桁上げを行わないための回路がさらに必
要になるという問題点がある。
【００１４】
【発明が解決しようとする課題】このように、従来では
バイナリ・カウンタ回路でアドレス信号のカウントアッ
プをした後で、対応する各カラムドライブ信号CDRV0 〜
3 を発生させるための回路を動作させる構成であったた
め、制御信号も多く複雑で遅延時間の大きい回路構成に
ならざるを得ないという欠点がある。
バイナリ・カウンタ回路でアドレス信号のカウントアッ
プをした後で、対応する各カラムドライブ信号CDRV0 〜
3 を発生させるための回路を動作させる構成であったた
め、制御信号も多く複雑で遅延時間の大きい回路構成に
ならざるを得ないという欠点がある。
【００１５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、カラムアドレスのアド
レッシング回路を簡易化、高速化することにより、所定
カラム分のアクセスを高速に行うことのできる半導体メ
モリ回路を提供することにある。
されたものであり、その目的は、カラムアドレスのアド
レッシング回路を簡易化、高速化することにより、所定
カラム分のアクセスを高速に行うことのできる半導体メ
モリ回路を提供することにある。
【００１６】
【課題を解決するための手段】この発明は、１種類以上
のアドレス選択モードを有し、このアドレス選択モード
に従って、所定カラム分のアクセスを行う半導体メモリ
回路において、複数のメモリセルが配置されたメモリセ
ルアレイと、前記メモリセルアレイに対し外部からのク
ロック信号に同期した前記所定カラム分のアクセスのた
めの先頭のアドレスに対応するアドレス信号を確定させ
る手段と、前記クロック信号に同期して前記アドレスか
ら前記アドレス選択モードに応じた前記所定カラム分の
アクセスを行うためのシフトレジスタを含む内部アドレ
ス信号発生手段とを具備したことを特徴とする。
のアドレス選択モードを有し、このアドレス選択モード
に従って、所定カラム分のアクセスを行う半導体メモリ
回路において、複数のメモリセルが配置されたメモリセ
ルアレイと、前記メモリセルアレイに対し外部からのク
ロック信号に同期した前記所定カラム分のアクセスのた
めの先頭のアドレスに対応するアドレス信号を確定させ
る手段と、前記クロック信号に同期して前記アドレスか
ら前記アドレス選択モードに応じた前記所定カラム分の
アクセスを行うためのシフトレジスタを含む内部アドレ
ス信号発生手段とを具備したことを特徴とする。
【００１７】この発明では、シフトレジスタ構成によ
り、アクセスのための先頭のアドレスに対応するアドレ
ス信号のラップを遅延の少ない簡素化した回路で実現す
る。また、順逆どちらの方向でもシフト可能な応用的構
成をも簡単に構成でき、アドレス選択モードに応じたア
ドレス信号のラップ設定に寄与する。
り、アクセスのための先頭のアドレスに対応するアドレ
ス信号のラップを遅延の少ない簡素化した回路で実現す
る。また、順逆どちらの方向でもシフト可能な応用的構
成をも簡単に構成でき、アドレス選択モードに応じたア
ドレス信号のラップ設定に寄与する。
【００１８】
【発明の実施の形態】図１はこの発明の実施形態に係る
ＤＲＡＭ（ダイナミックＲＡＭ）の要部の構成を示すブ
ロック図である。メモリセルアレイ101 はデータを記憶
する複数のメモリセルが配列されて構成される。ロウデ
コーダ102 、センスアンプ103 、カラムデコーダ104
は、／ＲＡＳ（ＲＡＳの立下がり信号）及び／ＣＡＳ
（ＣＡＳの立下がり信号）がそれぞれ入力されるロウア
ドレスバッファ105 及びカラムアドレスバッファ106 か
らのアドレス信号によりメモリセルのデータの読み出し
や書き込み、その他リフレッシュに等に用いられるメモ
リコア部である。コントロール回路107 は、ライトイネ
ーブル信号の／ＷＥ、アウトプットイネーブル信号の／
ＯＥ、ライト／リード（Write/Read）コマンド信号Ｗ／
Ｒ等を入力し、データ入出力に関わるＩ／Ｏ回路108 を
制御する。カラムアドレッシング回路109 はカラムアド
レスバッファ106 の前段に設けられ、外部からのアドレ
ス信号及びWrite/Readコマンド信号を入力する。
ＤＲＡＭ（ダイナミックＲＡＭ）の要部の構成を示すブ
ロック図である。メモリセルアレイ101 はデータを記憶
する複数のメモリセルが配列されて構成される。ロウデ
コーダ102 、センスアンプ103 、カラムデコーダ104
は、／ＲＡＳ（ＲＡＳの立下がり信号）及び／ＣＡＳ
（ＣＡＳの立下がり信号）がそれぞれ入力されるロウア
ドレスバッファ105 及びカラムアドレスバッファ106 か
らのアドレス信号によりメモリセルのデータの読み出し
や書き込み、その他リフレッシュに等に用いられるメモ
リコア部である。コントロール回路107 は、ライトイネ
ーブル信号の／ＷＥ、アウトプットイネーブル信号の／
ＯＥ、ライト／リード（Write/Read）コマンド信号Ｗ／
Ｒ等を入力し、データ入出力に関わるＩ／Ｏ回路108 を
制御する。カラムアドレッシング回路109 はカラムアド
レスバッファ106 の前段に設けられ、外部からのアドレ
ス信号及びWrite/Readコマンド信号を入力する。
【００１９】上記構成はカラムアドレッシング回路109
において所定カラム分のアドレス信号のラップを実現す
る構成に特徴がある。すなわち、通常カウンタで構成さ
れるカラムアドレッシング回路109 内の一部がシフトレ
ジスタＳＲＧで構成されており、これがアドレス信号の
ラップを行う上で非常に便利な回路構成となる。シフト
レジスタＳＲＧはカラムアドレッシング回路109 に供給
されるWrite/Readコマンド信号及びアドレス信号の一部
であるタップアドレス信号A0EXT ，A1EXT を受けてアド
レス信号のラップ系を制御する。
において所定カラム分のアドレス信号のラップを実現す
る構成に特徴がある。すなわち、通常カウンタで構成さ
れるカラムアドレッシング回路109 内の一部がシフトレ
ジスタＳＲＧで構成されており、これがアドレス信号の
ラップを行う上で非常に便利な回路構成となる。シフト
レジスタＳＲＧはカラムアドレッシング回路109 に供給
されるWrite/Readコマンド信号及びアドレス信号の一部
であるタップアドレス信号A0EXT ，A1EXT を受けてアド
レス信号のラップ系を制御する。
【００２０】図２は図１のアドレッシング回路109 中の
シフトレジスタＳＲＧに適用される基本的な回路図であ
り、図３はその動作波形図である。図２において、信号
A0INはタップアドレス信号A0EXT に対応する内部アドレ
ス信号、信号A1INはタップアドレス信号A1EXT に対応す
る内部アドレス信号である。クロックドインバータ11〜
14は、Write/Readコマンド信号を受けた次のクロック信
号の立下がりで立ち上がり、立上がりで立ち下がる信号
CLKTでアクティブになる。クロックドインバータ21〜24
は、外部のクロック信号CLK でアクティブになる。クロ
ックドインバータ31〜34は、外部のクロック信号BCLK
（CLK の反転信号）でアクティブになる。なお、このク
ロックドインバータ31〜34は信号CLKTのパルスが入力さ
れたときには信号BCLKによらず非動作状態になるように
内部で制御されるよう構成されている。これらクロック
ドインバータは31，21，32，22，33，23，34，24の順に
直列に接続され、クロックドインバータ24の出力が31の
入力と接続される。
シフトレジスタＳＲＧに適用される基本的な回路図であ
り、図３はその動作波形図である。図２において、信号
A0INはタップアドレス信号A0EXT に対応する内部アドレ
ス信号、信号A1INはタップアドレス信号A1EXT に対応す
る内部アドレス信号である。クロックドインバータ11〜
14は、Write/Readコマンド信号を受けた次のクロック信
号の立下がりで立ち上がり、立上がりで立ち下がる信号
CLKTでアクティブになる。クロックドインバータ21〜24
は、外部のクロック信号CLK でアクティブになる。クロ
ックドインバータ31〜34は、外部のクロック信号BCLK
（CLK の反転信号）でアクティブになる。なお、このク
ロックドインバータ31〜34は信号CLKTのパルスが入力さ
れたときには信号BCLKによらず非動作状態になるように
内部で制御されるよう構成されている。これらクロック
ドインバータは31，21，32，22，33，23，34，24の順に
直列に接続され、クロックドインバータ24の出力が31の
入力と接続される。
【００２１】クロックドインバータ11の入力には内部ア
ドレス信号A0IN，A1INを２入力としたＮＯＲゲート41の
出力が接続される。クロックドインバータ11の出力はク
ロックドインバータ31と21の接続ノードＮ0 に接続され
る。クロックドインバータ21と32の接続点からカラムド
ライブ信号CDRV0 が得られる。
ドレス信号A0IN，A1INを２入力としたＮＯＲゲート41の
出力が接続される。クロックドインバータ11の出力はク
ロックドインバータ31と21の接続ノードＮ0 に接続され
る。クロックドインバータ21と32の接続点からカラムド
ライブ信号CDRV0 が得られる。
【００２２】クロックドインバータ12の入力には内部ア
ドレス信号BA0IN ( A0INの反転信号），A1INを２入力と
したＮＯＲゲート42の出力が接続される。クロックドイ
ンバータ12の出力はクロックドインバータ32と22の接続
ノードＮ1 に接続される。クロックドインバータ22と33
の接続点からカラムドライブ信号CDRV1 が得られる。
ドレス信号BA0IN ( A0INの反転信号），A1INを２入力と
したＮＯＲゲート42の出力が接続される。クロックドイ
ンバータ12の出力はクロックドインバータ32と22の接続
ノードＮ1 に接続される。クロックドインバータ22と33
の接続点からカラムドライブ信号CDRV1 が得られる。
【００２３】クロックドインバータ13の入力には内部ア
ドレス信号A0IN，BA1IN ( A1INの反転信号）を２入力と
したＮＯＲゲート43の出力が接続される。クロックドイ
ンバータ13の出力はクロックドインバータ33と23の接続
ノードＮ2 に接続される。クロックドインバータ23と34
の接続点からカラムドライブ信号CDRV2 が得られる。
ドレス信号A0IN，BA1IN ( A1INの反転信号）を２入力と
したＮＯＲゲート43の出力が接続される。クロックドイ
ンバータ13の出力はクロックドインバータ33と23の接続
ノードＮ2 に接続される。クロックドインバータ23と34
の接続点からカラムドライブ信号CDRV2 が得られる。
【００２４】クロックドインバータ14の入力には内部ア
ドレス信号BA0IN ，BA1IN を２入力としたＮＯＲゲート
44の出力が接続される。クロックドインバータ14の出力
はクロックドインバータ34と24の接続ノードＮ3 に接続
される。クロックドインバータ23と31の接続点からカラ
ムドライブ信号CDRV3 が得られる。
ドレス信号BA0IN ，BA1IN を２入力としたＮＯＲゲート
44の出力が接続される。クロックドインバータ14の出力
はクロックドインバータ34と24の接続ノードＮ3 に接続
される。クロックドインバータ23と31の接続点からカラ
ムドライブ信号CDRV3 が得られる。
【００２５】図３を参照して図２の回路動作を説明す
る。Read/Writeコマンド及びタップアドレス信号A0EXT
，A1EXT が入力されると、信号A0EXT ，A1EXT に応じ
た内部アドレス信号A0IN，A1IN及び信号CLKTにより、ク
ロックドインバータ11〜14がアクティブになり、信号A0
IN，A1INに従ってノードＮ0 〜3 のうちの１つのノード
が“Ｌ”レベルに、他の３ノードが“Ｈ”レベルに初期
化される。このとき、信号CLKTのパルス出力によりクロ
ックドインバータ31〜34は非動作状態になるので、前段
からのデータ転送は停止される。そして、次の最初のク
ロックCLK でクロックドインバータ21〜24がアクティブ
になりデータが転送され、カラムドライブ信号CDRV0 〜
3 のうちの１つが“Ｈ”レベルに、他の３つが“Ｌ”レ
ベルになる。その後は、CDRV0 →1 →2 →3 とシリアル
なラップに基いてクロックCLK 毎に“Ｈ”レベルが転送
されていく。
る。Read/Writeコマンド及びタップアドレス信号A0EXT
，A1EXT が入力されると、信号A0EXT ，A1EXT に応じ
た内部アドレス信号A0IN，A1IN及び信号CLKTにより、ク
ロックドインバータ11〜14がアクティブになり、信号A0
IN，A1INに従ってノードＮ0 〜3 のうちの１つのノード
が“Ｌ”レベルに、他の３ノードが“Ｈ”レベルに初期
化される。このとき、信号CLKTのパルス出力によりクロ
ックドインバータ31〜34は非動作状態になるので、前段
からのデータ転送は停止される。そして、次の最初のク
ロックCLK でクロックドインバータ21〜24がアクティブ
になりデータが転送され、カラムドライブ信号CDRV0 〜
3 のうちの１つが“Ｈ”レベルに、他の３つが“Ｌ”レ
ベルになる。その後は、CDRV0 →1 →2 →3 とシリアル
なラップに基いてクロックCLK 毎に“Ｈ”レベルが転送
されていく。
【００２６】上記構成によれば、シフトレジスタ中のデ
ータ転送を利用してアドレッシングを行うため回路構成
が簡易である。カウンタを用いた場合に比べ、クロック
CLKからカラムドライブ信号CDRVまでの素子の段数が少
ないため、遅延時間が削減され高速であるという利点が
ある。また、アドレス信号をラップする際に桁上げを停
止する回路を必要とせず、例えばこの回路のみでカラム
アドレス下位２ビットのアドレッシングを行うことがで
きる。
ータ転送を利用してアドレッシングを行うため回路構成
が簡易である。カウンタを用いた場合に比べ、クロック
CLKからカラムドライブ信号CDRVまでの素子の段数が少
ないため、遅延時間が削減され高速であるという利点が
ある。また、アドレス信号をラップする際に桁上げを停
止する回路を必要とせず、例えばこの回路のみでカラム
アドレス下位２ビットのアドレッシングを行うことがで
きる。
【００２７】次に、この発明をシンクロナスＤＲＡＭの
２つのアドレッシングモード（シーケンシャル／インタ
リーブ）（図０参照）に容易に適応させるための回路例
を以下に説明する。
２つのアドレッシングモード（シーケンシャル／インタ
リーブ）（図０参照）に容易に適応させるための回路例
を以下に説明する。
【００２８】図４は図１のアドレッシング回路109 中の
シフトレジスタＳＲＧに適用される、アドレッシングモ
ードによりシフト方向変更可能なシフトレジスタを構成
した回路図である。シンクロナスＤＲＡＭでは、インタ
リーブモードでA0IN＝1 のときカラムアドレスがディク
リメントするが、図４の回路ではシフトレジスタを逆回
転させることによりこのアドレシングを実現する。
シフトレジスタＳＲＧに適用される、アドレッシングモ
ードによりシフト方向変更可能なシフトレジスタを構成
した回路図である。シンクロナスＤＲＡＭでは、インタ
リーブモードでA0IN＝1 のときカラムアドレスがディク
リメントするが、図４の回路ではシフトレジスタを逆回
転させることによりこのアドレシングを実現する。
【００２９】図４の回路構成について前記図２の構成と
異なる箇所を説明する。クロックドインバータ21の出力
と信号CDRV0 の出力間のノードＮ4 を導通制御するトラ
ンスファゲート51が設けられる。クロックドインバータ
22の出力と信号CDRV1 の出力間のノードＮ5 を導通制御
するトランスファゲート52が設けられる。クロックドイ
ンバータ23の出力と信号CDRV2 の出力間のノードＮ6 を
導通制御するトランスファゲート53が設けられる。クロ
ックドインバータ24の出力と信号CDRV3 の出力間のノー
ドＮ7 を導通制御するトランスファゲート54が設けられ
る。
異なる箇所を説明する。クロックドインバータ21の出力
と信号CDRV0 の出力間のノードＮ4 を導通制御するトラ
ンスファゲート51が設けられる。クロックドインバータ
22の出力と信号CDRV1 の出力間のノードＮ5 を導通制御
するトランスファゲート52が設けられる。クロックドイ
ンバータ23の出力と信号CDRV2 の出力間のノードＮ6 を
導通制御するトランスファゲート53が設けられる。クロ
ックドインバータ24の出力と信号CDRV3 の出力間のノー
ドＮ7 を導通制御するトランスファゲート54が設けられ
る。
【００３０】さらに、ノードＮ4 と信号CDRV2 の出力間
を導通制御するトランスファゲート55が設けられる。ノ
ードＮ7 と信号CDRV1 の出力間を導通制御するトランス
ファゲート56が設けられる。ノードＮ6 と信号CDRV0 の
出力間を導通制御するトランスファゲート57が設けられ
る。ノードＮ5 と信号CDRV3 の出力間を導通制御するト
ランスファゲート58が設けられる。
を導通制御するトランスファゲート55が設けられる。ノ
ードＮ7 と信号CDRV1 の出力間を導通制御するトランス
ファゲート56が設けられる。ノードＮ6 と信号CDRV0 の
出力間を導通制御するトランスファゲート57が設けられ
る。ノードＮ5 と信号CDRV3 の出力間を導通制御するト
ランスファゲート58が設けられる。
【００３１】上記各トランスファゲートの制御信号対IN
TO，BINTO は相補信号である（先頭のB は反転信号を意
味する）。トランスファゲート51〜54は制御信号INTOが
“Ｌ”レベル（BINTO が“Ｈ”レベル）で導通し、その
逆の信号関係で非導通となる。トランスファゲート55〜
58は制御信号BINTO が“Ｌ”レベル（INTOが“Ｈ”レベ
ル）で導通し、その逆の信号関係で非導通となる。
TO，BINTO は相補信号である（先頭のB は反転信号を意
味する）。トランスファゲート51〜54は制御信号INTOが
“Ｌ”レベル（BINTO が“Ｈ”レベル）で導通し、その
逆の信号関係で非導通となる。トランスファゲート55〜
58は制御信号BINTO が“Ｌ”レベル（INTOが“Ｈ”レベ
ル）で導通し、その逆の信号関係で非導通となる。
【００３２】さらに、ＮＯＲゲート42の一方入力端はＥ
ＸＮＯＲゲート61の出力が接続されている。ＥＸＮＯＲ
ゲート61は信号A1INとモード設定の信号SEQ とを２入力
とする。ＮＯＲゲート44の一方入力端はＥＸＮＯＲゲー
ト62の出力が接続されている。ＥＸＮＯＲゲート61は信
号A1INとモード設定の信号SEQ とを２入力とする。信号
SEQ はここでは、シーケンシャル・モードで“Ｈ”レベ
ル、インタリーブ・モードで“Ｌ”レベルとする。
ＸＮＯＲゲート61の出力が接続されている。ＥＸＮＯＲ
ゲート61は信号A1INとモード設定の信号SEQ とを２入力
とする。ＮＯＲゲート44の一方入力端はＥＸＮＯＲゲー
ト62の出力が接続されている。ＥＸＮＯＲゲート61は信
号A1INとモード設定の信号SEQ とを２入力とする。信号
SEQ はここでは、シーケンシャル・モードで“Ｈ”レベ
ル、インタリーブ・モードで“Ｌ”レベルとする。
【００３３】図５は図４のインタリーブモードを説明す
るための動作波形図である。アドレスがディクリメント
するときは、制御信号INTOの“Ｈ”レベルによってトラ
ンスファゲート51〜54は非導通となり、トランスファゲ
ート55〜58が導通状態になることにより、データ転送パ
スが逆のシフト順序に切替えられる。すなわち、タップ
アドレス信号に応じたA0IN，A1INとモード設定によるシ
フトレジスタのシフト向きの設定からノードＮ0 〜3 の
各ノードが初期化される。ここで、シーケンシャル・モ
ードであれば、カラムドライブ信号発生がCDRV0 →1 →
2 →3 とシリアルなラップに基いてクロックCLK 毎に
“Ｈ”レベルが転送され、インタリーブ・モードであれ
ば、カラムドライブ信号発生がCDRV3 →2 →1 →0 と逆
のシリアルなラップに基いてクロックCLK 毎に“Ｈ”レ
ベルが転送される。
るための動作波形図である。アドレスがディクリメント
するときは、制御信号INTOの“Ｈ”レベルによってトラ
ンスファゲート51〜54は非導通となり、トランスファゲ
ート55〜58が導通状態になることにより、データ転送パ
スが逆のシフト順序に切替えられる。すなわち、タップ
アドレス信号に応じたA0IN，A1INとモード設定によるシ
フトレジスタのシフト向きの設定からノードＮ0 〜3 の
各ノードが初期化される。ここで、シーケンシャル・モ
ードであれば、カラムドライブ信号発生がCDRV0 →1 →
2 →3 とシリアルなラップに基いてクロックCLK 毎に
“Ｈ”レベルが転送され、インタリーブ・モードであれ
ば、カラムドライブ信号発生がCDRV3 →2 →1 →0 と逆
のシリアルなラップに基いてクロックCLK 毎に“Ｈ”レ
ベルが転送される。
【００３４】上記構成の回路によれば、インタリーブ・
モードのようなアドレス選択モードがあった場合でもレ
ジスタ中のデータ転送を利用してアドレッシングを行う
ことができる。このため、カウンタを用いる従来の図８
に比べ、クロックCLK からカラムドライブ信号CDRVまで
の素子の段数が少ない。また、制御信号も減り簡素化さ
れる。この結果、シンクロナスＤＲＡＭにおけるカラム
アドレスのアドレッシング回路が簡易化され、より高速
動作が期待できる。
モードのようなアドレス選択モードがあった場合でもレ
ジスタ中のデータ転送を利用してアドレッシングを行う
ことができる。このため、カウンタを用いる従来の図８
に比べ、クロックCLK からカラムドライブ信号CDRVまで
の素子の段数が少ない。また、制御信号も減り簡素化さ
れる。この結果、シンクロナスＤＲＡＭにおけるカラム
アドレスのアドレッシング回路が簡易化され、より高速
動作が期待できる。
【００３５】なお、この発明はシンクロナスＤＲＡＭに
おけるカラムアドレスのアドレッシング回路に限らず、
フラッシュメモリなどシリアルアクセスを行う系におい
て図２のようなシフトレジスタ構成を基本にし、所望の
アドレス信号のラップ系を形成すれば同様の効果が得ら
れる。
おけるカラムアドレスのアドレッシング回路に限らず、
フラッシュメモリなどシリアルアクセスを行う系におい
て図２のようなシフトレジスタ構成を基本にし、所望の
アドレス信号のラップ系を形成すれば同様の効果が得ら
れる。
【００３６】
【発明の効果】以上説明したようにこの発明によれば、
所定のアドレス信号のラップ系をシフトレジスタ構成を
基本にして構成することによって、データのシフト転送
にアドレス信号のカウントアップに直結した信号出力が
実現されるので、アドレッシング回路が簡易化、高速化
される半導体メモリ回路が提供できる。
所定のアドレス信号のラップ系をシフトレジスタ構成を
基本にして構成することによって、データのシフト転送
にアドレス信号のカウントアップに直結した信号出力が
実現されるので、アドレッシング回路が簡易化、高速化
される半導体メモリ回路が提供できる。
【図１】 この発明の実施形態に係るＤＲＡＭの要部の
構成を示すブロック図。
構成を示すブロック図。
【図２】 図１のアドレッシング回路中のシフトレジス
タに適用される基本的な回路図。
タに適用される基本的な回路図。
【図３】 図２の回路動作を説明する動作波形図。
【図４】 図１のアドレッシング回路中のシフトレジス
タに適用される、アドレッシングモードによりシフト方
向変更可能なシフトレジスタを構成した回路図。
タに適用される、アドレッシングモードによりシフト方
向変更可能なシフトレジスタを構成した回路図。
【図５】 図４のインタリーブモードを説明するための
動作波形図。
動作波形図。
【図６】 カウンタを用いた従来のアドレッシング回路
の要部（バーストアクセスに関する一部のアドレッシン
グ回路）を示す回路図。
の要部（バーストアクセスに関する一部のアドレッシン
グ回路）を示す回路図。
【図７】 図６の回路動作を説明する動作波形図。
【図８】 シンクロナスＤＲＡＭにおいてカウンタを用
いた従来のアドレッシング回路の要部を示す回路図。
いた従来のアドレッシング回路の要部を示す回路図。
【図９】 図８のインタリーブモードを説明するための
動作波形図。
動作波形図。
【図１０】 シンクロナスＤＲＡＭのカラムアドレッシ
ングを表す図。
ングを表す図。
101…メモリセルアレイ、 102…ロウデコーダ、 103…センスアンプ、 104…カラムデコーダ、 105…ウアドレスバッファ、 106…カラムアドレスバッファ、 107…コントロール回路、 108…Ｉ／Ｏ回路、 109…カラムアドレッシング回路、 ＳＲＧ…シフトレジスタ、 11〜14、21〜24、31〜34…クロックドインバータ、 41〜44…ＮＯＲゲート、 51〜56…トランスファゲート、 61，62…ＥＸＮＯＲゲート。
Claims (7)
- 【請求項１】 １種類以上のアドレス選択モードを有
し、このアドレス選択モードに従って、所定カラム分の
アクセスを行うメモリ回路において、 複数のメモリセルが配置されたメモリセルアレイと、 前記メモリセルアレイに対し外部からのクロック信号に
同期した前記所定カラム分のアクセスのための先頭のア
ドレスに対応するアドレス信号を確定させる手段と、 前記クロック信号に同期して前記アドレスから前記アド
レス選択モードに応じた前記所定カラム分のアクセスを
行うためのシフトレジスタを含む内部アドレス信号発生
手段とを具備したことを特徴とする半導体メモリ回路。 - 【請求項２】 前記シフトレジスタは、前記アドレス選
択モードの設定のための信号と前記アドレス信号との論
理合成の結果によって順逆どちらかシフト方向を選択し
このシフト動作により前記所定カラム分のアクセスに応
じたアドレス信号を発生させることを特徴とする請求項
１記載の半導体メモリ回路。 - 【請求項３】 前記シフトレジスタは、シフト経路途中
にトランスファ制御手段を設け、このトランスファ制御
手段を導通制御することによって前記アドレス選択モー
ドに従ったシフト経路を構成することを特徴とする請求
項１記載の半導体メモリ回路。 - 【請求項４】 バースト動作のための１種類以上のアド
レス選択方式を有し、このアドレス選択方式に従って、
外部からのクロック信号に同期したバーストアクセスを
行うメモリ回路において、 データを記憶する複数のメモリセルが配置されたメモリ
セルアレイと、 前記メモリセルアレイに対し前記バーストアクセスのた
めの先頭のアドレスに対応するアドレス信号を確定させ
る手段と、 前記クロック信号に同期して前記アドレスから前記アド
レス選択方式に応じた前記バーストアクセスを行うため
のシフトレジスタを含む内部アドレス信号発生手段とを
具備したことを特徴とする半導体メモリ回路。 - 【請求項５】 前記シフトレジスタは、前記アドレス選
択モードの設定のための信号と前記アドレス信号との論
理合成の結果から順逆いずれかのシフト動作を選択する
ことにより前記所定カラム分のアクセスに応じたアドレ
ス信号を発生させることを特徴とする請求項４記載の半
導体メモリ回路。 - 【請求項６】 前記シフトレジスタは、シフト経路途中
にトランスファ制御手段を設け、このトランスファ制御
手段を導通制御することによって前記アドレス選択方式
に従ったシフト経路を構成することを特徴とする請求項
４記載の半導体メモリ回路。 - 【請求項７】 複数のメモリセルが配置されたメモリセ
ルアレイと、 前記メモリセルアレイに対し外部からのクロック信号に
同期した所定カラム分のアクセスのための先頭のアドレ
スに対応するアドレス信号を確定させる手段と、 前記クロック信号に同期して前記アドレスから前記所定
カラム分のアクセスを行うためのシフトレジスタを含む
内部アドレス信号発生手段とを具備し、 前記シフトレジスタは閉じたシフト経路を有する直列入
力並列出力の左右シフトレジスタであり、シフト経路途
中にトランスファ制御手段を設けトランスファ制御に応
じたシフト経路を構成することを特徴とする半導体メモ
リ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7337279A JPH09180443A (ja) | 1995-12-25 | 1995-12-25 | 半導体メモリ回路 |
| TW085115516A TW312766B (ja) | 1995-12-25 | 1996-12-16 | |
| US08/770,404 US5777946A (en) | 1995-12-25 | 1996-12-20 | Semiconductor memory circuit equipped with a column addressing circuit having a shift register |
| EP96120772A EP0782143B1 (en) | 1995-12-25 | 1996-12-23 | A semiconductor memory circuit equipped with a column addressing circuit having a shift register |
| DE69622138T DE69622138T2 (de) | 1995-12-25 | 1996-12-23 | Mit einer Spaltenadressierungsschaltung ausgestattete Halbleiterspeicherschaltung mit Schieberegister |
| KR1019960071474A KR100228455B1 (ko) | 1995-12-25 | 1996-12-24 | 반도체 메모리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7337279A JPH09180443A (ja) | 1995-12-25 | 1995-12-25 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09180443A true JPH09180443A (ja) | 1997-07-11 |
Family
ID=18307121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7337279A Pending JPH09180443A (ja) | 1995-12-25 | 1995-12-25 | 半導体メモリ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5777946A (ja) |
| EP (1) | EP0782143B1 (ja) |
| JP (1) | JPH09180443A (ja) |
| KR (1) | KR100228455B1 (ja) |
| DE (1) | DE69622138T2 (ja) |
| TW (1) | TW312766B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4612139B2 (ja) * | 2000-02-08 | 2011-01-12 | 富士通セミコンダクター株式会社 | 入力回路及びその入力回路を利用する半導体装置 |
| KR100368132B1 (ko) | 2000-03-27 | 2003-01-15 | 한국과학기술원 | 메모리 어드레싱 방법 |
| JP2002366428A (ja) * | 2001-06-06 | 2002-12-20 | Mitsubishi Electric Corp | メモリコントローラ |
| US6980030B1 (en) * | 2003-06-26 | 2005-12-27 | Xilinx, Inc. | Embedded function units with decoding |
| KR20050082055A (ko) * | 2004-02-17 | 2005-08-22 | 삼성전자주식회사 | 메모리 제어 장치 및 방법 |
| US10346244B2 (en) | 2017-08-10 | 2019-07-09 | Micron Technology, Inc. | Shared address counters for multiple modes of operation in a memory device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4624006A (en) * | 1985-05-10 | 1986-11-18 | Linear Technology Corporation | Bidirectional shift register using parallel inverters with adjustable transconductance |
| DE3742514A1 (de) * | 1986-12-24 | 1988-07-07 | Mitsubishi Electric Corp | Variable verzoegerungsschaltung |
| US4985872A (en) * | 1989-06-23 | 1991-01-15 | Vlsi Technology, Inc. | Sequencing column select circuit for a random access memory |
| JP3080520B2 (ja) * | 1993-09-21 | 2000-08-28 | 富士通株式会社 | シンクロナスｄｒａｍ |
| JP3185568B2 (ja) * | 1994-11-22 | 2001-07-11 | 日本電気株式会社 | 半導体記憶装置 |
| US5598376A (en) * | 1994-12-23 | 1997-01-28 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
-
1995
- 1995-12-25 JP JP7337279A patent/JPH09180443A/ja active Pending
-
1996
- 1996-12-16 TW TW085115516A patent/TW312766B/zh not_active IP Right Cessation
- 1996-12-20 US US08/770,404 patent/US5777946A/en not_active Expired - Lifetime
- 1996-12-23 EP EP96120772A patent/EP0782143B1/en not_active Expired - Lifetime
- 1996-12-23 DE DE69622138T patent/DE69622138T2/de not_active Expired - Lifetime
- 1996-12-24 KR KR1019960071474A patent/KR100228455B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0782143A2 (en) | 1997-07-02 |
| EP0782143A3 (en) | 1998-06-24 |
| TW312766B (ja) | 1997-08-11 |
| US5777946A (en) | 1998-07-07 |
| KR100228455B1 (ko) | 1999-11-01 |
| DE69622138D1 (de) | 2002-08-08 |
| EP0782143B1 (en) | 2002-07-03 |
| DE69622138T2 (de) | 2002-12-12 |
| KR970051298A (ko) | 1997-07-29 |
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