JPH10302463A

JPH10302463A - 半導体記憶装置

Info

Publication number: JPH10302463A
Application number: JP9123357A
Authority: JP
Inventors: Naoki Miura; 直樹三浦
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-04-25
Filing date: 1997-04-25
Publication date: 1998-11-13
Anticipated expiration: 2017-04-25
Also published as: JP4221764B2; US5901109A

Abstract

(57)【要約】【課題】動作不能に陥ることなく正常な高速動作処理
が可能なＳＤＲＡＭを提供する。【解決手段】クロックパルスに同期するアドレス制御
信号に応じて起生されるアドレス信号に対応するアドレ
スのメモリセル１６に格納されたデータを出力するメモ
リアレイ１１と、該メモリアレイから出力されたデータ
信号を読み取るためのデータ読取り回路１３と、アドレ
ス信号に基づいて起生される遅延信号を受け、メモリア
レイからのデータ信号をデータ読取り回路１３が読み取
るべく該データ読取り回路１３を活性化させるための活
性化信号を起生する活性化信号発生回路１４と、データ
読取り回路１３からのデータ信号をクロックパルスに同
期する出力イネーブル信号の入力に応じて出力するデー
タ出力回路１５とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（以下、ＤＲＡＭと称する。）に関
し、特に、読取り、書き込みのような動作のための制御
信号がクロックパルスに同期するシンクロナスＤＲＡＭ
に関する。

【０００２】

【従来の技術】高速動作が可能なＤＲＡＭにシンクロナ
スＤＲＡＭ（以下、ＳＤＲＡＭと称する。）がある。こ
のようなＳＤＲＡＭの１つとして、１９９４年、ＩＥＥ
Ｅから発行された「１９９４ Symposium on VLSI Circ
uits Digest of Techinical Papers」、第８１〜８２頁
に開示されたアドレス・インクリメント・パイプライン
・スキーム方式のＳＤＲＡＭがある。

【０００３】この従来のパイプライン・スキーム方式の
ＳＤＲＡＭでは、第１ステージで、コラムアドレス信号
がラッチされ、第２ステージで、コラムアドレス信号を
受けるメモリアレイからの読取りデータがラッチされ、
引き続く第３ステージで、読み取りデータが、外部クロ
ックをトリガとして動作する出力バッファを経て、出力
される。

【０００４】このようなパイプライン処理では、各ステ
ージを均等なクロックパルス数に振り分ける必要があ
り、高速動作の達成のためにはクロック周波数を引き上
げることが考えられる。ところが、最も長い処理時間を
必要とする第１ステージの動作がクロック周波数の引き
上げの妨げとなる。そのため、前記したスキーム方式で
は、高速動作の達成のために、メモリアレイを２つのア
レイに分割し、この分割された２つの分割アレイのため
に第１ステージを２つのブロックに分割する。第１ステ
ージの分割された各ブロックでは、高速動作のために、
それぞれのブロックに対応する分割アレイからデータ読
取りが並列的に処理される。

【０００５】

【発明が解決しようとする課題】しかしながら、前記し
た従来のＳＤＲＡＭでは、基本的には、コラムアドレス
信号のラッチ、すなわちメモリアレイへのアドレス信号
の入力から、これに引き続く、最も長い処理時間を必要
とするメモリアレイからのデータの読取りまでの時間管
理が、クロックに同期して行われている。そのため、メ
モリアレイへのアドレス信号の入力から、メモリアレイ
からのデータの読取りまでの処理時間の長短に柔軟性を
与えることができない。

【０００６】このことから、従来の前記ＳＤＲＡＭで
は、例えばマスタクロックの周波数が１２５ＭＨｚ（ク
ロックサイクルが８ｎｓ）に設定されていると、第１ス
テージでの処理が、たとえそのクロックサイクル以下で
処理されていても、１２５ＭＨｚ以上の高速動作を得る
ことはできない。また、１２５ＭＨｚ以上の高速動作を
図るべくマスタクロックの周波数を高めると、メモリア
レイでの作業内容によっては、第１ステージでの正常な
動作が不可能になるおそれがある。

【０００７】そこで、本発明の目的は、動作不能に陥る
ことなく正常な高速動作処理が可能なＳＤＲＡＭを提供
することにある。また、本発明の他の目的は、メモリア
レイのためのアドレス信号の入力からメモリアレイから
のデータの読取りまでの処理時間がクロックに拘束され
ることのない、柔軟性に優れたＳＤＲＡＭを提供するこ
とにある。

【０００８】

【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。〈構成〉本発明に係る半導体記憶装置は、基本的には、
クロックパルスに同期するアドレス制御信号に応じて起
生されるアドレス信号を受け、該アドレス信号に対応す
るアドレスのメモリセルに格納されたデータを出力する
メモリアレイと、該メモリアレイから出力されたデータ
信号を読み取るためのデータ読取り回路と、前記アドレ
ス信号に基づいて起生される遅延信号を受け、前記メモ
リアレイからの前記データ信号を前記データ読取り回路
が読み取るべく該データ読取り回路を活性化させるため
の活性化信号を起生する活性化信号発生回路と、前記デ
ータ読取り回路からのデータ信号を前記クロックパルス
に同期する出力イネーブル信号の入力に応じて出力する
データ出力回路とを含むことを特徴とする。

【０００９】〈作用〉本発明に係る前記半導体記憶装置
では、メモリアレイへのアドレス信号は、クロックパル
スに同期するアドレス制御信号に応じて、クロックパル
スに同期的に入力される。アドレス信号に対応したメモ
リセルの出力データを読み取るデータ読取り回路は、活
性化信号発生回路からの活性化信号を受けて、活性化さ
れることにより、メモリアレイからの出力データを読み
取る。

【００１０】データ読取り回路を活性化する活性化信号
は、クロックパルスに同期する制御信号および制御信号
により応じて起成されるアドレス信号に対応して生成さ
れることはなく、このアドレス信号に対して所定の時間
遅れを与えられた遅延信号に応じて生成される。そのた
め、メモリアレイからのデータを読み取る読取り回路の
活性化は、クロックに同期的に制御されることはなく、
メモリアレイへのアドレス信号の入力後、所定の時間遅
れをもって、非同期的に行われる。

【００１１】従って、メモリアレイへのアドレス信号の
入力から、メモリアレイからのデータの読取りまでの処
理時間がクロックに拘束されることはなく、この処理時
間をクロック周波数から独立して設定することができ、
システムの動作に柔軟性を与えることができる。また、
データ読取り回路の動作を非同期とすることにより、こ
のデータ読取り回路のデータ読取り動作とは無関係にク
ロック周波数の増大を図ることができることから、高速
動作を得る上で、有利となる。

【００１２】アドレス信号から活性化信号発生回路を起
成するための遅延信号は、アドレス信号を遅延回路に入
力することにより、得ることができる。また、データ読
取り回路に、活性化信号を受けるとメモリアレイから出
力されるデータ信号を読み取り、当該データ信号を引き
続く活性化信号を受けるまで、その出力を保持するラッ
チ機能を与えることができる。

【００１３】データ読取り回路とデータ出力回路との間
に、前記データ読取り回路から出力されたデータ信号の
前記データ出力回路への伝送を制御するためのデータ伝
送制御回路を挿入することができる。また、前記活性化
信号発生回路および前記データ出力回路に関連して、前
記データ出力回路からのデータ出力に前記アドレス制御
信号から所定のクロックパルス数の遅れを与えるための
従来よく知られたレイテンシー信号を起生するレイテン
シー設定回路を設けることができる。

【００１４】レイテンシー設定回路が設けられた例で
は、前記活性化信号発生回路は、前記レイテンシー設定
回路から所定のレイテンシー信号を受けると、前記デー
タ伝送制御回路に、前記データ読取り回路から前記デー
タ出力回路へのデータ伝送に所定のクロックパルス数の
遅れを与えるための制御信号を送出する。

【００１５】レイテンシー設定回路は、レイテンシー
１、レイテンシイー２およびレイテンシー３の３種類の
レイテンシイーを選択的に設定可能とすることができ
る。前記レイテンシー設定回路は、レイテンシー１およ
びレイテンシー２では、零クロックパルスおよび１クロ
ックパルスの遅れを与えるためのレイテンシー信号を前
記データ出力回路に前記イネーブル信号としてそれぞれ
送出し、レイテンシー３では、２クロックパルスの遅れ
を与えるためのレイテンシー信号を、前記イネーブル信
号として前記データ出力回路に送出すると共に、前記活
性化信号発生回路に送出することができる。

【００１６】また、データ出力回路はイネーブル信号を
受けるごとに初期設定値としてその入力端子に所定の電
圧値を出力し、前記活性化信号発生回路は前記レイテン
シー設定回路からレイテンシー３のレイテンシー信号を
受けない限り前記データ読取り回路からのデータ出力を
時間遅れを生じることなく前記出力回路にスルーさせる
ようにデータ伝送制御回路を動作させることができる。

【００１７】前記メモリアレイは、複数のビット線およ
び複数のワード線を有するメモリアレイを用いることが
できる。このとき、前記アドレス制御信号として、コラ
ムデコーダに送出されるＣＡＳ信号を使用することがで
き、前記コラムデコーダから前記メモリアレイに送出さ
れるアドレス信号をコラム選択信号とすることができ
る。

【００１８】アドレス信号として、コラム選択信号が用
いられる例では、前記コラムデコーダから送出されるコ
ラム選択信号が前記遅延回路を経て前記遅延信号とな
る。メモリアレイとして、前記コラム選択信号を受けて
該コラム選択信号に対応するメモリセルのビット線およ
びこれと対をなすビット線から互いに相補的な一対のデ
ータ信号を前記データ読取り回路に出力するメモリアレ
イを用いることができる。

【００１９】データ読取り回路を、差動増幅機能を有す
るリードアンプに、前記したラッチ機能を組み込んで構
成することができる。リードアンプは、これに入力され
る前記一対のデータ信号をそれらの電圧差に基づいて、
それぞれが所定値に増幅された一対の相補信号を出力す
る。

【００２０】また、前記データ伝送制御回路を、それぞ
れが一対の入力端子を有する一対のＮＯＲ回路を備える
論理回路で構成することができる。一対のＮＯＲ回路の
それぞれの一方の入力端子にデータ読取り回路からの前
記一対の相補信号が入力し、それぞれの他方の入力端子
に前記活性化信号発生回路からの前記制御信号がそれぞ
れ入力し、それぞれの出力信号が前記データ出力回路に
入力する。

【００２１】

【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。〈具体例〉図１は、本発明に係る半導体記憶装置１０を
示すブロック図である。半導体記憶装置１０は、ダイナ
ミック形のメモリアレイ１１と、該メモリアレの一対の
データ出力線１２（１２ａおよび１２ｂ）に接続された
データ読取り回路１３と、該データ読取り回路を活性化
するための活性化信号を起生する活性化信号発生回路１
４と、データ読取り回路１３からのデータ出力を受け
て、そのデータ出力をマスタクロックパルス（ＣＬＫ）
に同期的に出力するデータ出力回路１５とを含む。

【００２２】メモリアレイ１１は、従来よく知られてい
るように、データを電荷の有無として記憶するためのメ
モリキャパシタ１６ａおよび該キャパシタに直列的に接
続されたスイッチングトランジスタ１６ｂからなるダイ
ナミック形の多数のメモリセル１６と、該メモリセルに
接続され、相互にマトリクス状に配置された多数のビッ
ト線１７（１７ａおよび１７ｂ）およびワード線１８と
を備えるダイナミック形メモリアレイである。

【００２３】メモリアレイ１１には、メモリセル１６へ
のデータの書き込みまたは読み出し時に、対象となるメ
モリセル１６を選択するために、ビット線すなわちデー
タ線１７に関連して列（カラム）デコーダ１９が設けら
れ、またワード線１８に関連して行デコーダ２０が設け
られている。

【００２４】メモリセル１６の選択時には、行デコーダ
２０がクロックパルスに同期する制御信号の１つである
アドレス制御信号のうち、ＲＡＳ（Row Address Strob
e）信号を例えば中央処理装置（図示せず）から受ける
と、行を選択するアドレス信号が行デコーダ２０を経
て、メモリアレイ１１に入力される。この行選択アドレ
ス信号によって、従来よく知られているように、対応す
るワード線１８が選択される。このワード線１８への行
アドレス選択信号の入力経路は、アドレスマルチプレッ
クスでは、従来におけると同様に、後述する列アドレス
選択信号と一部を共用されることから、図面の簡素化お
よび説明の簡素化のために省略されている。

【００２５】行デコーダ２０により、ＲＡＳ信号に応じ
て、行選択アドレス信号に対応するワード線１８が選択
されると、引き続いて、クロックパルスに同期するＣＡ
Ｓ（Column Address Strobe ）信号が列デコーダ１９に
入力する。

【００２６】列デコーダ１９には、アドレス信号入力経
路として、ビット数に応じた、複数のアドレス入力パッ
ド２１、入力バッファ２２および入力ラッチ回路２３が
設けられ、さらに、各ビット情報の集合により、所定の
列アドレス選択信号（COLSEL）を形成するプレデコーダ
２４が設けられている。列デコーダ１９が、アドレス信
号であるＣＡＳ信号を受けると、プレデコーダ２４で形
成された列アドレス選択信号（COLSEL）をメモリアレイ
１１に送る。

【００２７】メモリアレイ１１が列デコーダ１９から列
アドレス選択信号（COLSEL）を受けると、従来よく知ら
れているように、対応するビット線１７ａおよびこれと
対をなすビット線１７ｂが、スイッチングトランジスタ
２５により、データ出力線１２ａおよび１２ｂにそれぞ
れ接続される。

【００２８】データの読取りでは、一対のビット線１７
ａおよび１７ｂに、相補信号を得るために、該一対のビ
ット線には、従来よく知られているように、予め駆動電
圧の約１／２の読取り電圧が印加される。その後、列ア
ドレス信号で特定される一方のビット線１７ａに設けら
れたメモリセル１６ａのスイッチングトランジスタ１６
ｂがオンする。

【００２９】そのため、このメモリキャパシタ１６ａに
蓄積された電荷の有無によって、該メモリキャパシタ１
６ａが接続された一方のビット線１７ａと、メモリキャ
パシタ１６ａのスイッチングトランジスタ１６ｂがオフ
状態におかれた、対をなす他方のビット線１７ｂとの間
に、電位差が生じる。

【００３０】この電位差は、データ出力線１２ａおよび
１２ｂを経て、ラッチ機能を有するデータ読取り回路１
３により読み取られるが、データ読取り回路１３の読取
り動作は、データ出力線１２のデータの安定を待って、
行われる。

【００３１】本発明に係る半導体記憶装置１０では、デ
ータ読取り回路１３の読取り動作は、前記したクロック
パルスに同期した制御信号の制御を受けることはなく、
活性化信号発生回路１４からの遅延信号（DYSEL ）によ
り制御を受ける。

【００３２】この遅延信号（DYSEL ）を起生するため
に、活性化信号発生回路１４には、例えば従来よく知ら
れた遅延線またはバッファ回路からなる遅延回路２６が
接続されている。遅延回路２６には、列デコーダ１９か
らの列アドレス選択信号（COLSEL）が入力する。このア
ドレス選択信号（COLSEL）は、遅延回路２６を経ること
より、メモリアレイ１１への列アドレス選択信号（COLS
EL）の入力から、所定の時間遅れを持つ遅延信号（DYSE
L ）が生成される。

【００３３】遅延回路２６により生成された遅延信号
（DYSEL ）は、活性化信号発生回路１４に入力される。
遅延信号（DYSEL ）を受けるデータ読取り回路１３は、
基本的には、遅延信号（DYSEL ）を受けると、データ読
取り回路１３に活性化信号（RMA ）を送る。データ読取
り回路１３は、活性化信号（RMA ）を受けると、活性化
され、この活性化により、データ出力線１２（１２ａお
よび１２ｂ）からのデータを読み込む。

【００３４】データ読取り回路１３は、差動増幅機能を
有するリードアンプで構成することができる。データ読
取り回路１３は、そのデータ読み込み動作により、両デ
ータ出力線１２ａおよび１２ｂの差動電圧に基づいて、
選択されたデータ出力線１２ａの電圧を所定の、例えば
ＴＴＬ電圧値に増幅し、そのデータおよびこれと相補的
なデータ「Ｌ」および「Ｈ」を、その出力線１３ａおよ
び１３ｂに出力する。また、データ読取り回路１３はラ
ッチ機能を有することから、その出力線１３ａおよび１
３ｂのデータは、活性化信号発生回路１４から引き続く
活性化信号（RMA ）を受けるまで、保持される。

【００３５】データ読取り回路１３の出力線１３ａおよ
び１３ｂは、データ伝送制御回路２７を経て、データ出
力回路１５に接続されている。データ伝送制御回路２７
は、それぞれが一対の入力端子を有する一対のＮＯＲ回
路２８ａおよび２８ｂを備える。各ＮＯＲ回路２８ａお
よび２８ｂの一方の入力端には、データ読取り回路１３
の出力線１３ａおよび１３ｂがぞれぞれ接続されてい
る。また、ＮＯＲ回路２８ａおよび２８ｂのそれぞれの
他方の入力端子には、後述するレイテンシーに関連して
データ伝送制御回路２７を断続するための駆動イネーブ
ル信号（DRVENB）がインバータ２９を経て、入力する。

【００３６】各ＮＯＲ回路２８ａおよび２８ｂの出力端
は、それぞれデータ出力回路１５の入力端に接続された
ＭＯＳトランジスタ３０ａおよび３０ｂのゲートに接続
されている。駆動イネーブル信号（DRVENB）は、後述す
るタイミングチャートに示されるとおり、通常は「Ｌ」
状態におかれ、インバータ２９により、反転してＮＯＲ
回路２８ａおよび２８ｂに入力される。そのため、駆動
イネーブル信号（DRVENB）が「Ｌ」の状態では、データ
読取り回路１３の出力線１３ａおよび１３ｂの値に拘わ
らず、両ＭＯＳトランジスタ３０ａおよび３０ｂがオフ
状態におかれる。従って、この状態では、出力線１３ａ
および１３ｂのデータがデータ出力回路１５に入力され
ることはない。

【００３７】他方、駆動イネーブル信号（DRVENB）が
「Ｈ」の状態になると、ＮＯＲ回路２８ａおよび２８ｂ
の、インバータ２９が接続された各一方の入力端電圧が
「Ｌ」の状態になる。このため、データ読取り回路１３
の出力線１３ａおよび１３ｂのうち、「Ｌ」の状態にあ
る出力線１３ａまたは１３ｂの入力を受けるいずれか一
方のＮＯＲ回路２８ａおよび２８ｂに接続されたＭＯＳ
トランジスタ３０ａまたは３０ｂが、導通状態におかれ
ることにより、データ出力線１２のデータがデータ出力
回路１５の入力端に伝えられる。

【００３８】データ出力回路１５は、プリセット状態
で、両入力端子を所定の駆動電圧値に保持するデータ出
力用バッファ回路からなる。データ出力回路１５は、そ
のトリガ端子に出力イネーブル信号（OUTEN ）を受ける
と、入力端子（ＲＢＤ）の入力を出力信号（DQ）として
出力する。

【００３９】すなわち、データ読取り回路１３は、活性
化信号発生回路１４からクロックパルスに非同期的に発
せられる活性化信号（RMA ）を受けて、データ出力線１
２ａおよび１２ｂの相補データをデータ伝送制御回路２
７に出力する。このデータ伝送制御回路２７は、データ
読取り回路１３からの相補データを、駆動イネーブル信
号（DRVENB）の「Ｈ」により、データ出力回路１５の入
力端に伝える。

【００４０】データ出力回路１５の両入力端子のうち、
選択されたメモリセル１６に対応する例えばデータ出力
線１２ａのデータに対応した読取りデータが、対応する
入力端子（ＲＢＤ）に伝えられる。このデータ出力回路
１５は、出力イネーブル信号（OUTEN ）を受けると、そ
の入力端子（ＲＢＤ）に入力される読取りデータを出力
信号（QD）として出力する。

【００４１】また、データ（QD）の出力状態では、デー
タ出力回路１５の一対の入力端子は、相補信号が入力し
た状態におかれ、プリセット状態が解除されている。プ
リセット状態では、前記したとおり、データ出力回路１
５の両入力端子は、駆動電圧値すなわち「Ｈ」に保持さ
れ、プリセット状態では、ＮＡＮＤ３１およびインバー
タ３２を経て活性化信号発生回路１４に帰還するリセッ
ト信号（RDBLOW）は、「Ｈ」に保持されている。

【００４２】しかし、このプリセット状態の解除によ
り、活性化信号発生回路１４に帰還されるリセット信号
（RDBLOW）は「Ｌ」となる。このため、引き続くデータ
読取り回路１３からのデータの出力のために、駆動イネ
ーブル信号（DRVENB）が「Ｌ」に戻され、これによりデ
ータ伝送制御回路２７がデータ読取り回路１３とデータ
出力回路１５とを遮断状態におく。また、データ出力回
路１５が再びプリセット状態におかれる。

【００４３】従って、メモリアレイからのデータを読み
取る読取り回路の活性化は、クロックに同期的に制御さ
れることはなく、メモリアレイへのアドレス信号の入力
後、所定の時間遅れをもって、非同期的に行われる。そ
のため、メモリアレイ１１へのアドレス選択信号（COLS
EL）の入力から、メモリアレイ１１からのデータの読取
りまでの処理時間が、クロックパルスに拘束されること
がないことから、遅延回路２６の設定により、この処理
時間をクロック周波数から独立して設定することがで
き、システムの動作に柔軟性を与えることができる。ま
た、データ読取り回路の動作を非同期とすることによ
り、このデータ読取り回路のデータ読取り動作とは無関
係にクロック周波数の増大を図ることができる。

【００４４】さらに、図１に示す例では、高速化の促進
のために有利なレイテンシー設定回路３３およびレイテ
ンシー制御回路３４が活性化信号発生回路１４に関連し
て、設けられている。

【００４５】レイテンシー設定回路３３は、従来よく知
られているように、その設定により、アドレス制御信号
であるＣＡＳ信号からクロックパルスの遅れのないＣＡ
Ｓレイテンシー１のレイテンシー信号、ＣＡＳ信号から
１つのクロックパルスの遅れをもつＣＡＳレイテンシー
２のレイテンシー信号およびＣＡＳ信号から１つのクロ
ックパルスの遅れをもつＣＡＳレイテンシー３のレイテ
ンシー信号を選択可能に設定できる。

【００４６】レイテンシー設定回路３３で、例えばＣＡ
Ｓレイテンシー１が設定されると、ＣＡＳ信号にクロッ
クパルスの遅れを生じないタイミングで、データ出力回
路１５の前記トリガ入力端子に出力イネーブル信号（OU
TEN ）が入力する。また、ＣＡＳレイテンシー２が設定
されると、ＣＡＳ信号に１クロックパルスの遅れを生じ
るタイミングで、データ出力回路１５の前記トリガ入力
端子に出力イネーブル信号（OUTEN ）が入力する。ま
た、ＣＡＳレイテンシー３が設定されると、ＣＡＳ信号
に２クロックパルスの遅れを生じるタイミングで、デー
タ出力回路１５の前記トリガ入力端子に出力イネーブル
信号（OUTEN ）が入力する。その結果、従来のレイテン
シー設定におけると同様に、データ出力回路１５からの
出力（QD）に適正なＣＡＳレイテンシーを設定すること
ができ、これにより高速読み出しを可能とすることがで
きる。

【００４７】ＣＡＳレイテンシー１および２では、デー
タ読取り回路１３からの出力がデータ出力回路１５に入
力端子に重複することはないが、ＣＡＳレイテンシー３
では、データ読取り回路１３からの引き続くデータがデ
ータ出力回路１５の入力端に重複するおそれが生じる。

【００４８】このデータの重複を確実に防止するため
に、レイテンシー設定回路３３には、レイテンシー３の
設定に関して、活性化信号発生回路１４の動作を制御す
るためのレイテンシー制御回路３４が設けられている。

【００４９】図２は、レイテンシー制御回路３４が接続
される活性化信号発生回路１４の一具体例を示す回路図
であり、図３はレイテンシー制御回路３４の一具体例を
示す回路図である。

【００５０】活性化信号発生回路１４は、図２に示され
ているように、４つ入力端子３５〜３８を備える。入力
端子３５は、遅延回路２６からの遅延信号（DYSEL ）を
受ける。遅延信号（DYSEL ）は、インバータ３９、４０
および４１を経て、ＮＡＮＤ４２の一方の入力端子に入
力され、またＮＡＮＤ４２の他方の入力端子に入力され
ている。インバータ３９〜４１は、遅延素子として機能
し、ＮＡＮＤ４２の出力は、インバータ４３を経てＮＡ
ＮＤ４４の一方の入力端に入力される。ＮＡＮＤ４４の
出力端は、２つのＮＡＮＤ４５および４６により構成さ
れるＦＦ（フリップフロップ）ラッチ回路４７に接続さ
れており、このラッチ回路４７の出力端子４８には、入
力端子３５への遅延信号（DYSEL ）の入力によって、活
性化信号（RMA ）が出力される。

【００５１】また、入力端子３５に入力する遅延信号
（DYSEL ）は、２つのＮＡＮＤ４８および４９により構
成されるＦＦラッチ回路５０の一方の入力端に入力され
る。このＦＦラッチ回路５０の他方の入力端子には、入
力端子３６に入力する前記中央制御装置からのデータ書
き込み制御信号ＷＥ（Ｌ）が、インバータ５１を経て、
入力する。ＦＦラッチ回路５０の出力は、インバータ５
２を経て、ＮＡＮＤ４４の他方の入力端に入力されてい
る。

【００５２】そのため、入力端子３６に書き込み制御信
号ＷＥ（Ｌ）を受けない限り（書き込み制御信号が
「Ｈ」である限り）、入力端子３５に遅延信号（DYSEL
）を受けると、ラッチ回路４７の出力端子４８からデ
ータ読取り回路１３に活性化信号（RMA ）が出力され
る。他方、入力端子３５にたとえ遅延信号（DYSEL ）が
入力しても、入力端子３６に書き込み制御信号ＷＥ
（Ｌ）を受けると、ラッチ回路４７の出力端子４８から
の活性化信号（RMA ）の出力が阻止され、データ読取り
回路１３の活性化が阻止される。これにより、書き込み
動作時のデータ読取り回路１３の誤動作が防止される。

【００５３】活性化信号発生回路１４の入力端子３７に
は、レイテンシー制御回路３４からの通常は「Ｌ」の駆
動信号（DRVENi）を受ける。この駆動信号（DRVENi）
は、インバータ５３を経て、ラッチ回路４７を構成する
ＮＡＮＤ４６の一方の入力端子信号と共に、ＮＡＮＤ５
４の入力端子に入力されている。

【００５４】また、前記入力端子３８には、図１に示し
たインバータ３２を経るリセット信号（RDBLOW）が入力
し、データ出力回路１５のプリセット状態では「Ｈ」に
保持されるリセット信号（RDBLOW）がインバータ５５お
よび５６を経て、ＮＡＮＤ５４の他の入力端子に入力す
る。活性化信号（RMA ）、駆動信号（DRVENi）の反転信
号およびリセット信号（RDBLOW）を受けるＮＡＮＤ５４
の出力は、入力端子３８に入力するリセット信号（RDBL
OW）と共に、２つのＮＡＮＤ５８および５９によって構
成されるＦＦラッチ回路６０に入力する。

【００５５】ラッチ回路６０の出力は、出力端子６１を
経て、図１に示したデータ伝送制御回路２７のインバー
タ２９に駆動イネーブル信号（DRVENB）として出力され
る。また、ラッチ回路６０の出力は、ＮＡＮＤ６２を経
て、ラッチ回路４７のＮＡＮＤ４６の入力端子に入力さ
れている。

【００５６】この出力端子６１の駆動イネーブル信号
（DRVENB）は、入力端子３７の駆動信号（DRVENi）が
「Ｌ」に保持され、しかも入力端子３８のリセット信号
（RDBLOW）が「Ｈ」に保持されている限り、出力端子４
８の活性化信号（RMA ）に応じて、データ伝送制御回路
２７を実質的に導通させる。これにより、データ読取り
回路１３の出力は、時間遅れを与えられることなく、逐
次データ出力回路１５の入力端子に伝えられる。

【００５７】他方、出力端子４８から活性化信号（RMA
）が出力されていても、入力端子３７の駆動信号（DRV
ENi）が「Ｈ」の状態になれば、またはリセット信号（R
DBLOW）が「Ｌ」の状態になければ、データ伝送制御回
路２７がデータ読取り回路１３とデータ出力回路１５と
の導通を遮断する。従って、駆動信号（DRVENi）の
「Ｌ」および「Ｌ」の状態、またはリセット信号（RDBL
OW）の「Ｈ」および「Ｌ」の状態に応じて、データ伝送
制御回路２７を経るデータ読取り回路１３からのデータ
出力回路１５への出力伝達を制御することができる。駆
動信号（DRVENi）およびリセット信号（RDBLOW）のう
ち、リセット信号（RDBLOW）が「Ｌ」となるのはデータ
出力回路１５の非プリセット状態であり、この非プリセ
ット状態では、データ出力回路１５が遮断される。

【００５８】次に、駆動信号（DRVENi）の「Ｈ」、
「Ｌ」状態をレイテンシー制御回路３４を示す図３に沿
って説明するに、レイテンシー制御回路３４の一方の入
力端子６３には、レイテンシー設定回路３３でレイテン
シー３が設定されたときのみ「Ｈ」に保持され、レイテ
ンシー１または２では、「Ｌ」に保持されるレイテンシ
ー信号（ＬＡＴ３）がレイテンシー設定回路３３から入
力する。また、他方の入力端子６４には、マスタクロッ
クパルス（ＣＬＫ）の２倍サイクルを示す補助クロック
パルス（SUBCLK）が入力する。

【００５９】両入力端子６３および６４の入力信号は、
ＮＡＮＤ６５に入力され、その出力は、インバータ６６
から出力端子６７を経て、活性化信号発生回路１４の入
力端子３７に駆動信号（DRVENi）として入力される。レ
イテンシー設定回路３３で、ＣＡＳレイテンシー（Ｃ
Ｌ）が１または２が設定されている限り、入力端子６３
の入力信号（ＬＡＴ３）は「Ｌ」に保持されることか
ら、入力端子６４の入力信号（SUBCLK）に拘わらず、駆
動信号（DRVENi）は、「Ｌ」に保持される。

【００６０】従って、レイテンシーが１または２（ＣＬ
＝１またはＣＬ＝２）では、駆動信号（DRVENi）によっ
て活性化信号発生回路１４の出力端子６１から起生する
駆動イネーブル信号（DRVENB）が影響を受けることがな
いことから、リセット信号（RDBLOW）によってデータ伝
送制御回路２７の動作が制御を受ける。

【００６１】他方、レイテンシー設定回路３３で、ＣＡ
Ｓレイテンシー３（ＣＬ＝３）が設定されると、入力端
子６３の入力信号（ＬＡＴ３）は「Ｈ」に保持される。
そのため、マスタクロック（ＣＬＫ）の２倍のサイクル
を有する入力信号（SUBCLK）が駆動信号（DRVENi）とし
て、活性化信号発生回路１４の入力端子３７に入力す
る。

【００６２】その結果、レイテンシー３（ＣＬ＝３）の
設定では、活性化信号発生回路１４からデータ伝送制御
回路２７に出力される駆動イネーブル信号（DRVENB）
は、マスタクロックの２倍のサイクルの補助クロック
（SUBCLK）となることから、データ伝送制御回路２７
は、マスタクロック（ＣＬＫ）の２倍のサイクルの補助
クロックに応じて、すなわちマスタクロック（ＣＬＫ）
の２クロックパルス分の遅れをもって、データ読取り回
路１３とデータ出力回路１５との断続を制御することと
なる。

【００６３】従って、ＣＡＳレイテンシー３（ＣＬ＝
３）では、データ読取り回路１３とデータ出力回路１５
との断続が、設定されたＣＡＳレイテンシーの値に応じ
た適正な遅れを与えられることから、データ読取り回路
１３からの出力データが誤って先の出力データに重複し
てデータ出力回路１５に送られることはなく、この出力
データの重複による誤動作を確実に防止することができ
る。

【００６４】図４は、ＣＡＳレイテンシーが１〜３（Ｃ
Ｌ＝１〜３）でのそれぞれの制御信号および出力データ
等のタイミングチャートである。ＣＡＳレイテンシー１
（ＣＬ＝１）では、列アドレス選択信号（COLSEL）選択
信号により得られた遅延信号（DYSEL ）が、図２に示し
た活性化信号発生回路１４のＮＡＮＤ４２に達すると、
インバータ４３にショットパルス「Ｌ」が入力し、これ
によりＮＡＮＤ４４の出力が「Ｌ」になることから、ラ
ッチ回路４７の出力端子４８から出力される活性化信号
（RMA ）が「Ｈ」になる。

【００６５】ＣＡＳレイテンシー１では、前記したとお
り、活性化信号発生回路１４の入力端子３７に入力する
駆動信号（DRVENi）が「Ｌ」に保持されている。また、
入力端子３８に入力するリセット信号（RDBLOW）は、デ
ータ出力回路１５がプリセット状態におかれていること
から、「Ｈ」に保持される。そのため、ＮＡＮＤ５４の
出力は、活性化信号（RMA ）が「Ｈ」に変化したことを
受けて、「Ｌ」に変化する。

【００６６】その結果、ラッチ回路６０の出力端子６１
すなわち駆動イネーブル信号（DRVENB）は、「Ｈ」とな
る。この駆動イネーブル信号（DRVENB）の変化により、
データ伝送制御回路２７がデータ読取り回路１３とデー
タ出力回路１５とを接続することにより、データ読取り
回路１３の両出力線１３ａおよび１３ｂのデータは、デ
ータ出力回路１５の入力端ＲＢＤおよびこれと相補的入
力端子ＲＢＤrev に転送される。

【００６７】このデータ転送により、前記したとおり、
リセット信号（RDBLOW）が「Ｌ」になることから、活性
化信号発生回路１４のラッチ回路４７およびラッチ回路
６０がリセットされる。両ラッチ回路４７および６０の
リセットにより、出力端子４８の活性化信号（RMA ）が
「Ｌ」に保持され、また駆動イネーブル信号（DRVENB）
が「Ｌ」に保持される。

【００６８】このＣＡＳレイテンシー１では、レイテン
シー設定回路３３からデータ出力回路１５のトリガ入力
信号となる出力イネーブル信号（QUTEN ）を受ける。こ
の出力イネーブル信号（QUTEN ）は、ＣＡＳ信号に同期
して、マスタクロックＣＬＫからの遅れを持つことな立
ち上がっていることから、データ出力回路１５は、ＣＡ
Ｓ信号からの遅れを示すことなく、出力データＤＱを出
力する。図４に示す例では、出力データＤＱは、いずれ
も４バースト長として、示されている。

【００６９】ＣＡＳレイテンシー２（ＣＬ＝２）では、
データ出力回路１５がトリガ入力信号として、レイテン
シー設定回路３３から出力イネーブル信号（QUTEN ）を
受けるまでは、ＣＡＳレイテンシー１におけると同様で
ある。レイテンシー１と異なる点は、レイテンシー設定
回路３３からの出力イネーブル信号（OUTEN ）がマスタ
クロックパルス（ＣＬＫ）の１クロックパルス分の遅れ
をもって入力する。この１クロックパルス分の遅れによ
り、ＣＡＳ信号から１クロック分の遅れで、データ出力
回路１５から出力データＤＱが出力される。

【００７０】また、ＣＡＳレイテンシー３（ＣＬ＝３）
では、レイテンシー２について説明したと同様に、レイ
テンシー設定回路３３からの出力イネーブル信号（OUTE
N ）がマスタクロックパルス（ＣＬＫ）の２クロックパ
ルス分の遅れをもって入力することから、ＣＡＳ信号か
ら２クロック分の遅れで、データ出力回路１５から出力
データＤＱが出力される。

【００７１】さらに、ＣＡＳレイテンシー３では、前記
したとおり、データ読取り回路１３とデータ出力回路１
５との断続が、設定されたＣＡＳレイテンシー３に応じ
た適正な遅れを与えられることから、データ読取り回路
１３からの出力データが誤って先の出力データに重複し
てデータ出力回路１５に送られることはなく、この出力
データの重複による誤動作を確実に防止することができ
る。

【００７２】本発明に係る前記半導体記憶装置１０で
は、前記したように、メモリアレイ１１への列アドレス
選択信号（COLSEL）の入力から、メモリアレイ１１から
のデータの読取りまでの処理時間、すなわちデータ読取
り回路１３の活性化間での処理時間がクロックに拘束さ
れることはなく、この処理時間をクロック周波数から独
立して設定することができることから、システムの動作
に柔軟性を与えることができる。

【００７３】このため、半導体記憶装置１０によれば、
例えば、１２５ＭＨｚ（８ｎｓサイクル）の例では、カ
ラムイネーブル信号からリードデータラッチに至る第１
ステージから第２ステージまでを１６ｎｓサイクルで実
行することが可能となる。

【００７４】前記したところでは、駆動イネーブル信号
（DRVENB）および活性化信号（RMA）のリセット信号と
して、データ出力回路１５の入力端子電圧の変化に関連
して変化するリセット信号（RDBLOW）を用いたが、この
リセット信号として、所定の周期を有するショットパル
スを採用することができる。また、本発明をパイプライ
ン処理にも適宜適用することができ、これにより一層の
高速処理が可能となる。

【００７５】

【発明の効果】本発明に係る半導体記憶装置では、前記
したように、データ読取り回路を活性化する活性化信号
は、アドレス信号に対して所定の時間遅れを与えられた
遅延信号に応じて生成されることから、メモリアレイか
らのデータを読み取る読取り回路の活性化は、クロック
に同期的に制御されることはなく、メモリアレイへのア
ドレス信号の入力後、所定の時間遅れをもって、非同期
的に行われる。

【００７６】従って、本発明によれば、メモリアレイへ
のアドレス信号の入力から、メモリアレイからのデータ
の読取りまでの処理時間がクロックに拘束されることは
なく、この処理時間をクロック周波数から独立して設定
することができることから、システムの動作に柔軟性を
与えることができる。また、本発明は、データ読取り回
路の動作を非同期とすることにより、このデータ読取り
回路のデータ読取り動作とは無関係にクロック周波数の
増大を図ることができることから、高速動作を得る上
で、極めて有利となる。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置を示すブロック図
である。

【図２】本発明に係る活性化信号発止回路の一例を示す
回路図である。

【図３】本発明に係るレイテンシー設定回路の一例を示
す回路図である。

【図４】本発明に係る半導体記憶装置の制御信号のタイ
ミングチャートである。

【符号の説明】

１０半導体記憶装置１１メモリアレイ１２データ出力線１３データ読取り回路１４活性化信号発生回路１５データ出力回路１６メモリセル１７ビット線１８ワード線１９列デコーダ２６遅延回路２７データ伝送制御回路２８ａおよび２８ｂＮＯＲ回路

Claims

【特許請求の範囲】

【請求項１】クロックパルスに同期するアドレス制御
信号に応じて起生されるアドレス信号を受け、該アドレ
ス信号に対応するアドレスのメモリセルに格納されたデ
ータを出力するメモリアレイと、該メモリアレイから出
力されたデータ信号を読み取るためのデータ読取り回路
と、前記アドレス信号に基づいて起生される遅延信号を
受け、前記メモリアレイからの前記データ信号を前記デ
ータ読取り回路が読み取るべく該データ読取り回路を活
性化させるための活性化信号を起生する活性化信号発生
回路と、前記データ読取り回路からのデータ信号を前記
クロックパルスに同期する出力イネーブル信号の入力に
応じて出力するデータ出力回路とを含む半導体記憶装
置。
【請求項２】前記遅延信号は前記アドレス信号を受け
る遅延回路により生成される請求項１記載の半導体記憶
装置。
【請求項３】前記データ読取り回路は、前記活性化信
号を受けると前記メモリアレイから出力される前記デー
タ信号を読み取り、当該データ信号を引き続く活性化信
号を受けるまで、その出力を保持するラッチ機能を有す
る請求項１記載の半導体記憶装置。
【請求項４】前記データ読取り回路と前記データ出力
回路との間には、前記データ読取り回路から出力された
データ信号の前記データ出力回路への伝送を制御するた
めのデータ伝送制御回路が挿入されている請求項３記載
の半導体記憶装置。
【請求項５】前記活性化信号発生回路および前記デー
タ出力回路に関連して、前記データ出力回路からのデー
タ出力に前記アドレス制御信号から所定のクロックパル
ス数の遅れを与えるためのレイテンシー信号を起生する
レイテンシー設定回路が設けられている請求項４記載の
半導体記憶装置。
【請求項６】前記活性化信号発生回路は、前記レイテ
ンシー設定回路から所定のレイテンシー信号を受ける
と、前記データ伝送制御回路に、前記データ読取り回路
から前記データ出力回路へのデータ伝送に所定のクロッ
クパルス数の遅れを与えるための制御信号を送出する請
求項５記載の半導体記憶装置。
【請求項７】前記レイテンシー設定回路には、レイテ
ンシー１、レイテンシイー２およびレイテンシー３の３
種類のレイテンシイーが選択的に設定可能であり、前記
設定回路は、レイテンシー１およびレイテンシー２で
は、零クロックパルスおよび１クロックパルスの遅れを
与えるためのレイテンシー信号を前記データ出力回路に
前記イネーブル信号としてそれぞれ送出し、レイテンシ
ー３では、２クロックパルスの遅れを与えるためのレイ
テンシー信号を、前記イネーブル信号として前記データ
出力回路に送出すると共に、前記活性化信号発生回路に
送出する請求項６記載の半導体記憶装置。
【請求項８】前記データ出力回路はイネーブル信号を
受けるごとに初期設定値としてその入力端子に所定の電
圧値を出力し、前記活性化信号発生回路は前記設定回路
からレイテンシー３のレイテンシー信号を受けない限り
前記データ読取り回路からのデータ出力を時間遅れを生
じることなく前記出力回路にスルーさせるようにデータ
伝送制御回路を動作させる請求項７記載の半導体記憶装
置。
【請求項９】前記メモリアレイは、複数のビット線お
よび複数のワード線を有し、前記アドレス制御信号はコ
ラムデコーダに送出されるＣＡＳ信号であり、前記コラ
ムデコーダから前記メモリアレイに送出されるアドレス
信号はコラム選択信号である請求項２、３、４、５また
は６記載の半導体記憶装置。
【請求項１０】前記コラムデコーダから送出されるコ
ラム選択信号が前記遅延回路を経て前記遅延信号となる
請求項９記載の半導体記憶装置。
【請求項１１】前記メモリアレイは前記コラム選択信
号を受けて該コラム選択信号に対応するメモリセルのビ
ット線およびこれと対をなすビット線から互いに相補的
な一対のデータ信号を前記データ読取り回路に出力する
請求項９記載の半導体記憶装置。
【請求項１２】前記データ読取り回路は、前記一対の
データ信号をそれらの電圧差に基づいて、それぞれが所
定値に増幅された一対の相補信号を出力する差動増幅機
能を有する請求項１１記載の半導体記憶装置。
【請求項１３】前記データ伝送制御回路は、それぞれ
が一対の入力端子を有する一対のＮＯＲ回路を備え、当
該一対のＮＯＲ回路のそれぞれの一方の入力端子に前記
一対の相補信号が入力し、それぞれの他方の入力端子に
前記活性化信号発生回路からの前記制御信号が入力し、
それぞれの出力信号が前記データ出力回路に入力する請
求項１２記載の半導体記憶装置。