JPH08316493A - 静電誘導トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 高周波・大出力のリセスゲート型ＳＩＴを提
供する。 【構成】 リセスゲート型ＳＩＴは、複数のｐ^＋ゲート
領域１６と複数のｎ^＋ソース領域１８と、ｐ^＋ゲート領
域１６を取り囲むように配置された帯状のｐ^＋ガードリ
ング領域１３（破線で囲まれた部分）を有する。最外側
に設けられたｐ^＋ゲート領域１６ａはｐ^＋ガードリング
領域１３に接続し、ｎ^＋ソース領域１８に挟まれたｐ^＋
ゲート領域１６ｂはその端部においてｐ^＋ガードリング
領域１３に接続する。ｐ^＋ガードリング領域１３の隅部
は、電界集中を緩和するように丸くされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は静電誘導トランジスタ
（以下、ＳＩＴとする）及びその製造方法に関する。

【０００２】

【従来の技術】従来の技術によるＳＩＴを図１３を用い
て説明する。同図（ａ）によれば、表面ゲート型ＳＩＴ
は、ドレイン領域となるｎ^＋基板１０１と、その上に設
けられたチャンネル領域となるｎエピタキシャル層１０
２と、該ｎエピタキシャル層１０２の表面に設けられた
ｎ^＋ソース領域１０３及びｐ^＋ゲート領域１０４とから
なる。このような表面ゲート構造であると、ゲート抵抗
が減少するために高周波特性が改善され、１ＧＨｚ程度
まで試作されている。また、ｐ^＋ゲート領域１０４の拡
散深さを２〜３μｍ以上にできるため、ｎエピタキシャ
ル層１０２の厚みが２０μｍの場合は２００〜３００Ｖ
の耐圧、同様に６μｍの場合は６０Ｖの耐圧を得ること
ができる。

【０００３】また、より高周波特性を改善させた構造と
して、同図（ｂ）及び（ｃ）に示されるリセスゲート型
ＳＩＴ及びサイドゲート型ＳＩＴが提案されている。リ
セスゲート型ＳＩＴでは、ｎエピタキシャル層１０２に
溝部１０５を設け、該溝部１０５の底部にｐ^＋ゲート領
域１０６に形成する。サイドゲート型ＳＩＴでは、ｎエ
ピタキシャル層１０２に設けた溝部１０７の両隅部にｐ
^＋ゲート領域１０８を形成する。それらのＳＩＴは、表
面ゲート型ＳＩＴに比べてゲート・ドレイン間容量Ｃgd
を減少することができるため、ほぼＵＨＦ帯の上限まで
電力利得が向上する。リセスゲート型ＳＩＴにおいて、
例えばｎエピタキシャル層１０２の厚みが６〜１０μｍ
程度とすると、１〜３ＧＨｚにおける電力利得は７〜１
０ｄＢであり、利得が１（０ｄＢ）となる最高周波数ｆ
max として数ＧＨｚの素子が得られる。

【０００４】高周波特性を高めるにはゲート・ドレイン
間容量Ｃgdを減少すればよく、Ｃgdを減少するにはｐ^＋
ゲート領域１０６の拡散深さＸｊを浅くすればよい。ま
た、Ｃgdはゲートとドレイン間の距離に反比例して増大
するので、Ｃgdを減少するにはｎエピタキシャル層１０
２を厚くすればよい。しかし、ｎエピタキシャル層１０
２を厚くすることは、電子がソースからドレインへ走行
することにより生ずる走行時間効果があり利得が低下す
るので、ｎエピタキシャル層１０２の厚みに関して、Ｃ
gdとｆmax とはトレ−ドオフの関係がある。

【０００５】また、ゲート・ドレイン間耐圧ＢＶgdを高
めるにはＸｊを増大すればよいが、それによりＣgdが増
大してしまい、ｐ^＋ゲート領域１０６の拡散深さＸｊに
関して、ＢＶgdとＣgdとはトレ−ドオフの関係がある。
このように、高周波特性と耐圧とは互いに関係がある。
尚、ＢＶgdはゲートとドレイン間のｐｎ接合の逆方向降
伏電圧であり、それによりドレインに印加可能な最大電
圧（ドレイン耐圧）が決定される。

【０００６】ところで、リセスゲート型ＳＩＴにおける
実際のＢＶgdは、素子内部の平面接合で決まる理論耐圧
よりも小さいものである。そこで、ゲートとドレインの
ｐｎ接合を逆方向バイアスして降伏電圧となる電圧を印
加し、表面を赤外線輻射顕微鏡で調べてみた。すると、
ｐ^＋＋ゲート領域１０６の最外周部で温度上昇が生じ
て、ゲート・ドレインの平面接合部分（理論耐圧が確保
される部分）ではなく、該最外周部にできる球状接合部
分あるいは円筒接合部分で耐圧が低下することが判明し
た。

【０００７】ＳＩＴにおける出力電力はドレイン電圧と
ドレイン電流との積に比例して増大するため、高周波・
大出力の素子を実現するには、高周波特性を損なわずに
ゲート・ドレイン間の厚みにより決まる理論耐圧を得る
のが最適設計である。しかしながら、実際のＢＶgdは理
論耐圧よりも低く、高周波・大出力のリセスゲート型Ｓ
ＩＴを形成するには、ＢＶgdを理論耐圧まで高めること
が求められる。尚、サイドゲート型ＳＩＴに関してもリ
セスゲート型ＳＩＴと同様のことがいえる。

【０００８】

【発明が解決しようとする課題】本発明の目的は、高周
波・大出力のリセスゲート型あるいはサイドゲート型Ｓ
ＩＴを提供することである。

【０００９】

【課題を解決するための手段】本発明による静電誘導ト
ランジスタは、ｎ^＋ドレイン領域と、前記ｎ^＋ドレイン
領域上に設けられたｎ型のチャンネル領域と、前記チャ
ンネル領域に設けられた複数のｎ^＋ソース領域と、前記
チャンネル領域に設けられた複数の溝部と、前記各溝部
の底部もしくは底部の一部から前記チャンネル領域に設
けられた複数のｐ^＋ゲート領域と、前記各ｐ^＋ゲート領
域と接続すると共に前記複数のｐ^＋ゲート領域の周囲に
配置されたｐ^＋ガードリング領域とを有する。前記複数
のｎ^＋ソース領域と前記複数のｐ^＋ゲート領域とは互い
に平行となるように配置され、かつ両外側にｐ^＋ゲート
領域を配置する。前記ｐ^＋ガードリング領域の幅は、前
記ｐ^＋ゲート領域と前記ｎ^＋ドレイン領域との距離若し
くは僅かに大きい程度とする。

【００１０】本発明による静電誘導トランジスタの製造
方法は、ｎ^＋型の半導体基板上にチャンネル領域となる
ｎ型の半導体層を形成する工程と、前記半導体層に帯状
のｐ^＋ガードリング領域を形成する工程と、前記半導体
層に複数の溝部を前記ｐ^＋ガードリング領域の内側に平
行となるように形成する工程と、前記溝部の底部に設け
られ前記ｐ^＋ガードリング領域と接続するように前記半
導体層に形成された複数のｐ^＋ゲート領域と、前記ｐ^＋
ガードリング領域の内側かつ前記複数のｐ^＋ゲート領域
と互い違いに配置された複数のｎ^＋ソース領域を前記半
導体層に形成する工程とを含む。

【００１１】

【作用】前記静電誘導トランジスタによれば、前記ｐ^＋
ゲート領域の周囲に前記ｐ^＋ガードリング領域を設ける
ことにより、空乏層が前記ｐ^＋ガードリング領域に達す
るかそれ以上に拡がる。それによりゲート・ドレイン間
耐圧ＢＶgdは、前記ｐ^＋ゲート領域の端部つまり球状接
合部分若しくは円筒接合部分ではなく平面接合部分で決
定され、大幅に向上することができる。

【００１２】前記製造方法によれば、前記ｐ^＋ガードリ
ング領域を形成後、前記溝部を前記ｐ^＋ガードリング領
域を一部含むようにその内側に形成することができ、そ
れにより、前記ｐ^＋ガードリング領域と接続するよう前
記ｐ^＋ゲート領域を形成することができる。

【００１３】

【実施例】以下、本発明による実施例を図面を参照して
説明する。

【００１４】図１（ａ）に示される様に、リセスゲート
型ＳＩＴは、複数のｐ^＋ゲート領域１６（１６ａ，１６
ｂを含む）と複数のｎ^＋ソース領域１８と、ｐ^＋ゲート
領域１６を取り囲むように配置された帯状のｐ^＋ガード
リング領域１３（破線で囲まれた部分）を有する。それ
らｐ^＋ゲート領域１６とｎ^＋ソース領域１８とは互い違
いに平行線状に配置される。

【００１５】同図（ｂ）に示される様に、最外側に設け
られたｐ^＋ゲート領域１６ａはｐ^＋ガードリング領域１
３に接続され、ｎ^＋ソース領域１８に挟まれたｐ^＋ゲー
ト領域１６ｂはその端部においてｐ^＋ガードリング領域
１３に接続される。またｐ^＋ガードリング領域１３の隅
部は、電界集中を緩和するように丸く形成される。更
に、ゲート・ソース間耐圧ＢＶgsの低下を防ぐため、ｎ
^＋ソース領域１８はＬ２≧Ｗgsとなるように形成するこ
とが望ましい。なお図中、Ｌ１はｐ^＋ガードリング領域
１３の幅、Ｌ２はｎ^＋ソース領域１８の端部とｐ^＋ガー
ドリング領域１３との距離、Ｗgsはｎ^＋ソース領域１８
とｐ^＋ゲート領域１６との距離を示す。

【００１６】更に、図２を参照してより詳細に説明す
る。同図は図１（ｂ）のＡ−Ａ´を示す断面図である。
リセスゲート型ＳＩＴは、ｎ^＋ドレイン領域（ｎ^＋基
板）１１と、該ｎ^＋ドレイン領域１１上に設けられた高
抵抗なチャンネル領域であるｎエピタキシャル層１２
と、ｎエピタキシャル層１２に設けられた溝部１４ａ，
ｂと、ｎエピタキシャル層１２上の絶縁膜１５と、溝部
１４ａ，ｂの底部からｎエピタキシャル層１２に形成さ
れたｐ^＋ゲート領域１６ａ，ｂと、ｎエピタキシャル層
１２にｐ^＋ゲート領域１６の外周囲部において接続する
ように設けられたｐ^＋ガードリング領域１３と、ｎエピ
タキシャル層１２に設けられたｎ^＋ソース領域１８と、
ｐ^＋ゲート領域１６及びｎ^＋ソース領域１８上にそれぞ
れ設けられたゲート電極１９及びソース電極２０と、ｎ
^＋ドレイン領域１１上に設けられたドレイン電極２１と
からなる。絶縁膜１５として、ＳｉＯ_２膜、ＳｉＮ膜、
ＰＳＧ膜あるいはそれらの複合膜を用いることができ
る。

【００１７】図中において、Ｗ１はｎエピタキシャル層
１２の厚み、Ｗ２はｐ^＋ゲート領域１６とｎ^＋ドレイン
領域１１間の距離、Ｗ３はｐ^＋ガードリング領域１３と
ｎ^＋ドレイン領域１１間の距離、Ｘｊはｐ^＋ガードリン
グ領域１３の拡散深さ、Ｒｊはｐ^＋ガードリング領域１
３の曲率半径を示す。なお、ＲｊはＸｊの８０％程度で
ある。

【００１８】例えば、Ｗ１を９μｍ、溝部１４の深さを
１〜１．５μｍ、ｐ^＋ゲート領域１６の拡散深さを約
０．５μｍとする。ｐ^＋ガードリング領域を有しない従
来型の素子の場合、ＢＶgdは５０〜６０Ｖ程度である。
それに対して、Ｌ１を８〜１３μｍ、Ｘｊを約２μｍと
するｐ^＋ガードリング領域１３を設けた本発明の素子の
場合、ＢＶgdは１２０〜１４０Ｖとなり、従来型の素子
に比べて約２倍以上の値が得られた。

【００１９】また上述した形状のとき、Ｗ２はｎ^＋ドレ
イン領域１１とｎエピタキシャル層１２の遷移領域を考
慮すると、約７μｍ程度である。その場合の理論耐圧は
ｐ^＋ゲート領域１６の平面接合部分で決まり１５６Ｖ程
度である。本発明によるｐ^＋ガードリング領域１３を有
する構造であると、理論耐圧の９０％近い値が得られた
ことになる。

【００２０】次に、ｐ^＋ガードリング領域１３の幅Ｌ１
に関して説明する。ｐ^＋ガードリング領域１３を設けた
ＳＩＴでは、ｐ^＋ガードリング領域１３とｎ^＋ドレイン
領域１１間にＣgd´という寄生容量が生じる。そのＣgd
´はｐ^＋ゲート領域１６とｎ^＋ドレイン領域１１間に形
成されるＣgdに対して十分小さくなければ、高周波特性
が劣化し具体的には電力利得が低下してしまう。そのた
めＣgd´を小さくする必要があり、それにはＬ１をでき
るだけ短くする方がよい。しかし、Ｌ１が短すぎると、
ｐ^＋ガードリング領域１３の周囲の円筒接合部分で耐圧
が決定されるため、耐圧ＢＶgdの低下を招くことにな
る。それゆえ、ｐ^＋ガードリング領域１３の幅Ｌ１は耐
圧ＢＶgdとの関係で決定する必要がある。

【００２１】図３は、Ｗ１を９μｍ、溝部１４の深さを
１〜１．５μｍ、ｐ^＋ゲート領域１６の拡散深さを約
０．５μｍ、Ｘｊを２μｍとしたＳＩＴにおいて、ｐ^＋
ガードリングの幅Ｌ１とゲート・ドレイン間耐圧ＢＶgd
との関係を示している。同図によれば、ＢＶgdはＬ１が
おおよそ８μｍ以上で飽和している。Ｌ１が８μｍ以上
では、表面での空乏層はｐ^＋ゲート領域１６からｎ^＋ド
レイン領域１１までの距離Ｗ２（おおよそ７〜７．５μ
ｍ）以上に拡がる。それにより表面での電界は緩和さ
れ、耐圧ＢＶgdは素子内部のｐ^＋ゲート領域１６の平面
接合部分で決定される。従って、耐圧を確保すると同時
に寄生容量Ｃgd´を小さくするには、ｐ^＋ガードリング
領域１３の幅Ｌ１をおおよそＷ２程度かごく僅かに大き
い寸法にすることが望ましい。

【００２２】図４は１本のソース長（平行線状の幅）が
１２０μｍで１００本並列接続（全ソース長１．２ｃ
ｍ）したリセスゲート型ＳＩＴのＳパラメ−タの測定よ
り計算した電力利得と周波数の関係を示す。本発明のＳ
ＩＴはＬ１を約８μｍとしたもので、ガードリング構造
を有していない従来型のＳＩＴと比較して示す。バイア
スは以下の条件である。尚、ｐ^＋ガードリングを有する
本発明のＳＩＴはＢＶgdが大きくなったので、Ｖdsは従
来型のＳＩＴの２倍の５０Ｖとした。

【００２３】 バイアス条件 Ｖds（ｖ） Ｉd （ｍＡ） Ｖgs（ｖ） 本発明のＳＩＴ ５０ ５０ −３．１７ 従来型のＳＩＴ ２５ ５０ −４．４５ 同図に示される様に、ＭＳＧ側では本発明のＳＩＴはＣ
gd´のために約０．５ｄＢ利得が低下しているが、ＭＡ
Ｇ側では必ずしもＣgdやＣgd´だけではなくインダクタ
ンス等の影響もでてくるので、従来型のＳＩＴとほぼ同
等が利得が上回る周波数もある。本発明のＳＩＴは従来
型のＳＩＴに比べて、殆ど周波数特性を劣化することな
く耐圧を２倍以上とすることができる。つまり、同一の
ソース長を有するＳＩＴにおいて、直流入力は２倍許容
でき、出力電力は２倍となる。

【００２４】次に、本発明による他の実施例を図５より
説明する。ｐ^＋ガードリング領域１３の隣接するように
ｎエピタキシャル層１２にｐ^＋フローティング領域２２
を形成する。ｐ^＋フローティング領域２２はｐ^＋ガード
リング領域１３を取り囲むように帯状に形成される。ｐ
^＋フローティング領域２２は、より高い耐圧を得るため
に二重、三重と設けても良いことは言うまでもない。こ
こでは多重にする場合も含めてｐ^＋フローティング領域
とする。

【００２５】更に、図６に示されるように、ｐ^＋ガード
リング領域１３の周囲にｎ^＋領域２３を設けてもよい。
ｎ^＋領域２３は、ｐ^＋ガードリング領域１３からの空乏
層の拡がりすぎを防ぐと共に、ＢーＢ´に沿う線で素子
を切断するダイシング領域として使用される。ｎ^＋領域
２３を設けることにより、素子を切断する場合にリーク
電流の発生と増加を防ぐことができる。また、ｎ^＋領域
２３の拡散深さは少なくともｐ^＋ガードリング領域１３
よりも深い方が望ましく、ｎ^＋ドレイン領域１１と接し
てもよい。尚、ｐ＋ガードリング領域１３の周囲にｐ^＋
フロ−ティング領域２２を設け、その周囲にｎ^＋領域２
３を設けてもよい。

【００２６】本発明によるＳＩＴの製造方法を図７乃至
図１２を参照して説明する。尚、それら図７乃至図１２
は、図１（ｂ）中のＡ−Ａ´断面部分を示している。

【００２７】まず、不純物密度が１×１０^１８〜１×１
０^１９ｃｍー^３程度、（１００）あるいは（１１１）面
を有するドレイン領域となるｎ^＋基板（以下、ｎ^＋ドレ
イン領域とする）１１を準備する。その上にＳｉＣｌ_４
とＨ_２による気相成長法により成長させた高抵抗なｎエ
ピタキシャル層１２を形成する。該ｎエピタキシャル層
１２の不純物濃度は１×１０^１３ｃｍ^−３以下、あるい
は１×１０^１３〜１×１０^１５ｃｍ^−３とする。また、
ジャストピンチオフ特性を得るために、ｎエピタキシャ
ル層１２のうち基板側の下部を不純物濃度１×１０^１３
ｃｍ^ー３とし、上部の２〜３μｍを基板側よりも不純物
密度の高い５×１０^１４〜１×１０^１５ｃｍ^−３程度と
しても良く、設計に応じて均一不純物密度または不均一
不純物密度分布の層としても良いことは言うまでもな
い。その後、図示しないＳｉＯ_２等をマスクに用いて、
イオン注入法等によりｐ^＋ガードリング領域１３を形成
する（図７）。

【００２８】次いで、ｎエピタキシャル層１２上に図示
しないＳｉＯ_２膜等をマスクに用いて、ｎエピタキシャ
ル層１２にリセスゲートとなる複数の溝部１４ａ，ｂと
をＲＩＥ法により形成する。最外側部の溝部１４ａは長
手方向にｐ^＋ガードリング領域１３と部分的に重なるよ
うに形成され、溝部１４ｂは図示しない端部でｐ^＋ガー
ドリング領域１３と重なるように形成される。溝部１４
ａ，ｂの幅はそれぞれ２μｍ，１μｍで深さは１〜１．
５μｍとする。隣接する溝部１４の間隔は例えば３〜７
μｍとすれば良い。ＲＩＥはＳＦ_６とＯ_２ガスの混合プ
ラズマを用いる（図８）。

【００２９】その後、絶縁膜１５、例えば０．５〜１μ
ｍ程度の厚い酸化膜をｎエピタキシャル層１２の全面を
水蒸気中で酸化して形成する。ＣＦ_４あるいはＣＦ_４と
ＣＨＦ_３の混合ガスによるＲＩＥにより溝部１４ａ，ｂ
の底部にのみ窓明けを行い、ｎエピタキシャル層１２を
露出させる。続いて、それら窓明けをした領域へボロン
による拡散或いはイオン注入法によりｐ^＋ゲート領域１
６ａ，ｂを形成する。この工程によりｐ^＋ガードリング
領域１３とｐ^＋ゲート領域１６ａとが接続される。尚、
ｐ^＋ゲート領域１６ｂも同様に、その図示しない端部で
ｐ^＋ガードリング領域１３に接続される。ｐ^＋ゲート領
域１６の拡散深さは０．５μｍ程度である（図９）。

【００３０】次いで、全面にレジスト等のマスクパタ−
ン１７を形成し、ソース領域となる部分の絶縁膜１５を
ＲＩＥ法等により除去してｎエピタキシャル層１２を露
出させる（図１０）。前記露出したｎエピタキシャル層
１２にイオン注入法によりリンあるいは砒素を打込み、
ｎ^＋ソース領域１８を形成する。その後マスクパタ−ン
１７を除去する。尚マスクパタ−ン１７としてＳｉＯ_２
等を用いた場合、ｎ^＋ソース領域１８をｎ型不純物を添
加した多結晶シリコンからの拡散によっても形成できる
（図１１）。その後、上述のように形成したｐ^＋ゲート
領域１６、ｎ^＋ソース領域１８及びｎ^＋ドレイン領域１
１それぞれにゲート電極１９、ソース電極２０及びドレ
イン電極２１を形成する（図１２）。

【００３１】尚、リセスゲート型ＳＩＴに関して説明し
たが、サイドゲート型ＳＩＴに関してもガードリング領
域１３を設けることにより同様のことがいえる。また、
Ｓｉを材料としたＳＩＴのみならず、他のＧａＡｓ，Ｉ
ｎＰ等の化合物半導体についても適用できることはいう
までもない。

【００３２】

【発明の効果】リセスゲート型もしくはサイドゲート型
ＳＩＴにおいて、ゲート領域の周囲にガードリング領域
を設けることにより、著しくゲート・ドレイン接合の高
い素子を得ることができる。本発明のＳＩＴは高周波特
性を殆ど劣化することなく、従来型のＳＩＴに比べてド
レイン・ソース間に印加できる電圧は２倍以上となり、
高出力なＳＩＴを提供することができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１実施例のＳＩＴを模式的
に示す平面図であり、（ｂ）は同図（ａ）の丸印部分の
拡大図である。

【図２】図１（ｂ）のＡ−Ａ´に沿った断面図である。

【図３】ガードリングの幅Ｌ１とゲート・ドレイン間耐
圧ＢＶgdとの関係を示すグラフ図である。

【図４】本発明によるＳＩＴの電力利得の周波数特性を
示すグラフ図である。

【図５】本発明による第２の実施例のＳＩＴを模式的に
示す断面図である。

【図６】本発明による第３の実施例のＳＩＴを模式的に
示す断面図である。

【図７】本発明によるＳＩＴの製造方法を示す第１の工
程断面図である。

【図８】本発明によるＳＩＴの製造方法を示す第２の工
程断面図である。

【図９】本発明によるＳＩＴの製造方法を示す第３の工
程断面図である。

【図１０】本発明によるＳＩＴの製造方法を示す第４の
工程断面図である。

【図１１】本発明によるＳＩＴの製造方法を示す第５の
工程断面図である。

【図１２】本発明によるＳＩＴの製造方法を示す第６の
工程断面図である。

【図１３】（ａ）は従来のリセスゲート型ＳＩＴを模式
的に示す断面図であり、（ｂ）は従来のサイドゲート型
ＳＩＴを模式的に示す断面図だる。

【符号の説明】

１１…ｎ^＋ドレイン領域（ｎ^＋基板）、１２…ｎエピタ
キシャル層 １３…ｐ^＋ガードリング領域、１４…溝部、１５…絶縁
膜 １６…ｐ^＋ゲート領域、１７…マスクパタ−ン、１８…
ｎ^＋ソース領域 １９…ゲート電極、２０…ソース電極、２１…ドレイン
電極 ２２…ｐ^＋フローティング領域、２３…ｎ^＋領域

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【手続補正書】

【提出日】平成８年５月１５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項７

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正内容】

【０００３】 また、より高周波特性を改善させた構造
として、同図（ｂ）及び（ｃ）に示されるリセスゲート
型ＳＩＴ及びサイドゲート型ＳＩＴが提案されている。
リセスゲート型ＳＩＴでは、ｎエピタキシャル層１０２
に溝部１０５を設け、該溝部１０５の底部にｐ^＋ゲート
領域１０６に形成する。サイドゲート型ＳＩＴでは、ｎ
エピタキシャル層１０２に設けた溝部１０７の両隅部に
ｐ^＋ゲート領域１０８を形成する。それらのＳＩＴは、
表面ゲート型ＳＩＴに比べてゲート・ソース容量Ｃｇｓ
及びゲート・ドレイン間容量Ｃｇｄを減少することがで
きるため、ほぼＵＨＦ帯の上限まで電力利得が向上す
る。リセスゲート型ＳＩＴにおいて、例えばｎエピタキ
シャル層１０２の厚みが６〜１０μｍ程度とすると、１
〜３ＧＨｚにおける電力利得は７〜１０ｄＢであり、利
得が１（０ｄＢ）となる最高発振周波数ｆｍａｘとして
数ＧＨｚの素子が得られる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】 高周波特性を高めるにはゲート・ソース
容量Ｃｇｓ及びゲート・ドレイン間容量Ｃｇｄを減少す
ればよく、Ｃｇｄを減少するにはｐ^＋ゲート領域１０６
の拡散深さＸｊを浅くすればよい。また、Ｃｇｄはゲー
トとドレイン間の距離に反比例して増大するので、Ｃｇ
ｄを減少するにはｎエピタキシャル層１０２を厚くすれ
ばよい。しかし、ｎエピタキシャル層１０２を厚くする
ことは、電子がソースからドレインへ走行することによ
り生ずる走行時間効果により利得が低下するので、ｎエ
ピタキシャル層１０２の厚みに関して、Ｃｇｄとｆｍａ
ｘとはトレードオフの関係がある。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】 また、ゲート・ドレイン間耐圧ＢＶｇｄ
を高めるにはＸｊを増大すればよいが、それによりゲー
ト領域とドレイン領域との間の距離が短くなりＣｇｄが
増大してしまう。即ち、ｐ^＋ゲート領域１０６の拡散深
さＸｊに関して、ＢＶｇｄとＣｇｄとはトレードオフの
関係がある。このように、高周波特性と耐圧とは互いに
関係がある。尚、ＢＶｇｄはゲートとドレイン間のｐｎ
接合の逆方向降伏電圧であり、それによりドレインに印
加可能な最大電圧（ドレイン耐圧）が決定される。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】 更に、図２を参照してより詳細に説明す
る。同図は図１（ｂ）のＡ−Ａ′を示す断面図である。
リセスゲート型ＳＩＴは、ｎ^＋ドレイン領域（ｎ^＋基
板）１１と、該ｎ^＋ドレイン領域１１上に設けられた高
抵抗なチャンネル領域であるｎエピタキシャル層１２
と、ｎエピタキシャル層１２に設けられた溝部１４ａ，
ｂと、ｎエピタキシャル層１２上の絶縁膜１５と、溝部
１４ａ，ｂの底部からｎエピタキシャル層１２に形成さ
れたｐ^＋ゲート領域１６ａ，ｂと、ｎエピタキシャル層
１２にｐ^＋ゲート領域１６ａの外周囲部において接続す
るように設けられたｐ^＋ガードリング領域１３と、ｎエ
ピタキシャル層１２に設けられたｎ^＋ソース領域１８
と、ｐ^＋ゲート領域１６及びｎ^＋ソース領域１８上にそ
れぞれ設けられたゲート電極１９及びソース電極２０
と、ｎ^＋ドレイン領域１１上に設けられたドレイン電極
２１とからなる。絶縁膜１５として、ＳｉＯ_２膜、Ｓｉ
Ｎ膜、ＰＳＧ膜あるいはそれらの複合膜を用いることが
できる。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正内容】

【００２３】 バイアス条件 Ｖｄｓ（ｖ） Ｉｄ（ｍＡ） Ｖｇｓ（ｖ） 本発明のＳＩＴ ５０ ５０ −３．１７ 従来型のＳＩＴ ２５ ５０ −４．４５ 同図に示される様に、ＭＳＧ（Ｍａｘｉｍｕｍ Ｓｔａ
ｂｌｅ Ｇａｉｎ）、即ち、最大安定利得に関して、本
発明のＳＩＴはＣｇｄ′のために約０．５ｄＢ利得が低
下しているが、ＭＡＧ（Ｍａｘｉｍｕｍ Ａｖａｉｌａ
ｂｌｅ Ｇａｉｎ）、即ち、最大有能利得については必
ずしもＣｇｄやＣｇｄ′だけではなくインダクタンス等
の影響もでてくるので、従来型のＳＩＴとほぼ同等で利
得が上回る周波数もある。本発明のＳＩＴは従来型のＳ
ＩＴに比べて、殆ど周波数特性を劣化することなく耐圧
を２倍以上とすることができる。つまり、同一のソース
長を有するＳＩＴにおいて、直流入力は２倍許容でき、
出力電力は２倍となる。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】 次に、本発明による他の実施例を図５よ
り説明する。ｐ^＋ガードリング領域１３と隣接するよう
にｎエピタキシャル層１２にｐ^＋フローティング領域２
２を形成する。ｐ^＋フローティング領域２２はｐ^＋ガー
ドリング領域１３を取り囲むように帯状に形成される。
ｐ^＋フローティング領域２２は、より高い耐圧を得るた
めに二重、三重と設けても良いことは言うまでもない。
ここでは多重にする場合も含めてｐ^＋フローティング領
域とする。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】

【発明の効果】 リセスゲート型もしくはサイドゲート
型ＳＩＴにおいて、ゲート領域の周囲にガードリング領
域を設けることにより、著しくゲート・ドレイン接合耐
圧の大きい素子を得ることができる。本発明のＳＩＴは
高周波特性を殆ど劣化することなく、従来型のＳＩＴに
比べてドレイン・ソース間に印加できる電圧は２倍以上
となり、高出力なＳＩＴを提供することができる。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 一導電型のドレイン領域と、前記ドレイ
   ン領域上に設けられた一導電型のチャンネル領域と、前
   記チャンネル領域に設けられた一導電型の複数のソース
   領域と、前記チャンネル領域に設けられた複数の溝部
   と、前記各溝部の底部もしくは底部の一部から前記チャ
   ンネル領域に設けられた反対導電型の複数のゲート領域
   とを含み、前記複数のソース領域と前記複数のゲート領
   域とは互いに平行となるように配置され、前記各ゲート
   領域と接続すると共に前記複数のゲート領域の周囲に配
   置されかつ前記チャンネル領域に設けられた反対導電型
   のガードリング領域を有することを特徴とする静電誘導
   トランジスタ。
2. 【請求項２】 前記複数のソース領域は、それぞれ前記
   複数のゲート領域に挟まれて配置されることを特徴とす
   る請求項１記載の静電誘導トランジスタ。
3. 【請求項３】 前記ガードリング領域の幅は、前記ゲー
   ト領域と前記ドレイン領域との距離以上であることを特
   徴とする請求項１記載の静電誘導トランジスタ。
4. 【請求項４】 前記ガードリング領域の外周囲部に配置
   されかつ前記チャンネル領域に設けられた反対導電型の
   フロ−ティング領域を有することを特徴とする請求項１
   記載の静電誘導トランジスタ。
5. 【請求項５】 前記ガ−トリング領域の外周囲部に配置
   されかつ前記チャンネル領域に設けられた一導電型の半
   導体領域を有することを特徴とする請求項１記載の静電
   誘導トランジスタ。
6. 【請求項６】 前記半導体領域は、ダイシング領域とし
   て用いられることを特徴とする請求項５記載の静電誘導
   トランジスタ。
7. 【請求項７】 ドレイン領域となる一導電型の半導体基
   板を用意する工程と前記半導体基板上にチャンネル領域
   となる一導電型の半導体層を形成する工程と、 前記半導体層に帯状の反対導電型のガードリング領域を
   形成する工程と、 前記半導体層に複数の溝部を前記ガードリング領域の内
   側に平行線状に形成する工程と、 前記溝部の底部から前記半導体層に設けられ前記ガード
   リング領域と接続するように形成された反対導電型の複
   数のゲート領域と、 前記ガードリングの内側かつ前記複数のゲート領域と互
   い違いに配置された一導電型の複数のソース領域を前記
   半導体層に形成する工程とを具備することを特徴とする
   静電誘導トランジスタの製造方法。