Nothing Special   »   [go: up one dir, main page]

JP2002540602A - トレンチゲート電界効果型素子を備えた電子装置 - Google Patents

トレンチゲート電界効果型素子を備えた電子装置

Info

Publication number
JP2002540602A
JP2002540602A JP2000607271A JP2000607271A JP2002540602A JP 2002540602 A JP2002540602 A JP 2002540602A JP 2000607271 A JP2000607271 A JP 2000607271A JP 2000607271 A JP2000607271 A JP 2000607271A JP 2002540602 A JP2002540602 A JP 2002540602A
Authority
JP
Japan
Prior art keywords
trench
region
boundary
source
auxiliary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000607271A
Other languages
English (en)
Inventor
レイモンド、ジェー．イー．ヒュティング
アダム、アール．ブラウン
ホルガー、シュリグテンホルスト
マーク、エイ．ガイダ
ステフェン、ダブリュ．ホッジスキス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Publication of JP2002540602A publication Critical patent/JP2002540602A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8122—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)

Abstract

(57)【要約】 トレンチゲート電界効果型素子は半導体本体２とトレンチ３とを備え、トレンチは第１主面２ａ中に延在して多角形ソースセル４の規則的なアレイを画定する。各ソースセルはソース領域５ａ，５ｂと本体領域６ａ，６ｂとを含み、本体領域は共通のより深い領域２０からソース領域を分離する。ゲートＧは、本体領域それぞれにより導電性チャネルを制御するために前記トレンチ内でそれに沿って延在する。各ソースセル４は中央半導体領域６０を備えており、この領域は前記本体領域より高レベルでドープされ、より深い領域と逆導電型を有し、そのより深い領域と共にダイオードを形成する。各ソースセル４は内方トレンチ境界３ａと外方多角形トレンチ境界３ｂとを備え、内方トレンチ境界は中央半導体領域６０を含む中央補助セル１０ａの境界を定める。複数のトレンチ部分３０は内方トレンチ境界３ａから外方トレンチ境界３ｂに外方向に放射状に延在している。複数のトレンチ部分は内方及び外方トレンチ境界間の領域を複数の区分に分離する。各区分の一方の辺は他方の辺より長い。各区分は補助ソースセル１０ｂを形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はトレンチゲート電界効果型素子を備えた電子装置に関し、特に、限定
するものではないが、トレンチ絶縁型ゲートパワートランジスタなどのトレンチ
絶縁型ゲート電界効果型パワー素子に関する。
【０００２】
【従来の技術】
ＵＳ−Ａ−５３８７５２８（当社参照番号：ＰＨＢ３３８０４）には、第１及
び第２の対向する主面を含む半導体本体と、それぞれがトレンチに囲まれた複数
の多角形のソースセルの規則的なアレイを第１の主面で画定するように第１の主
面中に延在するトレンチとを含むトレンチゲート電界効果型素子を備えた電子装
置が記載されている。多角形ソースセルは、それぞれある導電型のソース領域と
逆導電型の本体領域とを含み、本体領域は、ソース領域を同じ導電型の共通のよ
り深い領域、通常は、ドレイン遷移領域から分離させている。ゲートは、対応す
るソース領域とより深い領域との間の本体領域のそれぞれを介して導電性チャネ
ルを制御するトレンチ内部でそのトレンチに沿って延在する。
【０００３】 素子の凹凸を増加し、かつ、望ましくないなだれ降伏を回避するために、各多
角形セルは逆導電型の中央半導体領域を含む。この領域は、本体領域よりも高レ
ベルでドープがなされている。この高ドープ領域は多角形ソースセルにおけるな
だれ降伏の位置を制御するので、その領域は、トレンチゲートから離れ、素子の
この領域とドレイン領域とが形成するダイオードのスイッチングを、ホール電流
を制御することにより遅延させる。これにより電圧が高くなるまでなだれ降伏の
始まりが遅延され、さらに、降伏をより制御でき、素子から素子への再現が可能
になる。
【０００４】
【発明が解決しようとする課題】
こうした中央の高ドープ領域は素子の凹凸を改善するが、こうした中央の高ド
ープ領域が必要な場合には、達成可能な半導体の単位面積当りのセルの最高数に
制限が加えられ、そうでない場合より少なくなる。半導体の単位面積当りに多数
のソースセルを含むことは、望ましいことである。というのは、そのため素子内
の利用可能なチャネルが増加するので、高ドレイン・ソース電流が可能になり、
それにより固有オン抵抗が低くなるからである。これは特に、パワー切替え機能
に重要である。固有オン抵抗（ＲＤＳｏｎ）は以下のように定義される。 （ＶＤＳ／ＪＤＳ）×（Ａ／Ｚ） 但し、ＶＤＳはドレイン・ソース電圧であり、ＪＤＳは単位長さ当りのドレイン
・ソース電流であり、Ａは能動素子領域（受動周辺端末を除く）であり、Ｚは素
子に沿った電流の境界線である。
【０００５】 単位面積当りのソースセルの数を増やすためには、ＥＰ−Ａ−０７４６０３０
の図６を参照して記載されているように、ＥＰ−Ａ−０７４６０３０が提案する
ことは、中央の半導体又は凹凸領域がソースセルから省略され、Ｎ個のソースセ
ルの１つを凹凸又は中央半導体領域のみを含む非能動セルと置き換えることであ
る。即ち、Ｎ個のソースセルの１つは、ソース領域が含まれず素子の電流保持機
能には貢献することはない。代わりに、ＥＰ−Ａ−０７４６０３０の図１３を参
照して開示されているように、凹凸又は中央半導体領域がこの場合もソースセル
から省かれて、Ｎ個のソースセル毎に、ソースセル群（図１３Ｂに示す例では４
個の群）を単一の大型能動凹凸セルと置換することが提案されている。即ち、こ
の置換されたセルにはソース領域と共に中央又は凹凸領域が含まれている。しか
し、図１３を参照しながら説明されるように、この技術では、凹凸セルが残りの
セルより大きくなるので、チャネル幅全体が短くなり、凹凸セルがなかった場合
の固有オン抵抗よりも高くなることになる。
【０００６】 本発明の目的は、固有オン抵抗を低減しながら、素子に凹凸を形成することを
可能にするトレンチゲート電界効果型素子を備えた電子装置を提供することであ
る。
【０００７】
【課題を解決するための手段】
ある態様では、本発明は、それぞれソース領域及び本体領域を含む複数のソー
スセルの規則的なアレイを有し、前記各ソースセルはソース領域間の本体領域の
導電チャネル部分を介して導電を制御するゲートを含むトレンチにより境界が定
められ、さらに他の領域を有するトレンチゲート電界効果型素子を備えた電子装
置を提供し、前記トレンチは、多角形ソースセル毎に、内方及び外方トレンチ境
界を画定し、前記内方トレンチ境界は前記他の領域と逆導電型の比較的高いドー
プ領域を囲み、素子の凹凸を増大させ、前記内外方トレンチ境界間の部分は、前
記内方トレンチ境界から外方トレンチ境界に外方向に放射状に延在しているトレ
ンチの複数の部分により複数の変則補助ソースセルに分離されている。
【０００８】 他の態様では、本発明は、それぞれソース領域及び本体領域を含む複数の多角
形ソースセルの規則的なアレイを有し、各多角形ソースセルは前記ソース領域間
の本体領域の導電性チャネル部分を介して導電性を制御するゲートを含むトレン
チにより境界が定められ、さらにより深い領域を有するトレンチゲート電界効果
型素子を備えた電子装置を提供し、前記トレンチは、多角形ソースセル毎に、内
方及び外方トレンチ境界線を画定して、前記内方トレンチ境界線は前記他の領域
と逆導電型の比較的高いドープ領域の境界を定めて、素子の凹凸を増大させ、前
記内方及び外方トレンチ境界間の部分は、前記内方トレンチ境界から前記外方ト
レンチ境界に外方向に放射状に延在するトレンチの複数の部分により、複数の補
助ソースセルに分離され、前記補助ソースセルは前記内方トレンチ境界が境界を
定めた部分の形状とは異なる形状をしている。
【０００９】 他の態様では、本発明は、請求項１に記載のトレンチゲート電界効果型素子を
備えた電子装置を提供する。
【００１０】 素子が拡張モード素子の場合には、本体領域はソース領域とは逆導電型となる
。
【００１１】 本発明によるトレンチゲート電界効果型素子を備えた電子装置では、各多角形
ソースセルが比較的高レベルのドープがなされた半導体領域を有し、素子の凹凸
を改善し、同時に、内方トレンチ境界から外方トレンチ境界に向けて外方向に放
射状に延在しているトレンチ部分を用いてソースセルを複数の補助ソースセルに
分割することよって素子のチャネル幅の全長を増加させることにより素子の固有
オン抵抗を低くすることができ、そのためトレンチ部分それぞれが電界効果型素
子のゲートの一部を画定し、チャネル幅全長、即ち、素子の電流保持機能全体に
貢献する。
【００１２】 本発明による様々な好ましい特色は従属請求項に詳述される。
【００１３】 実施例では、第１及び第２の相対する主面を有する半導体本体と、第１の主面
に延在するトレンチとを有し、前記トレンチによりそれぞれ境界が定められる正
多角形ソースセルの規則的なアレイが第１の主面で画定され、各ソースセルはソ
ース領域及び本体領域を含み、本体領域は共通のより深い領域からソース領域を
分離し、さらに、対応するソース領域とより深い領域との間の本体領域それぞれ
により導電性チャネルを制御する前記トレンチ内に当該トレンチに沿って延在す
るゲートを含み、各ソースセルは前記より深い領域と逆導電型の前記本体領域よ
り高レベルのドープがなされている中央半導体領域を含むトレンチゲート電界効
果型素子を備えた電子装置が提供され、各多角形ソースセルでは、前記トレンチ
が内方及び外方同軸トレンチ境界を画定し、内方トレンチ境界は中央半導体領域
を含む中央補助セルを境界づけ、さらに、前記トレンチは内方トレンチ境界から
外方多角形トレンチ境界に向けて外方向に放射状に延在する複数のトレンチ部分
を備え、内方及び外方トレンチ境界間の部分を複数の補助周辺セルに分離し、各
補助周辺セルは補助ソース領域及び補助本体領域を有し、補助本体領域は補助周
辺セル境界に隣接して導電性チャネル部分を備え、チャネルを介して、関連する
補助周辺領域とより深い領域間の導電性チャネルがゲートにより制御可能である
。内方及び外方トレンチ境界はどちらも六角形である。補助周辺セルは一辺が他
辺より長い変則なのが好ましい。
【００１４】 他の実施例では、第１及び第２の相対する主面を有する半導体本体と、第１主
面に延在するトレンチとを含み、トレンチによりそれぞれ境界の定められた六角
形のソースセルの規則的なアレイが第１主面で画定され、各六角形ソースセルは
ソース領域及び本体領域を含み、本体領域は共通の他の領域からソース領域を分
離し、さらに、対応するソース領域とより深い領域の間の本体領域それぞれを介
して導電性チャネルを制御する前記トレンチ内において当該トレンチに沿って延
在するゲートとを有し、各六角形ソースセルは前記より深い領域と逆導電型を有
する前記本体領域より高レベルにドープがなされた中央半導体領域を含むトレン
チゲート電界効果型を含む電子装置が備えられており、各六角形のソースセルで
は、前記トレンチは内方及び外方同軸六角形トレンチ境界を画定して、内方及び
外方六角形トレンチ境界の対称軸が一致し、内方トレンチ境界は中央半導体領域
を含む中央補助セルの境界を定めて、前記トレンチは複数のトレンチ部分を有し
、前記複数のトレンチ部分は内方六角形トレンチ境界の異なる角部から外方六角
形トレンチ境界の対応する角部に向けて外方向に放射状に延在しており、内方及
び外方六角形トレンチ境界の間の部分を複数の補助周辺セルに分離して、前記複
数の補助周辺セルは中央補助セルを囲み外方トレンチ境界内に囲まれており、各
補助周辺セルは補助ソース領域と補助本体領域を有し、補助本体領域は補助周辺
セルのトレンチ境界に隣接して導電性チャネル部分を備え、前記チャネル部分を
介して、関連する補助ソース領域と前記より深い領域の間の導電性チャネルはゲ
ートにより制御可能となっている。
【００１５】 他の実施例では、第１及び第２の相対する主面を有する半導体本体と、第１の
主面に延在するトレンチとを有し、前記トレンチによりそれぞれ境界の定められ
た複数の規則的なソースセルから成る規則的なアレイが第１の主面で画定され、
各ソースセルはソース領域及び本体領域を含み、本体領域は共通のより深い領域
からソース領域を分離し、さらに、前記トレンチ内に該トレンチに沿って延在す
るゲートとを含み、対応するソース領域とより深い領域の間の本体領域それぞれ
を介して導電性チャネルを制御し、各ソースセルは前記より深い領域と逆導電型
を有し前記本体領域より高レベルでドープされている中央半導体領域を含むトレ
ンチゲート電界効果型素子を備えた電子装置が備えられ、各ソースセル毎に、前
記トレンチは同軸状内方及び外方トレンチ境界を画定して、内方トレンチ境界は
正六角形を画定し、外方トレンチ境界は波状又は城郭状で、十八辺を有し、六辺
の第１集合のそれぞれは六角形の内方トレンチ境界の各異なる辺に相対し平行状
態にあり、２つの連続する辺により前記集合の隣接する辺に接続され、外方トレ
ンチ境界の隣接辺は互いに６０度の角度にあり、内方トレンチ境界は中央半導体
領域を含む中央補助セルの境界を定め、前記トレンチは内方トレンチ境界から外
方トレンチ境界に外方向に放射状に延在している複数のトレンチ部分を有し、内
方及び外方トレンチ境界の相対する辺の中間点の間にトレンチ部分が交互に延在
して、残りのトレンチ部分は内方及び外方トレンチ境界の対応する角部の間で延
在しており、トレンチ部分は内方及び外方トレンチ境界の間の部分を前記トレン
チが境界を定めた複数の補助周辺セルに分離し、各補助周辺セルは補助ソース領
域と補助本体領域を有し、前記補助本体領域は補助周辺セルのトレンチ境界に隣
接して導電性チャネル部分を備え、前記チャネル部分を介して関連する補助ソー
ス領域と前記より深い領域の間の導電性チャネルはゲートにより制御可能である
。
【００１６】 他の実施例では、第１及び第２の相対する主面を有する半導体本体と、第１の
主面に延在するトレンチとを有し、前記トレンチによりそれぞれ境界が定められ
た複数の六角形のソースセルの規則的なアレイが第１の主面で画定され、各六角
形ソースセルはソース領域及び本体領域を含み、本体領域は共通するより深い領
域からソース領域を分離し、さらに前記トレンチ内で該トレンチに沿って延在す
るゲートとを有し、対応するソース領域と前記より深い領域の間の本体領域それ
ぞれを介して導電性チャネルを制御し、各六角形ソースセルは前記より深い領域
と逆導電型を有し前記本体領域より高レベルでドープがなされている中央半導体
領域を含むトレンチゲート電界効果型素子を備えた電子装置が提供され、各六角
形ソースセルでは、前記トレンチは内方及び外方同軸状六角形トレンチ境界を画
定し、内方トレンチ境界の対称軸は外方トレンチ境界の対称軸から３０度だけ対
称に偏っており、内方トレンチ境界は中央半導体領域を含む中央補助セルの境界
を定め、前記トレンチは複数のトレンチ部分を含み、前記複数のトレンチ部分は
内方トレンチ境界の各異なる角部から外方トレンチ境界の対応する角部に向けて
外方向に放射状に延在しており、トレンチ部分は内方及び外方トレンチ境界間の
部分を複数の補助周辺セルに分離し、各補助周辺セルは前記トレンチにより画定
された境界を有し、補助周辺セルは中央補助セルを囲み、外方トレンチ境界内に
囲まれて、各補助周辺セルは補助ソース領域及び補助本体領域を含み、補助本体
領域は補助周辺セルのトレンチ境界に隣接して導電性チャネル部分を備え、前記
チャネル部分を介して関連する補助ソース領域と前記他の領域の間の導電性チャ
ネルはゲートにより制御可能である。
【００１７】 上記の実施例それぞれの好ましい例では、ソース領域はある導電型の半導体領
域であり、本体領域はその逆導電型であり、他の領域から前記ソース領域を分離
し、前記他の領域は前記のある導電型であり、中央半導体領域は本体領域と同じ
導電型であり、当該本体領域より高レベルにドープがなされている。トレンチゲ
ート電界効果型素子がｎ個のチャネル拡張モード素子を形成するように、前記あ
る導電型はｎ導電型であるのが好ましい。他の可能性としては、デプリーション
モード素子は、本体領域が前記他の領域と同じ導電型を有するように形成可能で
ある。
【００１８】 他の例では、ソース領域は、半導体領域よりもショットキー接触領域として形
成することもできる。
【００１９】
【発明の実施の形態】
本発明の実施例は、添付図面を参照しながら例として説明されることになる。
【００２０】 図面はすべて概略的で縮尺通りには描かれていないことに注意すべきである。
図面の明瞭性及び便宜のために図面の各部分の相対的な寸法や比率は誇張された
り縮小したりして図示されている。同じ又は同様な参照符号は一般に様々な実施
例における符合する特色や同様の特色を参照するために使用される。
【００２１】 図１と図２を参照すると、本発明によるトレンチゲート電界効果型素子を備え
た電子装置の第１実施例が例示されている。
【００２２】 図２はトレンチゲート電界効果型素子１のソース又はユニットセル４を介した
概略横断面図であり、図１は電子装置の一部の頂面図、即ち、図２の矢印Ａの方
向から見た図を示す。但し、表面の特徴において、絶縁層や金属化層などは除か
れている。
【００２３】 図２に最も明瞭に示してあるように、素子１は、第１及び第２の相対する主面
２ａと２ｂを有する半導体本体２を含む。トレンチ３は第１の主面２ａ中に延在
して、図１の点線ＤＬで示してあるように、トレンチ３によりそれぞれ境界が定
められた多角形ソース又はユニットセル４の規則的なアレイを第１の主面で画定
する。図１は周囲のユニットセルの一部により囲まれた１つの完全なユニットセ
ルだけを示している。しかし、当然のことながら、素子がパワー素子の場合には
、素子は、通常、何万もの同じユニットセル、即ち、同じ形状とサイズのセルか
ら構成される。
【００２４】 各多角形ソースセル４は、ある導電型、この例ではｎ型導電型のソース領域５
と、逆導電型、この例では、ｐ型導電型の本体領域６とを含み、本体領域６は前
記ある導電型の（図２参照）共通のより深い領域２０からソース領域５を分離す
るものである。ゲートＧはトレンチ３内でそのトレンチ３に沿って延在して、対
応するソース領域５とより深い領域２０の間の本体領域６それぞれを介して導電
性チャネル７を制御する。
【００２５】 各多角形ソースセル４は本体領域６とは反対の導電性で、さらに領域６より高
レベルのドープがなされている中央半導体領域６０を含んでおり、この中央半導
体領域６０はより深い領域２０と共にダイオードを形成する。
【００２６】 図１に示すように、トレンチ３は各多角形ソース又はユニットセル４の内方ト
レンチ境界３ａと外方トレンチ境界３ｂを画定する。内方トレンチ境界３ａは、
中央半導体領域６０を含む中央補助セル１０ａの境界を定めるものである。トレ
ンチ３は、内方トレンチ境界３ａから外方トレンチ境界３ｂへ外方向に放射状に
延在している複数のトレンチ部分３０を備えている。トレンチ部分３０は、内方
及び外方トレンチ境界３ａと３ｂ間の部分を、中央補助セル１０ａを囲む複数の
補助周辺セル１０ｂに分離するので、補助周辺セルは外方トレンチ境界３ｂで囲
まれている。
【００２７】 図１から理解されるように、各補助周辺セル１０ｂは、トレンチにより境界が
定められ、各補助周辺セル１０ｂのトレンチ境界は内方及び外方トレンチ境界の
一部と２つの隣接トレンチ部分３０により画定されている。
【００２８】 各補助周辺セル１０ｂには補助ソース領域５ａ及び補助本体領域６ａが含まれ
、補助本体領域６ａは、補助周辺セル１０ｂの内部トレンチ境界の全周囲に導電
性チャネル部分７ａを備えており、導電性チャネル部分７ａを介して、関連する
補助ソース領域５ａとより深い領域２０との間の導電性チャネルは、ゲートＧに
より制御可能である。
【００２９】 図１と図２に示す実施例では、トレンチゲート素子は、トレンチ３内に形成さ
れたゲートＧを備えた絶縁型ゲートトレンチ素子である。この素子は、トレンチ
の壁部に形成されたゲート誘電性層９ａと、導電性ゲート９ｂ（図２参照）を形
成するようにゲート誘電性層９ａの頂部のトレンチ内に積層された導電性材料と
を含む。
【００３０】 図２に示すように、絶縁層は頂部又は第１主面２ｂに形成され、トレンチ３を
越えて、ソース領域５の一部に延在する絶縁領域１３を画定するようにパターン
化され、その後、金属化層が積層されてソース電極１１が形成される。図２には
図示されていないが、当業者には当然理解できるように、ソース電極１１を形成
するのに使用される金属化層がパターン化されてゲート電極が画定される。ゲー
ト電極は、ソース電極１１から電気的分離された位置で絶縁物中に形成されたコ
ンタクト窓を介して導電性ゲート９ｂに接触している。
【００３１】 図１と図２に示す例では、より深い共通領域２０は、単結晶基板２１上に形成
された前記した前者の導電型の比較的高い抵抗を有するエピタキシャル層である
。前記単結晶基板２１はより高レベルでドープされているが、導電型は同じであ
る。基板２１は十分にドープされているので、第２の主面２ｂ上にその後の金属
化層１２によりオーム接触が形成される。したがって、図１と図２に示す素子は
垂直方向に絶縁されたトレンチゲート電界効果型トランジスタを形成し、金属化
層１１と１２はそれぞれトランジスタのソース電極とドレイン電極を形成する。
【００３２】 通常、半導体本体は単結晶シリコンを含み、導電性ゲート９ｂは、高レベルに
ドープがなされた導電性多結晶シリコンから形成される。金属化層とオーム接触
を形成できる程度に基板２１とソース領域５ａのドーピングが実施される。通常
、ソース領域のドープ濃度は、リン又はヒ素原子１０１９乃至１０２０個ｃｍ− ３ である。通常、本体領域６のドープ濃度は、ボロン原子約１０１６乃至２×１
０１７個ｃｍ−３である。
【００３３】 図２に示すように、中央半導体領域６０は、第１主面２ｂから本体領域６より
も深く半導体本体に延在し、トレンチ３の底部３１に延在又はそれを越えて延在
する。しかし、中央半導体領域６０は本体領域６０と同じ深度である。中央半導
体領域のドーピングは、ソース領域に過度にドープするほどのものではなく、通
常は、ボロン原子１０１８乃至１０１９個ｃｍ−３である。
【００３４】 図２に示すトレンチ絶縁型ゲート電界効果型トランジスタ構造は、任意の周知
の技術を用いて製造可能であり、実際の横断面構造、特に、トレンチ絶縁型ゲー
トの実際の構造は図２に示すものとは異なっている。例えば、ＵＳ−Ａ−５３７
８６５５又はＥＰ−Ａ−０７４６０３０に記載の製造方法を使用して図２に示す
絶縁型ゲート電界型トランジスタを形成する。
【００３５】 図１に戻ると、本実施例では、ユニットセル４は六角形であり、六角最密アレ
イに構成されている。内方及び外方トレンチ境界３ａと３ｂは正六角形の形状で
あり、内方及び外方トレンチ境界は互いに同軸状であり、それらの対称軸は同一
なので、六角形内方トレンチ境界の各辺は外方トレンチ境界３ａの対応辺に平行
である。
【００３６】 各ユニットセル４では、各トレンチ部分３０は六角形内方トレンチ境界３ａの
各角部から外方六角形３ｂの対応する角に外方向に放射状に延在しているので、
６つのトレンチ部分３０が形成され、補助周辺セル１０ｂそれぞれの形状は半六
角形となり、１方の辺（図１の放射方向最外方辺１０ｂ’）は他の辺より長くな
る。六角形の内方及び外方トレンチ境界３ａと３ｂの相対的なサイズに応じて、
半六角形補助周辺セルは六角形中央補助セル１０ａの半分と同じサイズとなる。
補助セルの半分と同じサイズの半六角形として補助周辺セルを形成すると、補助
周辺セルがより大きい半六角形により形成される場合に達成されるよりも大きい
単位面積当りチャネルの量を提供する。本明細書で使用されているように、用語
「外方向に放射状に延在する」とは、トレンチ部分３０がそれぞれユニットセル
の中心Ｃを通過する異なる線上に在ることを意味していることを理解すべきであ
る。
【００３７】 図１と図２に示すトレンチ絶縁型ゲート電界効果型トランジスタの各ユニット
セル１０は、中央に高ドープ半導体領域を備えており、この領域はドレイン遷移
領域２０と本体ダイオードを形成する。当業者により理解されるように、この本
体ダイオードは電圧クランプを実施し、なだれ降伏の位置を制御し、ユニットセ
ル中のホール電流経路をトレンチから離すように制御して、素子の凹凸を改良す
る。図１と図２に示すトレンチ絶縁型ゲート電界効果型トランジスタではオン抵
抗が改良される（低くなる）、というのは、以下に説明されるように、ユニット
セル４を複数の周辺補助ソースセル１０ｂに分離する放射方向外方向に延在する
トレンチ部分３０があると素子の単位面積当りのチャネル幅全長とソース−ドレ
イン電流が同じ素子表面面積で増加することになるからである。
【００３８】 導入部において述べたように、固有オン抵抗（ＲＤＳｏｎ）は、以下のように
定義される。 ＲＤＳｏｎ＝（ＶＤＳ／ＪＤＳ）×（Ａ／Ｚ） １） 但し、ＶＤＳはドレイン・ソース電圧であり、ＪＤＳは単位長さ当りのドレイン
・ソース電流であり、Ａは能動素子領域（即ち、電界軽減又は他の受動終端部を
除く素子部分）であり、Ｚは素子に沿った電流の周縁である。
【００３９】 図１と２に示す素子の固有オン抵抗ＲＤＳｏｎは図３を援用すれば決定できる
であろう。図３は、図１と図２に示す素子のトレンチ３の形状配置を概略的に示
す。
【００４０】 上記の方程式１から理解されるように、単位長さ当りの所与のドレイン・ソー
ス電圧とドレイン・ソース電流では、固有オン抵抗は比率Ａ／Ｚにより判定され
る。対応する本体領域内に含まれている単一ソース領域の境界を定める単一六角
形トレンチ境界を有する従来の六角形ユニットセルでは、この比率は以下のよう
にして得られる。 Ａ／Ｚ＝（ａ＋ｂ）２／４ａ ２） 但し、ａは本体領域幅であり、ｂはトレンチ幅（図３を参照）である。
【００４１】 図１及び図２に示すユニットセル１０においては、この比率は、以下のように
して得られる。 Ａ／Ｚ ＝｛２×３１／２×（ａ＋ｂ）２＋３ａｂ｝／（８ａ×３１／２＋６ａ） ３） 以下の表１は、本体幅ａが１乃至１５μｍ（マイクロメータ）で、各場合とも
、トレンチ幅ｂが２．３μｍでの比率Ａ／Ｚの計算を示している。表１の第２列
は図１に示すユニットセル１０の比率Ａ／Ｚを示しており、第３列は従来の六角
形セルの同じ比率Ａ／Ｚを示す。表１の最後の４番目の列は従来の六角形ユニッ
トセルの比率Ａ／Ｚと図１に示すユニットセルの比率Ａ／Ｚとの間の百分率差Δ
を示している。表１から分かるように、比率Ａ／Ｚは２０乃至３０％分減少し、
ＲＤＳｏｎでもそれ相応の減少がみられる。
【００４２】 表１ 本体幅ａ Ａ／Ｚ図１ユニットセル Ａ／Ｚ従来技術六角形ユニットセル Δ （μｍ） （μｍ） （μｍ） （％） ０ − − − １ ２．２５ ２．７２ ２０．９ ２ １．９６ ２．３１ １７．９ ３ １．９８ ２．３４ １８．２ ４ ２．０８ ２．４８ １９．２ ５ ２．２１ ２．６６ ２０．４ ６ ２．３５ ２．８７ ２２．１ ７ ２．５０ ３．０９ ２３．６ ８ ２．６６ ３．３２ ２４．８ ９ ２．８２ ３．５５ ２５．９ １０ ２．９９ ３．７８ ２６．４ １１ ３．１５ ４．０２ ２７．６ １２ ３．３２ ４．２６ ２８．３ １３ ３．４９ ４．５０ ２８．９ １４ ３．６６ ４．７４ ２９．５ １５ ３．８３ ４．９９ ３０．３ 図２に示すように、図１と図２に示す素子では、各ユニットセルの中央補助セ
ル１０ａは、補助ソース領域５ｂからドレイン遷移領域２０まで導電性チャネル
部分７ｂを画定する補助本体領域６ｂ内で形成された補助ソース領域５ｂを有す
る補助ソースセルを形成する。これは、中央補助セル１０ａも素子のチャネル幅
全体に貢献するので、固有オン抵抗を低減することができることを意味する。し
かし、中央補助セル１０ａは不活性セルで、単に中央半導体又は凹凸領域６０の
みから構成される場合もある。補助ソース領域５ｂを省くと、ユニットセルが占
有する面積を狭めることができる。但し、中央補助セルが提供するであろうチャ
ネル部分を犠牲にすることになる。特定の形状に応じて、補助ソース領域を省く
と、なだれチャネル全体が減少するのでＲＤＳｏｎが増加する、というのは、補
助中央セルはＺには貢献しないからである。
【００４３】 図２に示すように、ソース金属化層１１は、従来の方式で補助ソース領域５ａ
及び５ｂをそれらの対応する補助本体領域６ａ及び６ｂに短絡して、寄生バイポ
ーラ動作が阻止される。しかし、これは必ずしも必要ではなく、周辺補助ソース
セルの補助本体領域６ａは浮動しながら、絶縁層１３は補助本体領域６ａを被覆
するようにパターン化される。これによりオン抵抗ＲＤＳｏｎは小さくなる、と
いうのは、ソース接触、即ち、ユニットセル全体が小さくなるので、所与のＺに
必要な面積Ａは小さくなるが、面積Ａが小さくなると素子の凹凸に悪影響を及ぼ
すことになるからである。
【００４４】 接合部でのトレンチ交差部を除いてトレンチ３の幅ｂが均一であることは、理
解されるであろう。素子の製造を容易化し、角部での電界を減少させるために、
図１及び図２に示すトレンチ３の幅は角部付近、特に、外方トレンチ境界３ｂと
トレンチ部分３０との間の角部で局所的に広くなり、こうした角部の角が丸くな
る。
【００４５】 本発明の他の実施例を以下に記載する。それらの実施例では、トレンチ絶縁型
ゲート電界効果型トランジスタは、図１に示すものとは異なる形状構成を有する
ユニット又はソースセルを備えているが、図２を参照して記載された構成と同じ
構成を備えている。したがって、以下の実施例それぞれは、形状構成だけを以下
に詳細に説明する。
【００４６】 図４は、本発明によるトレンチ絶縁型ゲート電界効果型トランジスタを含む電
子装置１の第２実施例のユニット又はソースセル４０の形状配置を示す（再び、
点線ＤＬで画定されている）。図４に示す構成では、この場合も、トレンチの幅
は均一で、交差から離れており、内方トレンチ境界３ａの形状も六角形である。
しかし、本例では、外方トレンチ境界３ｂ’の形状は城郭状又は波状であり、連
続する辺又は縁３００ｂから構成され、各辺又は縁は、六角形内方トレンチ境界
の対応辺又は縁と同じ長さで平行に並べられており、隣接する辺又は縁３００ｂ
は第１及び第２連続辺又は縁３０１ｂと３０２ｂにより接合されるので、（内方
トレンチ境界の方向から）辺又は縁３０１ｂは隣接する縁３００ｂと６０度、さ
らに隣接する縁３００ｂと６０度の角度を形成する。即ち、縁３００ｂ， ３０
１ｂ及び３０２ｂは互いに６０度である。
【００４７】 図４に示すユニットセル４０は、六角形内方トレンチ境界３ａの一辺の中間点
から外方トレンチ境界の対応辺又は縁３００ｂの中間点にそれぞれが延在する複
数のトレンチ部分３０ａと、内方六角形トレンチ境界３ａの角部から対応する縁
３０１ｂと３０２ｂとの間の交差にそれぞれ延在する複数のトレンチ部分３ｂ’
とを含み、各補助周辺セル１０ｂも中央セルとは異なる形状であって、変則形状
であり、半六角形の形状をしている。図示の実施例では、半六角形補助周辺セル
は六角形中央セル１０ａの半分と同じサイズである。
【００４８】 図４に示すユニットセル４０により、図１に示すトレンチ部分３０と外方トレ
ンチ境界３ｂ間の鋭角が回避されるので、こうした角部で電界が高くなる問題が
緩和される。図５は、本発明によるトレンチ絶縁型ゲート電界効果型トランジス
タの他の実施例のソース又はユニットセル４００の形状配置を示す。
【００４９】 図５に示すように、ここでも、トレンチの幅は均一で、交差点から離れており
、内方及び外方トレンチ境界３ａ及び３ｂ’は、図１に示すように、六角形状で
同軸状である。しかし、図５に示す構成では、六角形の外方トレンチ境界３ｂ”
の３つの対称軸は、六角形の内方トレンチ境界の対称軸に関して３０度回転され
、各トレンチ部分３０は、六角形状の内方トレンチ境界３ａから六角形状の外方
トレンチ境界３ｂ”の最近辺の中間点まで延在する。これにより図１を参照して
上記された鋭角の角部の問題が回避され、図５の最小角度αは約９０度となり、
図４に示す比較的複雑な構造が回避される。さらに、図５に示す形状構成では交
差又は十字路に寄り集まるトレンチの部分の最高数が４（例えば、図５の矢印Ｄ
で示された点）で、図１の十字路に寄り集まるトレンチの部分の最高数は６（図
１の矢印Ｅで示すように）なので、図５に示す構成のトレンチの交差点又は十字
路は図１に示す構成のトレンチ交差点又は十字路より小さくなる。例えば、トレ
ンチの幅が通常１μｍである場合には、図５に示す形状の最も広いトレンチ十字
路又は交差点は約１．６μｍであり、図１に示す構成では、最も広い十字路又は
交差点は同じ実質１μｍのトレンチネットワークでは約２μｍである。
【００５０】 図５に示すトレンチ絶縁型ゲート電界効果型トランジスタのソース又はユニッ
トセル４００は、ｐ本体短部の形成を可能にするように面２ａに合致するｐ本体
領域の面積６’ａが小さくなり、かつ、変則六角形の形状をもつように、ソース
領域５を導入するのに使用されたマスクが画定されるという点において、図１に
示すものとも異なっている。これは写真平版で簡単に実施され、図５に示す部分
６’ａの形状は、図１と図４に示すようになる場合もその逆の場合もあることを
理解すべきである。
【００５１】 上記の実施例それぞれでは、内方及び外方トレンチ境界の１つ又は複数は六角
形状である。しかし、利用可能な半導体面積を効果的かつ効率的に使用するため
にユニットセルの実装を緊密にできさえすれば、内方及び外方トレンチ境界の他
の形状が可能になる。こうした制約は内方トレンチ境界には必ずしも必要ではな
く、例えば、内方トレンチ境界は多角形状である必要はなく、例えば、円形でも
かまわない。
【００５２】 上記のように、図４と図５に示す実施例は、鋭角の角部を回避する図１に示す
実施例よりも有益である。しかし、これは、単位領域当りのチャネル幅が短くな
りオン抵抗ＲＤＳｏｎが高くなるという犠牲を払っている。こうした３つの実施
例の中では、図１は最も低いＲＤＳｏｎを提供し、図５は最も高いＲＤＳｏｎを
提供する。図１の鋭角の角部における高電界の問題は、図１の点線５ｃで示され
ているように、ソース領域５が周辺補助セル１０ｂの鋭角の角部中に完全に延在
しないようにソース領域５を導入するのに使用されたマスクを修正することで克
服又は少なくとも緩和可能である。これにより、チャネル幅全体の極めてわずか
な長さを損失するだけで鋭角の角度における高電界の問題が回避又は少なくとも
緩和できる。同じ方法は、必要と考えれば図４と図５に示す実施例、例えば、図
５の点線５ｃで示されているように、鋭角の約９０度の角部に適用することもで
きる。修正されたマスクの形状は、角部における面２ａに到達する本体領域６ｃ
が望ましい形状になるようなものが望ましい。当然のことながら、ここの修正に
よりソース領域及び本体領域の間並びにソース又は本体領域及びトレンチ３の間
の境界への鋭角縁部の導入が回避されるのが望ましい。
【００５３】 図６乃至図１５は、他のソース又はユニットセル構成４０１乃至４０６を例示
する極めて概略的な図である。各構成において、内方及び外方トレンチ境界３ａ
と３ｂはそれぞれ矩形（長方形）である。
【００５４】 図６乃至図１５は素子のトレンチ３のみを示しており、単一線として単純に示
されている。
【００５５】 図６に示すユニットセル４０１では、矩形内方トレンチ境界３ａの対称軸は、
外方トレンチ境界３ｂの対称軸から４５度（対称軸間の角度の半分）だけ偏って
おり、トレンチ部分３０は内方トレンチ境界３ａの角部から外方トレンチ境界３
ｂの対応する辺の中間点に延在している。
【００５６】 図７は図６に示す構成の修正を示す。この修正では、ユニットセル４０２はト
レンチ部分３０を複数個含んでおり、前記トレンチ部分３０は外方トレンチ境界
３ｂの角部から内方トレンチ境界の辺の中間点に延在している。しかし、この構
成の欠点は、図１を参照して上記したように、外方トレンチ境界の縁部の間の角
度が不本意な鋭角であることである。というのは鋭角の角部では高電界が発生し
やすいからである。
【００５７】 図８は、ユニットセル４０３は、図６に示す両トレンチ部分３０を含んでおり
、図７に示すトレンチ部分３０が備えられている。この利点はトレンチ部分３０
の数を増やすことで利用可能なチャネル幅をさらに増加させることであるが、こ
の場合も、斜め方向に延在するトレンチ部分３０と外方トレンチ境界３ｂの縁部
の間の角部とが鋭角になるという欠点がある。
【００５８】 図９は、他のソース又はユニットセル４０４の構成を例示する。この構成では
、内方及び外方トレンチ境界はどちらも矩形であるが、この場合にはそれらの対
称軸が一致している。図９に示す構成において、図１０に示すユニットセル４０
５では、トレンチ部分３０が内外方トレンチ境界の縁部の相対する中間点の間に
延在している。
【００５９】 図１０は、図９に示すユニットセルの修正例を示す。図１０に示すユニットセ
ル４０５では、トレンチ部分３０は内方及び外方トレンチ境界の対応角部の間に
延在している。この場合も、図１０に示す構成は、図９に示す構成と比べてチャ
ネル幅全体が増加する、というのは、図１０に示すトレンチ部分３０は、図９に
示すトレンチ部分９０より長いからである。しかし、これはトレンチ部分３０と
外方トレンチ境界３ｂの縁部のと間の角部が鋭角になるという犠牲を払っている
。この結果、不本意な高電界が発生することになる。
【００６０】 図１１は、他のソース又はユニットセル４０６の構成を例示している。この構
成でも、内方及び外方トレンチ境界が矩形になりそれらの対称軸が同一になる。
この場合は、トレンチ部分３０は、対応する角部間及び対抗縁部の中間点間に延
在している。これには図９又は図１０に示す構成と比較してチャネル幅全体が長
くなるという利点があるが、図１０のように、斜方向トレンチ部分３０と外方ト
レンチ境界の縁部の間の角部が鋭角になるという欠点がある。
【００６１】 図６乃至図１１の内方トレンチ境界３ａは上記のように円形であり、必ずしも
多角形である必要はないことを理解すべきである。例えば、内方及び外方トレン
チ境界の１つが六角形であり、他は矩形であるような他のソース又はユニットセ
ル形状が可能である。図１２乃至図１５は、本発明を具体化する素子のユニット
セル４０７，４０８，４０９及び４１０の他の例を示す。こうしたユニットセル
４０７，４０８，４０９及び４１０それぞれは、トレンチ境界１０ａと１０ｂと
の間の他の中間トレンチ境界１０ｃを有し、トレンチ境界は、図１２と図１３に
おける六角形状、図１４と図１５における矩形である。内方及び中間境界１０ａ
及び１０ｃはトレンチ部分３０を放射方向に延在させることで接続され、中間及
び外方トレンチ境界３０が同心状の補助ソースセル１０ｂの集合を画定する。図
１２と図１５では、内方及び中間トレンチ境界１０ａと１０ｃの間に延在してい
るトレンチ部分３０は、中間及び外方トレンチ境界１０ｃと１０ｂとの間のトレ
ンチ部分３０から、トレンチ境界１０ｂの対称軸間の角度の半分だけ偏っている
。鋭角の角部は、図６乃至図１５に示すトレンチ境界にある場合、上記のように
、鋭角の角部に高電界が発生する問題は、ソース領域５が鋭角の角部内に延在し
ないようにソース領域５を鋭角化することによって、回避又は少なくとも緩和で
きる。
【００６２】 上記の各実施例では、さらに放射方向に延在するトレンチ部分又はスポークを
追加することにより、チャネル幅全体が長くなることが理解される。しかし、当
然のことながら、補助セルの最小のサイズはフォトリソグラフィ上の考慮により
制限される。
【００６３】 上記の各実施例では、トレンチゲート電界効果型素子は、絶縁型ゲート電界効
果型トランジスタである。しかし、ゲートは絶縁ゲートではなく、いわゆるショ
ットキーゲートである場合にも本発明は適用可能である。ショットキーゲートで
は、ゲート誘電層がなく、導電性ゲートが低ドープチャネル部分を用いてショッ
トキーバリヤを形成する金属から形成されるので、ショットキーバリヤにある空
乏層によりショットキーゲートがチャネル部分に容量性結合される。さらに、当
業者には理解できるように、ソース領域が、金属化層と本体領域との間のショッ
トキーバリヤを形成することにより、ショットキーソース領域として形成される
場合にも本発明を提供することができる。
【００６４】 上記の各実施例では、トレンチゲート電界効果型素子は絶縁型ゲート電界効果
型トランジスタである。しかし、本発明は、逆導電型の基板２１を備えたり、第
２主面２ｂに対面し領域２１中を延在する逆導電型の領域を備えたいわゆるアノ
ード短絡絶縁ゲートバイポーラトランジスタを形成することにより、トレンチ絶
縁型ゲートバイポーラトランジスタ（ＩＧＢＴ）に適用可能である。
【００６５】 当然のことながら、ｎ型導電型チャネル電界効果素子とは異なるｐ型導電型チ
ャネルを提供するためには、上記の導電型を反転すればよいことは理解できるで
あろう。さらに、上記の実施例はエンハンスメントモード（ノーマリ・オフ）素
子であるが、本発明はデプリーション・モード素子にも適用可能である。
【００６６】 上記の素子は単結晶性シリコン本体で形成されるが、本発明は、シリコン・ゲ
ルマニウム（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、ゲルマニウム及びＩＩＩ−Ｖ
又はＩＩ−ＶＩ半導体材料などの他の半導体材料でのこうした素子の形成にも適
用できる。
【００６７】 図２は、ソース及びドレイン電極１１と１２が半導体本体の対抗面上に備えら
れている垂直方向トレンチ電界効果型素子を示しているが、本発明は垂直方向ト
レンチ電界効果型素子に適用可能であり、この素子では、第１及び第２主面間に
主電流経路があるが、ドレイン接触１２はソース接触１１と同一面上にある。
【００６８】 本開示を読むと、他の変更や修正は当業者には明らかであろう。こうした変更
と修正は、半導体素子やその部品の設計、製造及び使用ですでに周知の等価又は
他の特色も含んでいる。こうした特色は、本明細書ですでに述べた特色の代わり
に又は加えて使用可能である。
【００６９】 請求項は本明細書において特色の特定の組合せになるよう構成されているが、
本発明の開示の範囲は、請求項に請求されたのと同じ発明に関するものであれ、
本発明と同じ技術問題の任意又はすべてを軽減するものであれ、新規な特色又は
明示的又は暗示的に本明細書に開示された特色の新規な組合せ又は特色の一般化
も含んでいることが理解されるべきである。
【００７０】 本願の出願人は、本出願の出願又は本願から誘導された他の出願中にはこうし
た特色及び／又はこうした特色の組合せにあわせて新しい請求項を形成すること
が可能であることを通告する。
【図面の簡単な説明】
【図１】 トレンチゲート電界効果型素子のソース又はユニットセルの配置構成を例示す
るために素子の頂面から絶縁及び金属化層を除いた本発明の第１実施例によるト
レンチゲート電界効果型素子を備えた電子装置の一部の概略頂面図である。
【図２】 図１に示すトレンチゲート電界効果型素子のユニットセルの構造を例示するた
めに図１により例示された素子の一部の概略横断面図である。
【図３】 ソース又はユニットセルの配置構成を説明する図１に示す頂面図の単純化バー
ジョンを示す図である。
【図４】 本発明による装置の第２実施例のソース又はユニットセルの配置構成を示す図
１と同様の頂面図である。
【図５】 本発明による装置の第３実施例のソース又はユニットセルの配置構成を例示す
る図１及び図４と同様な頂面図である。
【図６】 本発明による装置の他の実施例のソース又はユニットセルの配置構成を例示す
る極めて概略的な図である。
【図７】 本発明による装置の他の実施例のソース又はユニットセルの配置構成を例示す
る極めて概略的な図である。
【図８】 本発明による装置の他の実施例のソース又はユニットセルの配置構成を例示す
る極めて概略的な図である。
【図９】 本発明による装置の他の実施例のソース又はユニットセルの配置構成を例示す
る極めて概略的な図である。
【図１０】 本発明による装置の他の実施例のソース又はユニットセルの配置構成を例示す
る極めて概略的な図である。
【図１１】 本発明による装置の他の実施例のソース又はユニットセルの配置構成を例示す
る極めて概略的な図である。
【図１２】 本発明による装置の他の実施例のソース又はユニットセルの配置構成を例示す
る極めて概略的な図である。
【図１３】 本発明による装置の他の実施例のソース又はユニットセルの配置構成を例示す
る極めて概略的な図である。
【図１４】 本発明による装置の他の実施例のソース又はユニットセルの配置構成を例示す
る極めて概略的な図である。
【図１５】 本発明による装置の他の実施例のソース又はユニットセルの配置構成を例示す
る極めて概略的な図である。
【符号の説明】
１ トレンチゲート電界効果型素子 ２ 半導体本体 ３ トレンチ ４ 多角形ソースセル ５ ソース領域 ６ 本体領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アダム、アール．ブラウン オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 ホルガー、シュリグテンホルスト オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 マーク、エイ．ガイダ オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 ステフェン、ダブリュ．ホッジスキス オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5F102 FA01 GA14 GB06 GC08 GD01 GJ03 GL03 GR11 GR13 GS03 GS07

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 第１及び第２の反対側の主面を有する半導体本体と、前記第１主面中に延在す
    るトレンチとを含み、前記トレンチによりそれぞれ境界が定められる多角形ソー
    スセルの規則的なアレイが前記第１主面において画定され、各多角形ソースセル
    はソース領域及び本体領域を含み、前記本体領域は共通のより深い領域から前記
    ソース領域を分離しており、さらに、前記トレンチ内で当該トレンチに沿って延
    在するゲートとを含み、前記ゲートは前記対応するソース領域と前記より深い領
    域との間の本体領域それぞれにより導電性チャネルを制御し、各多角形ソースセ
    ルは中央半導体領域を含み、前記中央半導体領域は前記本体領域より高レベルで
    ドープがなされて前記より深い領域と逆導電型を有し前記より深い領域と共にダ
    イオードを形成する、トレンチゲート電界効果型素子を備えた電子装置であって
    、各多角形ソースセルでは、前記トレンチは内方トレンチ境界及び外方トレンチ
    境界を画定し、前記内方トレンチ境界は前記中央半導体領域を含む中央補助セル
    の境界を定め、前記トレンチは前記内方トレンチ境界から前記外方トレンチ境界
    に向けて外方向に放射状に延在する複数のトレンチ部分を有し、前記内方及び外
    方トレンチ境界間の部分を複数の区分に分離して、各区分は、少なくとも１辺が
    少なくとも他の１辺より長い前記トレンチが形成する複数の辺を備えた境界を有
    し、各区分は、補助ソース領域及び補助本体領域を有する補助ソースセルを形成
    し、前記補助本体領域は前記区分の境界に隣接して導電性チャネル部分を有し、
    前記チャネル部分を介して前記関連した補助ソース領域と前記より深い領域との
    間の導電性チャネルは、前記トレンチ内のゲートにより制御可能であることを特
    徴とする、トレンチゲート電界効果型素子を備えた電子装置。
  2. 【請求項２】 各多角形ソースセルの前記内方トレンチ境界も多角形であり、前記トレンチ部
    分は前記多角形内方トレンチ境界の複数の角部から放射状に延びている請求項１
    に記載の装置。
  3. 【請求項３】 各多角形ソースセルの前記内方及び外方トレンチ境界は同軸六角形であり、前
    記複数のトレンチ部分は前記六角形内方及び外方トレンチ境界の対応する複数の
    角部間に延在している請求項１に記載の装置。
  4. 【請求項４】 前記内方トレンチ境界は六角形であり、各補助ソースセルが半六角形を形成す
    るように前記複数のトレンチ部分が前記内方トレンチ境界から前記外方トレンチ
    境界に向けて外方向に放射状に延在している請求項１に記載の装置。
  5. 【請求項５】 各多角形ソースセルの外方トレンチ境界も六角形であり、各半六角形補助ソー
    スセルは２つの隣接するトレンチ部分と前記六角形内方及び外方トレンチ境界の
    対応する平行辺とにより画定される請求項４に記載の装置。
  6. 【請求項６】 各半六角形補助ソースセルは、前記外方トレンチ境界と、前記内方トレンチ境
    界の角部から前記外方トレンチ境界に放射状に延在するトレンチ部分と、前記内
    方トレンチ境界の辺の中間点から前記辺に平行な外方トレンチ境界の辺に延在す
    るより深いトレンチ部分とにより画定される請求項４に記載の装置。
  7. 【請求項７】 前記内方及び外方トレンチ境界は同軸状六角形であり、前記内方トレンチ境界
    は前記外方トレンチ境界に対して３０度回転され、前記複数のトレンチ部分は前
    記内方及び外方トレンチ境界の１つの角部から前記内方及び外方トレンチ境界の
    他方の辺の中間点に延在する請求項１に記載の装置。
  8. 【請求項８】 前記複数のトレンチ部分は前記内方トレンチ境界の角部から前記外方トレンチ
    境界の複数の辺の中間点に延在している請求項７に記載の装置。
  9. 【請求項９】 各多角形ソースセルの内方及び外方トレンチ境界は同じ同軸多角形であり、そ
    れらの回転対称軸は一致しており、各トレンチ部分は前記内方トレンチ境界の各
    角部と前記外方トレンチ境界の対応角部との間に延在する隣接する補助ソースセ
    ルを分離している請求項１に記載の装置。
  10. 【請求項１０】 各多角形ソースセルの内方及び外方トレンチ境界は同じ同軸多角形であり、そ
    れらの回転対称軸は対称軸の隣接軸の間の角度の半分の角度だけ偏っており、隣
    接する補助ソースセルを分離する各トレンチ部分は前記内方及び外方トレンチ境
    界の１つの各角部と前記内方及び外方トレンチ境界の他方の対応辺の中間点との
    間に延在する請求項１に記載の装置。
  11. 【請求項１１】 前記中央補助セルの少なくとも数個のセルも補助ソース領域及び補助本体領域
    を含み、前記補助本体領域は前記より深い領域から前記補助ソース領域を分離し
    て前記内方トレンチ境界に隣接して導電性チャネル部分を備えており、前記チャ
    ネル部分を介して前記補助ソース領域と前記より深い領域との間の導電性チャネ
    ルは前記ゲートにより制御可能である請求項１乃至１０のいずれかに記載の装置
    。
  12. 【請求項１２】 前記ソース領域は前記複数の補助ソースセルの角部の少なくとも数個の角部に
    完全には延在していない請求項１乃至１１のいずれかに記載の装置。
  13. 【請求項１３】 各補助ソース領域は対応する補助本体領域に電気的に短絡されている請求項１
    乃至１２のいずれかに記載の装置。
  14. 【請求項１４】 前記より深い領域は前記半導体本体の第２主面に合致しているドレイン領域を
    含む請求項１乃至１３のいずれかに記載の装置。
JP2000607271A 1999-03-18 2000-02-28 トレンチゲート電界効果型素子を備えた電子装置 Withdrawn JP2002540602A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GBGB9906247.3A GB9906247D0 (en) 1999-03-18 1999-03-18 An electronic device comprising a trench gate field effect device
GB9906247.3 1999-03-18
PCT/EP2000/001592 WO2000057478A2 (en) 1999-03-18 2000-02-28 An electronic device comprising a trench gate field effect device

Publications (1)

Publication Number Publication Date
JP2002540602A true JP2002540602A (ja) 2002-11-26

Family

ID=10849889

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000607271A Withdrawn JP2002540602A (ja) 1999-03-18 2000-02-28 トレンチゲート電界効果型素子を備えた電子装置

Country Status (5)

Country Link
US (1) US6320223B1 (ja)
EP (1) EP1145323B1 (ja)
JP (1) JP2002540602A (ja)
GB (1) GB9906247D0 (ja)
WO (1) WO2000057478A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006093382A (ja) * 2004-09-24 2006-04-06 Hitachi Ltd 半導体装置
WO2007034547A1 (ja) * 2005-09-21 2007-03-29 Shindengen Electric Manufacturing Co., Ltd. トレンチゲートパワーｍｏｓｆｅｔ及びその製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0012138D0 (en) * 2000-05-20 2000-07-12 Koninkl Philips Electronics Nv A semiconductor device
JP4097417B2 (ja) 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
JP3524908B2 (ja) * 2002-01-21 2004-05-10 株式会社半導体理工学研究センター 半導体装置
US7161208B2 (en) * 2002-05-14 2007-01-09 International Rectifier Corporation Trench mosfet with field relief feature
US20040041214A1 (en) * 2002-08-29 2004-03-04 Prall Kirk D. One F2 memory cell, memory array, related devices and methods
CN100407427C (zh) 2002-06-21 2008-07-30 微米技术股份有限公司 Nrom存储器元件,存储器阵列,相关装置和方法
US6835619B2 (en) * 2002-08-08 2004-12-28 Micron Technology, Inc. Method of forming a memory transistor comprising a Schottky contact
US7050330B2 (en) 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
US7269071B2 (en) 2003-12-16 2007-09-11 Micron Technology, Inc. NROM memory cell, memory array, related devices and methods
CN101438414A (zh) * 2006-05-08 2009-05-20 Nxp股份有限公司 具有多个端子的半导体器件的隔离结构
US7812409B2 (en) * 2006-12-04 2010-10-12 Force-Mos Technology Corp. Trench MOSFET with cell layout, ruggedness, truncated corners
JP2008218881A (ja) * 2007-03-07 2008-09-18 Nec Electronics Corp 半導体装置
KR100861213B1 (ko) * 2007-04-17 2008-09-30 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
CN101989600B (zh) * 2009-08-06 2012-09-26 杰力科技股份有限公司 半导体结构及其制造方法
US8222678B2 (en) * 2009-08-17 2012-07-17 Excelliance Mos Corporation Semiconductor structure
US8836029B2 (en) * 2012-02-29 2014-09-16 Smsc Holdings S.A.R.L. Transistor with minimized resistance
US10403624B2 (en) 2017-05-26 2019-09-03 Stmicroelectronics Design And Application S.R.O. Transistors with octagon waffle gate patterns
US10147796B1 (en) * 2017-05-26 2018-12-04 Stmicroelectronics Design And Application S.R.O. Transistors with dissimilar square waffle gate patterns

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2894820B2 (ja) * 1990-10-25 1999-05-24 株式会社東芝 半導体装置
GB9215653D0 (en) 1992-07-23 1992-09-09 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
GB9306895D0 (en) 1993-04-01 1993-05-26 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
JP2988871B2 (ja) * 1995-06-02 1999-12-13 シリコニックス・インコーポレイテッド トレンチゲートパワーｍｏｓｆｅｔ
JP3369388B2 (ja) * 1996-01-30 2003-01-20 株式会社東芝 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006093382A (ja) * 2004-09-24 2006-04-06 Hitachi Ltd 半導体装置
JP4727964B2 (ja) * 2004-09-24 2011-07-20 株式会社日立製作所 半導体装置
WO2007034547A1 (ja) * 2005-09-21 2007-03-29 Shindengen Electric Manufacturing Co., Ltd. トレンチゲートパワーｍｏｓｆｅｔ及びその製造方法

Also Published As

Publication number Publication date
WO2000057478A2 (en) 2000-09-28
WO2000057478A3 (en) 2001-08-16
EP1145323A2 (en) 2001-10-17
EP1145323B1 (en) 2012-12-05
GB9906247D0 (en) 1999-05-12
US6320223B1 (en) 2001-11-20

Similar Documents

Publication Publication Date Title
US11177354B2 (en) Method of manufacturing silicon carbide semiconductor devices
JP2002540602A (ja) トレンチゲート電界効果型素子を備えた電子装置
TWI550851B (zh) 具有平面狀通道的垂直功率金氧半場效電晶體
JP4874516B2 (ja) トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ
JP3721172B2 (ja) 半導体装置
JP3365984B2 (ja) Ｍｏｓゲートデバイスおよびその製造プロセス
US10680095B2 (en) Power device having super junction and schottky diode
US8168498B2 (en) Insulated gate type semiconductor device and method for fabricating the same
US6534823B2 (en) Semiconductor device
JP3904648B2 (ja) 半導体装置
US20090026535A1 (en) Semiconductor device
JP6622611B2 (ja) 半導体装置及びその製造方法
US10692999B2 (en) High voltage MOSFET devices and methods of making the devices
JP4073669B2 (ja) 縦型高電圧半導体素子
KR100873419B1 (ko) 높은 항복 전압, 낮은 온 저항 및 작은 스위칭 손실을갖는 전력용 반도체 소자
WO2013027463A1 (ja) 半導体装置および半導体装置の製造方法
JP2003078138A (ja) 半導体装置
JP2005322949A (ja) 半導体装置
CN116741828A (zh) 沟渠式栅极晶体管组件
EP0823735A1 (en) MOS-technology power device
CN112289845A (zh) 具有jfet区布图设计的半导体器件
KR20040065560A (ko) 전계 효과 트랜지스터 디바이스
US20230387290A1 (en) Silicon carbide metal oxide semiconductor field effect transistor device
CN210325806U (zh) 一种具有jfet区布图设计的半导体器件
JPS61168263A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070226

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080522

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090826