JPH08274041A

JPH08274041A - 半導体装置及びその製造方法

Info

Publication number: JPH08274041A
Application number: JP7858295A
Authority: JP
Inventors: Yoshitaka Nakamura; 吉孝中村; Nobuyoshi Kobayashi; 伸好小林; Shinichiro Kimura; 紳一郎木村; Akihiro Miyauchi; 昭浩宮内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-04-04
Filing date: 1995-04-04
Publication date: 1996-10-18

Abstract

(57)【要約】【目的】短チャネル耐性を劣化させることなく、ロコス
端部での接合リーク電流が低減されたＭＯＳ型トランジ
スタ及びその製造方法を提供する。【構成】ＭＯＳ型トランジスタにおいて、拡散層形成予
定領域上のロコス端部にファセットを有するシリコン膜
を選択エピタキシャル成長法などの選択成長法により形
成した後、イオン打ち込み工程及び熱処理工程により、
断面形状がファセット形状を反映した不純物層を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法、特にＭＯＳ（Metal Oxide Semiconductor)型トラ
ンジスタ及びその製造方法に関する。

【０００２】

【従来の技術】図２は、従来技術による半導体装置のＭ
ＯＳ型トランジスタ及びその形成工程を工程順に示した
断面図である。

【０００３】図２（ａ）に示すように、ｐ型（１００）
のシリコン基板１上に、ロコス(LOCOS：LOCal Oxidised
Silicon）のフィールド酸化膜２を形成する。図２
（ｂ）に示すように、ゲート酸化膜３とリン（Ｐ）を添
加したポリシリコン膜４より成るゲート電極を形成す
る。さらに、拡散層形成予定領域に砒素（Ａｓ）をイオ
ン打ち込みする。図２（ｃ）に示すように、モノシラン
(ＳｉＨ₄）ガスと亜酸化窒素(Ｎ₂Ｏ）ガスを原料とした
高温熱ＣＶＤ法により成膜された酸化シリコン膜５より
成るゲート側壁スペーサを形成する。さらに、二度目の
イオン打ち込みにより、拡散層形成予定領域に５ｎｍ厚
の酸化膜を通して砒素を打ち込む。その後、８００℃の
窒素雰囲気中で熱処理を施し、ＬＤＤ構造の拡散層８を
形成する。図２（ｄ）に示すように、第一層，第二層及
び第三層配線を形成する。

【０００４】ここで前記一度目のイオン打ち込みでは、
短チャネル効果を防ぐために浅接合化する必要がある。
そこで、１０ｎｍ厚の酸化膜を通して１５keVで１×１
０¹⁴／cm²の砒素イオンを打ち込む。この一度目のイオ
ン打ち込みにより形成される接合の深さは、５０ｎｍ程
度となる。二度目のイオン打ち込みにより形成される接
合の深さは、拡散層領域が充分に低抵抗化されるよう
に、また金属膜や金属シリサイド膜の成長に際して不都
合がないように、１００ｎｍ以上にしなければならな
い。このため、１０ｎｍ厚の酸化膜を通して２０keV で
３×１０¹⁵／cm²の砒素イオンを打ち込む。

【０００５】

【発明が解決しようとする課題】従来技術により形成さ
れたＭＯＳ型トランジスタにおいて、ロコス端部におけ
る接合リーク電流が大きく、トランジスタの動作特性の
劣化及び消費電力の増大という問題を生じることがあ
る。ロコス端部のシリコンとフィールド酸化膜の界面、
いわゆるバーズビーク部には、ロコス形成時に結晶欠陥
などが形成されやすい。接合界面に結晶欠陥が形成され
た結果、接合リーク電流が増大すると考えられる。した
がって、接合リーク電流の低減法としては、接合界面を
結晶欠陥よりもシリコン基板の深い位置に形成する方法
が考えられる。しかし、従来技術において接合を深くす
ると、短チャネル耐性が劣化する。以上のように、短チ
ャネル耐性を劣化させることなく、ロコス端部での接合
リーク電流を低減することは、従来技術によっては困難
である。

【０００６】本発明の目的は、短チャネル耐性を劣化さ
せることなく、ロコス端部での接合リーク電流が低減さ
れたＭＯＳ型トランジスタ及びその製造方法を提供する
ことにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明はＭＯＳ型トランジスタにおいて、拡散層形
成予定領域上のロコス端部にファセットを有するシリコ
ン膜を選択エピタキシャル成長法などの選択成長法によ
り形成した後、イオン打ち込み工程及び熱処理工程によ
り、断面形状がファセット形状を反映した不純物層を形
成する。

【０００８】

【作用】拡散層形成予定領域上にシリコン膜を選択成長
する場合、ロコス端部にファセットを形成することがで
きる。ロコス端部のフィールド酸化膜と拡散層形成予定
領域との境界付近には、（１１１）面及び（３１１）面
からなるファセットが形成される。この場合、ロコス端
部のフィールド酸化膜は他の絶縁膜と比較して清浄であ
るため、ファセットはゲート電極側壁部には形成せず
に、ロコス端部にのみ形成することができる。このファ
セットを有するシリコン膜を通して、シリコン基板に不
純物をイオン打ち込みすることで、ロコス端部には他の
部分よりも深い位置に不純物層を形成できる。この方法
によれば、ロコス端部以外の部分の接合を浅く保ったま
ま、ロコス端部には結晶欠陥よりも深い位置に接合界面
を形成できる。したがって、短チャネル耐性を劣化させ
ることなく、ロコス端部での接合リーク電流を低減でき
る。

【０００９】

【実施例】

（実施例１）本発明によりＭＯＳ型トランジスタを形成
した第一の実施例を述べる。図１は実施例を工程順に示
す断面図である。

【００１０】図１（ａ）に示すように、ｐ型（１００）
のシリコン基板１上に２０ｎｍ厚のパッド酸化膜と２０
０ｎｍ厚の窒化シリコン膜を形成した。そして、ホトリ
ソグラフィー技術とドライエッチング技術により、拡散
層形成予定領域上以外の窒化シリコン膜を除去した。さ
らに、１０００℃のウエット酸素雰囲気中で酸化し、ロ
コスのフィールド酸化膜２を形成した。

【００１１】図１（ｂ）に示すように、５ｎｍ厚のゲー
ト酸化膜３とリン（Ｐ）を添加した２００ｎｍ厚のポリ
シリコン膜４を低圧ＣＶＤ法により形成した。そして、
電子線リソグラフィー技術とドライエッチング技術によ
り、ポリシリコン膜４をゲート長２００ｎｍのゲート電
極の形状に加工した。つづいて、拡散層形成予定領域に
砒素をイオン打ち込みした。ここでは１０ｎｍ厚の酸化
膜を通して１５keV で１×１０¹⁴／cm²の砒素イオンを
打ち込んだ。

【００１２】図１（ｃ）に示すように、高温（７５０
℃）熱ＣＶＤ法による酸化シリコン膜５を形成し、ドラ
イエッチング技術によりゲート側壁スペーサを形成し
た。その後、拡散層形成予定領域上に５０ｎｍ厚のシリ
コン膜６を選択エピタキシャル成長させた。図３に拡大
して示すように、このシリコン膜６のロコス端部にはフ
ァセット７が形成された。シリコン膜は、ジクロルシラ
ン（ＳｉＨ₂Ｃｌ₂）ガスが１００sccm、塩化水素(ＨＣ
ｌ）ガスが１０sccm、水素(Ｈ₂)ガスが１０００sccm、
成膜温度７５０℃、成膜圧力１００Ｐａ、成膜時間５分
の条件で行った。また、この時同時にゲート電極のポリ
シリコン膜４上には、５０ｎｍ厚のポリシリコン膜がさ
らに積層された。

【００１３】つづいて、二度目のイオン打ち込みによ
り、拡散層形成予定領域に砒素を打ち込んだ。ここでは
１０ｎｍ厚の酸化膜を通して１００keV で３×１０¹⁵／
cm²の砒素イオンを打ち込んだ。その後、８００℃の窒
素雰囲気中で熱処理を施し、ＬＤＤ構造の拡散層８を形
成した。

【００１４】図１（ｄ）に示すように、第一層配線を形
成した。ＴＥＯＳを原料に用いたＣＶＤ法により６００
ｎｍ厚の酸化シリコン膜９を形成した後、電子線リソグ
ラフィー技術とドライエッチング技術により接続孔を開
孔し、その上にスパッタ法とブランケット（全面成長）
ＣＶＤ法により形成したタングステン膜１０をホトリソ
グラフィー技術とドライエッチング技術により配線形状
に加工した。その後、第二層及び第三層配線を形成し
た。ここでも第一層配線と同様の方法を用いたが、酸化
シリコン膜は４００ｎｍ厚とし、第三層配線にはタング
ステン膜に替えてスパッタ法により形成したアルミニウ
ム膜１１を用いた。また、第二層配線と第三層配線の接
続孔は、選択ＣＶＤ法により形成したタングステンプラ
グ１２で埋め込んだ。

【００１５】シリコン基板中の不純物層の断面形状を調
べるために、フッ化水素酸と硝酸の混合溶液を用いてエ
ッチングした。その結果、図３に示すように、不純物層
の断面形状は、選択エピタキシャル成長させたシリコン
膜６のロコス端部のファセット７を反映した構造を有し
ていた。接合深さは、ゲート電極下部，ロコス端部及び
拡散層のそれ以外の部分において、それぞれ５０ｎｍ，
１５０ｎｍ及び１００ｎｍであった。

【００１６】比較のため、従来の技術による不純物層の
断面形状を図４に示す。シリコン基板の表面からの接合
深さは、ロコス端部以外において両図で相違ない。一
方、ロコス端部においては、本発明による図３では、従
来の技術による図４と比較して、シリコン膜６の膜厚相
当分、接合が深い。この結果、本発明により、従来と比
較して、ロコス端部での接合リーク電流は低減された。

【００１７】本実施例では、ＭＯＳ型トランジスタとし
てＮチャネル型のトランジスタを例に記載したが、Ｐチ
ャネル型のトランジスタ、さらにはＣＭＯＳ型トランジ
スタにも同様に適用できる。

【００１８】本実施例では、（１００）配向のシリコン
基板を用いたが、これは（１１１）面及び（３１１）面
からなるファセットが形成され、イオン打ち込みにより
ロコス端部により深く不純物を打ち込めるからである。

【００１９】本実施例では、シリコン膜６の選択成長法
として選択エピタキシャル成長法を用いたが、これに代
えて多結晶シリコンの選択成長法を用いることもでき
る。ただし、ファセットの配向制御性については選択エ
ピタキシャル成長法が最も優れている。

【００２０】本実施例では、イオン打ち込みを二度行っ
てＬＤＤ構造を形成したが、一度目のイオン打ち込みを
省略することもできる。ただし、この場合には下が低抵
抗化されないため、ＭＯＳ型トランジスタを高速動作さ
せるためには、ゲート側壁スペーサの厚さ（シリコン基
板１と水平方向の厚さ）を薄くするなどの構造的な工夫
が必要である。

【００２１】（実施例２）本発明によりＭＯＳ型トラン
ジスタを形成した第二の実施例を述べる。図５は実施例
を示す断面図である。

【００２２】実施例１に記載の方法により、ｐ型（１０
０）のシリコン基板１上に、ロコスのフィールド酸化膜
２，ゲート酸化膜３とポリシリコン膜４より成るゲート
電極を形成し、拡散層形成予定領域に砒素をイオン打ち
込みした。そして、高温熱ＣＶＤ法による酸化シリコン
膜５より成るゲート側壁スペーサを形成し、拡散層形成
予定領域上に、ロコス端部にファセットを有する５０ｎ
ｍ厚のシリコン膜を選択エピタキシャル成長させた。さ
らに、二度目のイオン打ち込みにより、拡散層形成予定
領域に砒素を打ち込んだ後、熱処理によりＬＤＤ構造の
拡散層８を形成した。

【００２３】その後、基板全面上にスパッタ法により２
０ｎｍ厚のチタン（Ｔｉ）膜を形成した。熱処理によ
り、シリコンとチタン膜とを反応させ、１０ｎｍ厚のチ
タンシリサイド膜１３を形成した。熱処理は、ＲＴＡ(R
apid Thermal Annealing）法により窒素雰囲気中６５０
℃条件で３０秒間行った。この熱処理により、チタンシ
リサイド膜が、選択エピタキシャル成長させたシリコン
膜６上及びゲート電極上にのみ自己整合的に形成され
た。

【００２４】つづいて、未反応のチタン膜をウエット処
理により除去した。ウエット処理は、アンモニア(Ｎ
Ｈ₃）と過酸化水素(Ｈ₂Ｏ₂)と水とを１対１対５の比率
で混合した溶液を用い、６０℃で５分間行った。さらに
熱処理により、チタンシリサイド膜１３を低抵抗化し
た。この熱処理は、ＲＴＡ法によりアルゴン（Ａｒ）雰
囲気中７５０℃の条件で３０秒間行った。

【００２５】その後、実施例１に記載の方法により、第
一層，第二層及び第三層配線を形成した。

【００２６】本実施例では金属シリサイド膜としてチタ
ンシリサイド膜を用いたが、これに変えてコバルトシリ
サイド膜やニッケルシリサイド膜を用いることもでき
る。

【００２７】従来、拡散層上に金属シリサイド膜を形成
する場合には、シリコンとチタン膜との反応がロコス端
部において特に激しく起こり、接合が破壊されたり、接
合リーク電流が増大する問題が生じることがあった。本
実施例によりロコス端部の接合を深くすることによっ
て、接合の破壊や接合リーク電流の増大は抑制された。

【００２８】（実施例３）本発明によりＭＯＳ型トラン
ジスタを形成した第三の実施例を述べる。図６は実施例
を示す断面図である。

【００２９】実施例１に記載の方法により、ｐ型（１０
０）のシリコン基板１上に、ロコスのフィールド酸化膜
２，ゲート酸化膜３とポリシリコン膜４より成るゲート
電極を形成し、拡散層形成予定領域に砒素をイオン打ち
込みした。そして、高温熱ＣＶＤ法による酸化シリコン
膜５より成るゲート側壁スペーサを形成し、拡散層形成
予定領域上に、ロコス端部にファセットを有する５０ｎ
ｍ厚のシリコン膜を選択エピタキシャル成長させた。さ
らに、二度目のイオン打ち込みにより、拡散層形成予定
領域に砒素を打ち込んだ後、熱処理によりＬＤＤ構造の
拡散層８を形成した。

【００３０】その後、５０ｎｍタングステン膜１４を選
択ＣＶＤ法により拡散層上及びゲート電極上に自己整合
的に堆積した。タングステン膜１４の形成時には、原料
ガスとしてモノシラン（ＳｉＨ₄）と六フッ化タングス
テン（ＷＦ₆）を１対２の比率で流し、基板温度を２８
０℃とした。

【００３１】その後、実施例１に記載の方法により、第
一層，第二層及び第三層配線を形成した。

【００３２】従来、拡散層上にタングステン膜を形成す
る場合には、タングステン膜が一部シリコンに侵食して
形成される、いわゆるエンクローチメントが生じる問題
がある。エンクローチメントは、ロコス端部において顕
著であり、接合が破壊されたり、接合リーク電流が増大
する場合がある。本実施例によりロコス端部の接合を深
くした結果、接合の破壊や接合リーク電流の増大の問題
は生じなかった。

【００３３】

【発明の効果】本発明によれば短チャネル耐性を劣化さ
せることなく、ロコス端部における接合リーク電流を低
減することができ、ＭＯＳ型トランジスタの微細化，動
作速度の向上，消費電力の低減が可能である。

【図面の簡単な説明】

【図１】本発明の第一の実施例を工程順に示すＭＯＳ型
トランジスタの断面図。

【図２】従来技術を工程順に示すＭＯＳ型トランジスタ
の断面図。

【図３】本発明の実施例により形成されるロコス端部の
断面図。

【図４】従来技術により形成されるロコス端部の断面
図。

【図５】本発明の第二の実施例を示すＭＯＳ型トランジ
スタの断面図。

【図６】本発明の第三の実施例を示すＭＯＳ型トランジ
スタの断面図。

【符号の説明】

１…シリコン基板、２…ロコスのフィールド酸化膜、３
…ゲート酸化膜、４…ポリシリコン膜、５…高温熱ＣＶ
Ｄ法による酸化シリコン膜、６…選択エピタキシャル成
長させたシリコン膜、７…ファセット、８…拡散層、９
…酸化シリコン膜、１０…タングステン膜よりなる配
線、１１…アルミニウム膜よりなる配線、１２…タング
ステンプラグ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78 ３０１Ｒ (72)発明者宮内昭浩茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内

Claims

【特許請求の範囲】

【請求項１】ＭＯＳ型トランジスタの拡散層形成予定領
域上に選択成長されたシリコン膜が積み上げられた構造
において、前記シリコン膜が拡散層形成予定領域のロコ
ス(LOCOS：LOCal Oxidised Silicon）端部にファセット
を有し、かつイオン打ち込みされた不純物層の断面形状
が前記ファセットの形状を反映した構造を有することを
特徴とする半導体装置。
【請求項２】請求項１において、前記シリコン膜上に金
属シリサイド膜が自己整合的に積層された構造を有する
半導体装置。
【請求項３】請求項２において、前記金属シリサイド膜
が、チタンシリサイド膜，コバルトシリサイド膜あるい
はニッケルシリサイド膜である半導体装置。
【請求項４】請求項１において、前記シリコン膜上に高
融点金属膜が自己整合的に積層された構造を有する半導
体装置。
【請求項５】請求項４おいて、前記高融点金属膜が、タ
ングステン膜である半導体装置。
【請求項６】請求項１において、前記シリコン膜が選択
エピタキシャル成長されたシリコンである半導体装置。
【請求項７】請求項１において、前記拡散層形成予定領
域が（１００）配向の単結晶シリコンよりなる半導体装
置。
【請求項８】請求項１，２，３，４，５，６または７に
おいて、シリコン膜を選択成長する工程と、不純物をイ
オン打ち込みする工程と、前記不純物を活性化するため
の熱処理工程とを順に含むことを特徴とする半導体装置
の製造方法。