JPH0754826B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0754826B2 JPH0754826B2 JP61070783A JP7078386A JPH0754826B2 JP H0754826 B2 JPH0754826 B2 JP H0754826B2 JP 61070783 A JP61070783 A JP 61070783A JP 7078386 A JP7078386 A JP 7078386A JP H0754826 B2 JPH0754826 B2 JP H0754826B2
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に係り、特に誘電体を
用いた素子分離法に関する。
用いた素子分離法に関する。
従来ICやLSIなどで各素子間の分離を絶縁体で行なうい
わゆる誘電体分離法は、pn接合分離に比べて、（１）も
れ電流を極めて小さくすることができる、（２）耐圧を
大きくすることができる、（３）電圧印加の方向に気を
配る必要がない、などの利点を有する。
わゆる誘電体分離法は、pn接合分離に比べて、（１）も
れ電流を極めて小さくすることができる、（２）耐圧を
大きくすることができる、（３）電圧印加の方向に気を
配る必要がない、などの利点を有する。
理想的な誘電体分離は、各素子を電極接続部を除いて絶
縁体で完全に包み込むことで達成される。このような素
子は例えば、サファイア上にシリコンをエピタキシャル
成長させたSOS基板を用いて形成することができる。し
かしながら、サファイアは高価であり、またシリコンと
の結晶整合性も完全ではなく良質の単結晶膜が得られな
い、膜厚を充分厚くすることができない、などの理由
で、作製できる素子の種類に制限がある。
縁体で完全に包み込むことで達成される。このような素
子は例えば、サファイア上にシリコンをエピタキシャル
成長させたSOS基板を用いて形成することができる。し
かしながら、サファイアは高価であり、またシリコンと
の結晶整合性も完全ではなく良質の単結晶膜が得られな
い、膜厚を充分厚くすることができない、などの理由
で、作製できる素子の種類に制限がある。
サファイアのような絶縁体基板を用いない誘電体分離法
も、これまで数多く提案されている。その一例を第３図
（ａ）〜（ｄ）で説明する。
も、これまで数多く提案されている。その一例を第３図
（ａ）〜（ｄ）で説明する。
まず第３図（ａ）は、シリコン単結晶基板31で通常結晶
方位（100）面を主面として結晶面方位によってエッチ
ング速度の差を有するアルカリ系のエッチング液による
異方性エッチング技術により複数の分離Ｖ字溝32を形成
し第３図（ｂ）に示すように全面をSiO2膜等の絶縁膜33
で覆う。この後第３図（ｃ）に示すように絶縁膜上に多
結晶シリコン支持体層34を堆積する。
方位（100）面を主面として結晶面方位によってエッチ
ング速度の差を有するアルカリ系のエッチング液による
異方性エッチング技術により複数の分離Ｖ字溝32を形成
し第３図（ｂ）に示すように全面をSiO2膜等の絶縁膜33
で覆う。この後第３図（ｃ）に示すように絶縁膜上に多
結晶シリコン支持体層34を堆積する。
次に裏表を逆にしてシリコン基板31を研磨エッチング等
により各単結晶が完全に分離されるまで削り落とす。そ
して第３図（ｄ）に示すようにこの分離された単結晶内
31（ａ），（ｂ）に半導体層35（ａ），（ｂ）を形成し
て誘電体分離された素子を得る。
により各単結晶が完全に分離されるまで削り落とす。そ
して第３図（ｄ）に示すようにこの分離された単結晶内
31（ａ），（ｂ）に半導体層35（ａ），（ｂ）を形成し
て誘電体分離された素子を得る。
この様な従来の方法での最大の問題は、支持体層の形成
が必須である点にある。支持体層の堆積や異常堆積物
（突起物）の除去等の余分な工程が必要だけでなく、例
えば良く使われる多結晶シリコンの場合でも、堆積速度
が遅いために、研磨等の工程に耐え得る充分な厚さを得
るために非常に長い時間を要する。さらにこの多結晶シ
リコンと単結晶シリコンの熱膨張係数の違いから生ずる
反りが発生し、場合によっては数百ミクロンの反りによ
る変形が発生し支持体層成形のPEP工程が困難で製品の
歩留りが非常に悪い欠点があった。
が必須である点にある。支持体層の堆積や異常堆積物
（突起物）の除去等の余分な工程が必要だけでなく、例
えば良く使われる多結晶シリコンの場合でも、堆積速度
が遅いために、研磨等の工程に耐え得る充分な厚さを得
るために非常に長い時間を要する。さらにこの多結晶シ
リコンと単結晶シリコンの熱膨張係数の違いから生ずる
反りが発生し、場合によっては数百ミクロンの反りによ
る変形が発生し支持体層成形のPEP工程が困難で製品の
歩留りが非常に悪い欠点があった。
本発明は上記した点に鑑みなされたもので、簡便な工程
で信頼性の高い誘電体分離を可能とした半導体装置の製
造方法を提供することを目的とする。
で信頼性の高い誘電体分離を可能とした半導体装置の製
造方法を提供することを目的とする。
本発明は、二枚の半導体単結晶基板の表面が充分平滑に
鏡面研磨されている時、その研磨面同士を充分に清浄な
雰囲気下で直接密着させることにより強固な基板接合体
が得られるという知見に基き、この技術を誘電体分離に
適用する。本発明の骨子は、二枚の半導体単結晶基板の
間に絶縁膜が介在した接合体を用い、その一方の半導体
単結晶基板の結晶面（100）を主面としてアルカリ性エ
ッチング液による異方性エッチング技術によって分離用
のＶ字溝を設け、複数の分離された単結晶の島を形成し
たものにおいて、分離用のＶ字溝の幅Ｗと単結晶の島の
厚さｔを （ここでθは（100）面で〈110〉方向に走る溝に対して
54.7゜、ａ＝0.2） なる関係に形成し、配列した事を特徴とする。
鏡面研磨されている時、その研磨面同士を充分に清浄な
雰囲気下で直接密着させることにより強固な基板接合体
が得られるという知見に基き、この技術を誘電体分離に
適用する。本発明の骨子は、二枚の半導体単結晶基板の
間に絶縁膜が介在した接合体を用い、その一方の半導体
単結晶基板の結晶面（100）を主面としてアルカリ性エ
ッチング液による異方性エッチング技術によって分離用
のＶ字溝を設け、複数の分離された単結晶の島を形成し
たものにおいて、分離用のＶ字溝の幅Ｗと単結晶の島の
厚さｔを （ここでθは（100）面で〈110〉方向に走る溝に対して
54.7゜、ａ＝0.2） なる関係に形成し、配列した事を特徴とする。
本発明によれば、絶縁膜を介して直接接着した単結晶の
強固な基板接合体を用いる為、基板の反りを無視する事
ができ、かつ基板接合体形成後の高温熱処理工程や研磨
工程の影響をなんら受けることがない。又島状単結晶間
の幅（分離用のＶ字溝の幅）Ｗと、厚みｔを規定する事
により、集積度が高く、かつ信頼性の高い誘電体分離構
造が可能となる。さらに基板表面が平坦化しているの
で、電極の配線が容易で歩留りが高く、安価な半導体装
置を提供することができる。
強固な基板接合体を用いる為、基板の反りを無視する事
ができ、かつ基板接合体形成後の高温熱処理工程や研磨
工程の影響をなんら受けることがない。又島状単結晶間
の幅（分離用のＶ字溝の幅）Ｗと、厚みｔを規定する事
により、集積度が高く、かつ信頼性の高い誘電体分離構
造が可能となる。さらに基板表面が平坦化しているの
で、電極の配線が容易で歩留りが高く、安価な半導体装
置を提供することができる。
以下本発明の実施例を図を参照して説明する。
第１図は分離用のＶ字溝を形成する場合の一実施例を示
した図で、（ａ）図は斜視図、（ｂ）図は（ａ）図のＡ
−Ａ′間の断面を示したものである。結晶面（100）を
主面とする単結晶シリコン基板10にアルカリ系水溶液を
用いたエッチングを行なうと、第１図（ａ）に示すよう
に結晶面（100）はエッチング速度が早く結晶面（111）
に対してはエッチング速度が非常に遅いため、結晶面に
よるエッチング速度の差を利用した異方性エッチングを
行なう事ができる。この異方性エッチングを例えば酸化
膜（SiO2）をマスク材13として用いて行なうと、結晶面
（100）と（111）で決まる角度θをもったＶ字溝が形成
される。第１図（ｂ）に示した二枚の半導体単結晶基板
10及び12の間に絶縁膜11が介在した基板接合体の場合、
分離用のＶ字溝14によって単結晶の島を形成するには、
分離用のＶ字溝幅Ｗと島の厚さｔの関係は、 を満足させる必要が有り、厚さｔが左辺より大きい条件
では分離用のＶ字溝が絶縁膜まで達せず、電気的分離が
不可能となる。一方この様な基板接合体上に半導体集積
回路を構築する場合には、ペレット寸法を最小化する必
要がある。ペレットの寸法を最小化するには、半導体集
積回路の各構成素子が電気的特性上から必要となる最小
限の大きさと、厚みを持った絶縁分離された単結晶の島
を高密度に形成する必要がある。従って上記問題点を解
決するには、分離用のＶ字溝幅Ｗと島の厚さｔの関係を （W/2）・tanθ＞ｔ≧（W/2）（１−ａ）・tanθ θ:54.7゜（角度） a:0.2（定数） になる様に規定した。
した図で、（ａ）図は斜視図、（ｂ）図は（ａ）図のＡ
−Ａ′間の断面を示したものである。結晶面（100）を
主面とする単結晶シリコン基板10にアルカリ系水溶液を
用いたエッチングを行なうと、第１図（ａ）に示すよう
に結晶面（100）はエッチング速度が早く結晶面（111）
に対してはエッチング速度が非常に遅いため、結晶面に
よるエッチング速度の差を利用した異方性エッチングを
行なう事ができる。この異方性エッチングを例えば酸化
膜（SiO2）をマスク材13として用いて行なうと、結晶面
（100）と（111）で決まる角度θをもったＶ字溝が形成
される。第１図（ｂ）に示した二枚の半導体単結晶基板
10及び12の間に絶縁膜11が介在した基板接合体の場合、
分離用のＶ字溝14によって単結晶の島を形成するには、
分離用のＶ字溝幅Ｗと島の厚さｔの関係は、 を満足させる必要が有り、厚さｔが左辺より大きい条件
では分離用のＶ字溝が絶縁膜まで達せず、電気的分離が
不可能となる。一方この様な基板接合体上に半導体集積
回路を構築する場合には、ペレット寸法を最小化する必
要がある。ペレットの寸法を最小化するには、半導体集
積回路の各構成素子が電気的特性上から必要となる最小
限の大きさと、厚みを持った絶縁分離された単結晶の島
を高密度に形成する必要がある。従って上記問題点を解
決するには、分離用のＶ字溝幅Ｗと島の厚さｔの関係を （W/2）・tanθ＞ｔ≧（W/2）（１−ａ）・tanθ θ:54.7゜（角度） a:0.2（定数） になる様に規定した。
第２図（ａ）〜（ｈ）は、本発明を用いたフォトダイオ
ードアレイを製造する場合の一実施例を示す図である。
第２図（ａ）は、面指数（100）、抵抗率10〜20Ω・cm
のＮ型シリコン単結晶基板10に熱酸化膜11を１〜1.5μ
ｍ形成したものを用意する。次に上記基板10ともう一方
の単結晶基板12との相対向する面の鏡面研磨側どうしを
向けて第２図（ｂ）に示すように密着させ、200℃以上
の温度で熱処理して接合させる。このように形成された
基板接合体の一方の基板10を60±５μｍの厚さになるま
で研磨、エッチング等により削り、マスク材として熱酸
化膜13を5000Å形成し第２図（ｃ）に示す構造を得る。
次に配列されたフォトダイオードの間隔が100μｍに設
計されたガラスマスクを使って一般に知られているPEP
工程により酸化膜13の一部に幅100μｍの格子状の開口
部を設け、この酸化膜をマスクとして例えばKOHを主成
分とするアルカリ性エッチング液を用い約80℃の温度中
にて異方性エッチングを行い、第２図（ｄ）に示すよう
に分離用のＶ字溝14（ａ）及び14（ｂ）によって単結晶
の島10（ａ）〜（ｃ）を形成する。この各島状に分離さ
れた単結晶の表面を第２図（ｅ）に示すように熱酸化膜
15を１〜1.5μｍ形成しこの上に第２図（ｆ）に示すよ
うに多結晶ポリシリコン16を約60μｍ堆積させる。次に
多結晶ポリシリコン側より研磨を行ない単結晶の島の厚
みを50μｍになるまで研磨、エッチング等により削り第
２図（ｇ）に示す誘電体分離基板を完成させる。この
後、誘電体分離された単結晶の島10（ｂ）の内部にＰ型
の不純物であるたとえばボロンとＮ型の不純物であるた
とえばリンをそれぞれ導入しＰ型層17とＮ型層18を形成
し、第２図（ｈ）に示したフォトダイオードを作製す
る。この様に構成されたフォトダイオードを配線電極に
よって複数個直列接続する事によりフォトダイオードア
レイが完成する。
ードアレイを製造する場合の一実施例を示す図である。
第２図（ａ）は、面指数（100）、抵抗率10〜20Ω・cm
のＮ型シリコン単結晶基板10に熱酸化膜11を１〜1.5μ
ｍ形成したものを用意する。次に上記基板10ともう一方
の単結晶基板12との相対向する面の鏡面研磨側どうしを
向けて第２図（ｂ）に示すように密着させ、200℃以上
の温度で熱処理して接合させる。このように形成された
基板接合体の一方の基板10を60±５μｍの厚さになるま
で研磨、エッチング等により削り、マスク材として熱酸
化膜13を5000Å形成し第２図（ｃ）に示す構造を得る。
次に配列されたフォトダイオードの間隔が100μｍに設
計されたガラスマスクを使って一般に知られているPEP
工程により酸化膜13の一部に幅100μｍの格子状の開口
部を設け、この酸化膜をマスクとして例えばKOHを主成
分とするアルカリ性エッチング液を用い約80℃の温度中
にて異方性エッチングを行い、第２図（ｄ）に示すよう
に分離用のＶ字溝14（ａ）及び14（ｂ）によって単結晶
の島10（ａ）〜（ｃ）を形成する。この各島状に分離さ
れた単結晶の表面を第２図（ｅ）に示すように熱酸化膜
15を１〜1.5μｍ形成しこの上に第２図（ｆ）に示すよ
うに多結晶ポリシリコン16を約60μｍ堆積させる。次に
多結晶ポリシリコン側より研磨を行ない単結晶の島の厚
みを50μｍになるまで研磨、エッチング等により削り第
２図（ｇ）に示す誘電体分離基板を完成させる。この
後、誘電体分離された単結晶の島10（ｂ）の内部にＰ型
の不純物であるたとえばボロンとＮ型の不純物であるた
とえばリンをそれぞれ導入しＰ型層17とＮ型層18を形成
し、第２図（ｈ）に示したフォトダイオードを作製す
る。この様に構成されたフォトダイオードを配線電極に
よって複数個直列接続する事によりフォトダイオードア
レイが完成する。
以上のようにして本発明実施例によれば、信頼性の高い
誘電体分離構造の半導体装置を簡単に作ることができ
る。本発明の最大の特徴は二枚の半導体単結晶基板の間
に絶縁膜が介在した接合体を用い一方の半導体単結晶基
板が結晶面（100）を主面とした場合、分離用のＶ字溝
が形成する最大溝幅Ｗと単結晶の島の厚みｔを規定する
ことにより集積度が高く、かつ歩留りが高い誘電体分離
されたフォトダイオードアレイを製造することができ
る。
誘電体分離構造の半導体装置を簡単に作ることができ
る。本発明の最大の特徴は二枚の半導体単結晶基板の間
に絶縁膜が介在した接合体を用い一方の半導体単結晶基
板が結晶面（100）を主面とした場合、分離用のＶ字溝
が形成する最大溝幅Ｗと単結晶の島の厚みｔを規定する
ことにより集積度が高く、かつ歩留りが高い誘電体分離
されたフォトダイオードアレイを製造することができ
る。
上記実施例では基板接合体を形成する前に一方の半導体
単結晶基板に絶縁膜を形成したが両方の基板に絶縁膜を
形成した後に基板接合体を形成したものにおいても本発
明を適用することができる。又、上記実施例ではフォト
ダイオードアレイについて説明したがトランジスタやサ
イリスタ、MOSFET等も形成する事ができる。
単結晶基板に絶縁膜を形成したが両方の基板に絶縁膜を
形成した後に基板接合体を形成したものにおいても本発
明を適用することができる。又、上記実施例ではフォト
ダイオードアレイについて説明したがトランジスタやサ
イリスタ、MOSFET等も形成する事ができる。
第１図は本発明実施例による分離用のＶ字溝を形成する
場合の条件を説明した図、第２図は本発明による一実施
例の素子製造工程を示す図、第３図は従来の誘電体分離
法による素子製造工程を示す図である。 10……結晶面（100）を主面とする半導体単結晶基板 11……絶縁膜 12……半導体単結晶基板 13……マスク材（熱酸化膜） 14……分離用のＶ字溝 15……絶縁膜 16……多結晶シリコン層 17……Ｐ型層 18……Ｎ型層
場合の条件を説明した図、第２図は本発明による一実施
例の素子製造工程を示す図、第３図は従来の誘電体分離
法による素子製造工程を示す図である。 10……結晶面（100）を主面とする半導体単結晶基板 11……絶縁膜 12……半導体単結晶基板 13……マスク材（熱酸化膜） 14……分離用のＶ字溝 15……絶縁膜 16……多結晶シリコン層 17……Ｐ型層 18……Ｎ型層
Claims (1)
- 【請求項１】少なくとも第１の半導体単結晶基板が絶縁
膜で覆われ、結合すべき第１及び第２の半導体単結晶基
板を清浄な雰囲気下で密着させ、200℃以上の温度で熱
処理して接合する工程と、接合された第１の半導体単結
晶基板の表面から所定の厚みに研磨して除去する工程
と、研磨された第１の半導体単結晶表面からアルカリ性
エッチング液を用いて絶縁膜に達する溝を設け、第１の
半導体単結晶の島を形成する工程と、第１の半導体単結
晶の島の表面を再度絶縁膜で覆う工程と、前記溝部分に
多結晶シリコンを埋込む工程と、さらに半導体単結晶の
島の表面が露出するまで平坦に研磨を行ない、この絶縁
分離された半導体単結晶内に少なくとも１つ以上のＰ−
Ｎ接合を形成してなる半導体装置の製造方法であって、
上記第１の半導体単結晶の厚みｔと上記溝の幅Ｗとが （W/2）・tanθ＞ｔ≧（W/2）（１−ａ）・tanθ （ここでθは（100）面で〈110〉方向に走る溝に対して
54.7゜、ａ＝0.2） なる関係に形成した事を特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61070783A JPH0754826B2 (ja) | 1986-03-31 | 1986-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61070783A JPH0754826B2 (ja) | 1986-03-31 | 1986-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62229855A JPS62229855A (ja) | 1987-10-08 |
| JPH0754826B2 true JPH0754826B2 (ja) | 1995-06-07 |
Family
ID=13441465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61070783A Expired - Fee Related JPH0754826B2 (ja) | 1986-03-31 | 1986-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754826B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3016512B2 (ja) * | 1988-01-08 | 2000-03-06 | 株式会社東芝 | 誘電体分離型半導体基板の製造方法 |
| JPH02260442A (ja) * | 1989-03-30 | 1990-10-23 | Toshiba Corp | 誘電体分離型半導体基板 |
| JPH0680624B2 (ja) * | 1990-02-28 | 1994-10-12 | 信越半導体株式会社 | 接合ウエーハの製造方法 |
| US5405454A (en) * | 1992-03-19 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Electrically insulated silicon structure and producing method therefor |
| JP5455005B2 (ja) * | 2009-01-20 | 2014-03-26 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615544A (ja) * | 1984-06-19 | 1986-01-11 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-03-31 JP JP61070783A patent/JPH0754826B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615544A (ja) * | 1984-06-19 | 1986-01-11 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62229855A (ja) | 1987-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |