JPH04106932A - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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- JPH04106932A JPH04106932A JP2222379A JP22237990A JPH04106932A JP H04106932 A JPH04106932 A JP H04106932A JP 2222379 A JP2222379 A JP 2222379A JP 22237990 A JP22237990 A JP 22237990A JP H04106932 A JPH04106932 A JP H04106932A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
バイポーラトランジスタの製造方法、特に、バイポーラ
トランジスタのコレクタ層とそのコレクタ電極または他
の回路要素との間を接続する手段を形成する方法に関し
、 コレクタ層を形成するためのエピタキシャル成長が不要
で、コレクタ埋め込み層の抵抗が小さく、コレクター基
板間の容量が小さく、Ｕ溝、ｐｎ接合分離等の素子間分
離手段およびフィールド酸化膜が不要で、コレクター基
板間容量が小さいバイポーラトランジスタを提供するこ
とを目的とし、半導体単結晶板の一表面に不純物を導入
して高不純物濃度の埋め込み層を形成する工程と、該表
面上に、絶縁材料基板を接着する工程と、該半導体単結
晶板の他の表面に、バイポーラトランジスタとそのコレ
クタ電極を形成する工程を有するように構成した。
トランジスタのコレクタ層とそのコレクタ電極または他
の回路要素との間を接続する手段を形成する方法に関し
、 コレクタ層を形成するためのエピタキシャル成長が不要
で、コレクタ埋め込み層の抵抗が小さく、コレクター基
板間の容量が小さく、Ｕ溝、ｐｎ接合分離等の素子間分
離手段およびフィールド酸化膜が不要で、コレクター基
板間容量が小さいバイポーラトランジスタを提供するこ
とを目的とし、半導体単結晶板の一表面に不純物を導入
して高不純物濃度の埋め込み層を形成する工程と、該表
面上に、絶縁材料基板を接着する工程と、該半導体単結
晶板の他の表面に、バイポーラトランジスタとそのコレ
クタ電極を形成する工程を有するように構成した。
また、半導体単結晶板の一表面上に不純物を導入して高
不純物濃度の埋め込み層を形成する工程と、該表面上に
、低抵抗材料の層を形成する工程と、さらにその上に、
絶縁材料基板を接着する工程と、該半導体単結晶板の他
の表面に、バイポーラトランジスタとそのコレクタ電極
を形成する工程を有するように構成した。
不純物濃度の埋め込み層を形成する工程と、該表面上に
、低抵抗材料の層を形成する工程と、さらにその上に、
絶縁材料基板を接着する工程と、該半導体単結晶板の他
の表面に、バイポーラトランジスタとそのコレクタ電極
を形成する工程を有するように構成した。
また、半導体単結晶板の一表面に不純物を導入して高不
純物濃度の埋め込み層を形成する工程と、該表面上に低
抵抗材料の層を形成する工程と、さらにその上に、絶縁
材料基板を接着する工程と、該半導体単結晶板の他の表
面に、バイポーラトランジスタとそのコレクタ電極を形
成する工程を有し、該低抵抗材料の層によってトランジ
スタのコレクタ層とそのコレクタ電極の間、あるいは他
の回路要素との間の配線を形成するように構成した。
純物濃度の埋め込み層を形成する工程と、該表面上に低
抵抗材料の層を形成する工程と、さらにその上に、絶縁
材料基板を接着する工程と、該半導体単結晶板の他の表
面に、バイポーラトランジスタとそのコレクタ電極を形
成する工程を有し、該低抵抗材料の層によってトランジ
スタのコレクタ層とそのコレクタ電極の間、あるいは他
の回路要素との間の配線を形成するように構成した。
〔産業上の利用分野］
本発明は、バイポーラトランジスタの製造方法、特に、
バイポーラトランジスタのコレクタ層とそのコレクタ電
極または他の回路要素との間を接続する手段を形成する
方法に関する。
バイポーラトランジスタのコレクタ層とそのコレクタ電
極または他の回路要素との間を接続する手段を形成する
方法に関する。
（従来の技術〕
従来、バイポーラトランジスタにおいては、素子間を分
離するために、Ｕ溝、ｐｎ接合等の素子間分離手段を設
け、ベース層の引出し電極とコレクタの間の容量を小さ
くするために厚いフィールド酸化膜を設け、また、コレ
クタ層とコレクタ電極の間を低抵抗で接続するために高
不純物濃度のコレクタ埋め込み層を設けていた。
離するために、Ｕ溝、ｐｎ接合等の素子間分離手段を設
け、ベース層の引出し電極とコレクタの間の容量を小さ
くするために厚いフィールド酸化膜を設け、また、コレ
クタ層とコレクタ電極の間を低抵抗で接続するために高
不純物濃度のコレクタ埋め込み層を設けていた。
第２図（ａ）〜（ｆ）は、従来のバイポーラトランジス
タの製造方法の一例を示す製造工程図である。
タの製造方法の一例を示す製造工程図である。
その製造方法を、第２図の製造工程図に沿って、説明す
る。
る。
第１工程（第２図（ａ））
ｐ型半導体基板２１上にｎ型不純物を注入してｎ゛埋め
込み層２２を形成し、その上にエピタキシャル成長法に
よってｎ型層２３を形成する。
込み層２２を形成し、その上にエピタキシャル成長法に
よってｎ型層２３を形成する。
そして、トランジスタを形成する予定の領域と、そのコ
レクタ電極を形成する予定の領域に窒化シリコン膜２４
．２５を形成する。
レクタ電極を形成する予定の領域に窒化シリコン膜２４
．２５を形成する。
第２工程（第２図（ｂ））
第１工程によって窒化シリコン膜２４．２５を形成した
半導体基板２１を酸化してＬＯＣＯ３型のフィールド酸
化膜２６を形成する。
半導体基板２１を酸化してＬＯＣＯ３型のフィールド酸
化膜２６を形成する。
第３工程（第２図（Ｃ））
トランジスタの外周を画定するフィールド酸化膜２６を
貫通して半導体基板２１に達するＵ溝２７を形成して、
トランジスタを形成する予定の領域とそのコレクタ電極
を形成する予定の領域を他の領域から分離し、Ｕ溝２７
の内面に酸化シリコン膜２８を形成する。
貫通して半導体基板２１に達するＵ溝２７を形成して、
トランジスタを形成する予定の領域とそのコレクタ電極
を形成する予定の領域を他の領域から分離し、Ｕ溝２７
の内面に酸化シリコン膜２８を形成する。
第４工程（第２図（ｄ））
第３工程で形成したＵ溝２７を含む表面にＣＶＤ法によ
ってポリシリコン層２９を形成する。
ってポリシリコン層２９を形成する。
第５工程（第２図（ｅ））
第４工程で形成したポリシリコン層２９を平坦に研磨し
、さらにコントロールエツチングして、ボリン！Ｊコン
をし溝２７内にだけ残して他を除去し、窒化シリコン膜
２４．２５も除去する。
、さらにコントロールエツチングして、ボリン！Ｊコン
をし溝２７内にだけ残して他を除去し、窒化シリコン膜
２４．２５も除去する。
そして、Ｕ溝２７の中にあるポリンリコンの上部を酸化
して酸化ンリコンのキャップ３０を形成する。
して酸化ンリコンのキャップ３０を形成する。
この工程によって、トランジスタを形成するための領域
３１とそのコレクタ電極を形成するための領域３２が形
成される。
３１とそのコレクタ電極を形成するための領域３２が形
成される。
第６エ程（第２図（ｆ））
トランジスタを形成するための領域３１に、ｎ型不純物
、ｎ型不純物を順次導入してトランジスタのベース層３
３とエミツタ層３４を形成し、また、コレクタ電極を形
成するための領域３２にはｎ型不純物を導入して、埋め
込み層２２に達する低抵抗のｎ”領域３５を形成する。
、ｎ型不純物を順次導入してトランジスタのベース層３
３とエミツタ層３４を形成し、また、コレクタ電極を形
成するための領域３２にはｎ型不純物を導入して、埋め
込み層２２に達する低抵抗のｎ”領域３５を形成する。
ベース層３３、エミツタ層３４、低抵抗のｎ”領域３５
には、それぞれ、ベース電極′３７、エミンタ電極３８
、コレクタ電極３６を形成する。
には、それぞれ、ベース電極′３７、エミンタ電極３８
、コレクタ電極３６を形成する。
前記の従来技術によるバイポーラトランジスタの製造方
法には、つぎのような問題点がある。
法には、つぎのような問題点がある。
１）コレクタ層を形成するためのエピタキシャル成長が
必要である。
必要である。
２）コレクタ埋め込み層の上にコレクタ層をエピタキシ
ャル成長するため、このエピタキシャル成長層の結晶性
を良好に保つ必要上、埋め込み層の不純物濃度を充分に
高くすることができず、そのため、コレクタ層とコレク
タ電極の間の抵抗が大きい。
ャル成長するため、このエピタキシャル成長層の結晶性
を良好に保つ必要上、埋め込み層の不純物濃度を充分に
高くすることができず、そのため、コレクタ層とコレク
タ電極の間の抵抗が大きい。
３）コレクタ層と半導体基板の間隔が小さいため、コレ
クター基板間の容量が大きく、回路の高速動作を阻害す
る。
クター基板間の容量が大きく、回路の高速動作を阻害す
る。
４）素子間の分離のために高精度のし溝、ｐｎ分離等の
分離手段が必要である。
分離手段が必要である。
５）ヘースの引出し電極とコレクタの間の容量を小さく
するためにフィールド酸化膜が必要で、このフィールド
酸化膜としてＬＯＧＯ３を採用した場合は、トランジス
タ領域が深さとともに拡大しているため、コレクターベ
ース間容量が大きくなり、高速動作の障害になる。
するためにフィールド酸化膜が必要で、このフィールド
酸化膜としてＬＯＧＯ３を採用した場合は、トランジス
タ領域が深さとともに拡大しているため、コレクターベ
ース間容量が大きくなり、高速動作の障害になる。
本発明は、上記の問題点を除き１、コレクタ層を形成す
るためのエピタキシャル成長が不要で、コレクタ埋め込
み層の抵抗が小さく、コレクター基板間の容量が小さく
、Ｕ溝、ｐｎ接合分離等の素子間分離手段およびフィー
ルド酸化膜が不要で、コレクターベース間容量が小さい
バイポーラトランジスタを提供することを目的とする。
るためのエピタキシャル成長が不要で、コレクタ埋め込
み層の抵抗が小さく、コレクター基板間の容量が小さく
、Ｕ溝、ｐｎ接合分離等の素子間分離手段およびフィー
ルド酸化膜が不要で、コレクターベース間容量が小さい
バイポーラトランジスタを提供することを目的とする。
２課題を解決するための手段〕
本発明にかかるバイポーラトランジスタの製造方法にお
いては、半導体単結晶板の一表面に不純物を導入して高
不純物濃度の埋め込み層を形成する工程と、該表面上に
、絶縁材料基板を接着する工程と、該半導体単結晶板の
他の表面に、バイポーラトランジスタとそのコレクタ電
極を形成する工程を採用した。
いては、半導体単結晶板の一表面に不純物を導入して高
不純物濃度の埋め込み層を形成する工程と、該表面上に
、絶縁材料基板を接着する工程と、該半導体単結晶板の
他の表面に、バイポーラトランジスタとそのコレクタ電
極を形成する工程を採用した。
また、半導体単結晶板の一表面上に不純物を導入して高
不純物濃度の埋め込み層を形成する工程出、該表面上に
、低抵抗材料の層を形成する工程と、さらにその上に、
絶縁材料基板を接着する工程と、該半導体単結晶板の他
の表面に、バイポーラトランジスタとそのコレクタ電極
を形成する工程を採用した。
不純物濃度の埋め込み層を形成する工程出、該表面上に
、低抵抗材料の層を形成する工程と、さらにその上に、
絶縁材料基板を接着する工程と、該半導体単結晶板の他
の表面に、バイポーラトランジスタとそのコレクタ電極
を形成する工程を採用した。
また、半導体単結晶板の一表面に不純物を導入して高不
純物濃度の埋め込み層を形成する工程と、該表面上に低
抵抗材料の層を形成する工程と、さらにその上に、絶縁
材料基板を接着する工程と、該半導体単結晶板の他の表
面に、バイポーラトランジスタとそのコレクタ電極を形
成する工程を有し、該低抵抗材料の層によってトランジ
スタのコレクタ層とそのコレクタ電極の間、あるいは他
の回路要素との間の配線を形成する工程を採用した。
純物濃度の埋め込み層を形成する工程と、該表面上に低
抵抗材料の層を形成する工程と、さらにその上に、絶縁
材料基板を接着する工程と、該半導体単結晶板の他の表
面に、バイポーラトランジスタとそのコレクタ電極を形
成する工程を有し、該低抵抗材料の層によってトランジ
スタのコレクタ層とそのコレクタ電極の間、あるいは他
の回路要素との間の配線を形成する工程を採用した。
そして、半導体単結晶板の一表面の、該表面とは反対側
表面にトランジスタを形成する予定の領域と、そのコレ
クタ電極を形成する予定の領域を除く部分を除去して溝
を形成する工程と、この溝の中に絶縁材料を埋め込む工
程と、該半導体単結晶板のこの表面に不純物を導入して
高不純物濃度の埋め込み層を形成する工程と、その上に
トランジスタのコレクタ層とそのコレクタ電極の間を接
続する形状の低抵抗材料の層を形成する工程と、さらに
その上に絶縁材料基板を接着する工程と、前記シリコン
単結晶板の他の表面を、少なくとも前記溝の底面に達す
るまで除去して、トランジスタを形成するための領域と
そのコレクタ電極を形成するための領域を分離する工程
を採用した。
表面にトランジスタを形成する予定の領域と、そのコレ
クタ電極を形成する予定の領域を除く部分を除去して溝
を形成する工程と、この溝の中に絶縁材料を埋め込む工
程と、該半導体単結晶板のこの表面に不純物を導入して
高不純物濃度の埋め込み層を形成する工程と、その上に
トランジスタのコレクタ層とそのコレクタ電極の間を接
続する形状の低抵抗材料の層を形成する工程と、さらに
その上に絶縁材料基板を接着する工程と、前記シリコン
単結晶板の他の表面を、少なくとも前記溝の底面に達す
るまで除去して、トランジスタを形成するための領域と
そのコレクタ電極を形成するための領域を分離する工程
を採用した。
；作用〕
半導体基板自体にトランジスタを形成するため、コレク
タ層のエピタキシャル成長が不要であり、この半導体基
板のコレクタ層の底面が露出しているときに、この面に
不純物を導入することができ、かつ、その後この面に単
結晶を成長することはないから、コレクタ埋め込み層の
不純物濃度を充分に高くすることができ、コレクタ層と
基板の間に厚い絶縁層を介在させるため、コレクター基
板間の容量が小さくなり、高精度のＵ溝、ｐｎ分離層等
の素子間分離手段が不要であり、ＬＯＣＯ３型フィール
ド酸化膜を使用しないため、コレクター基板間容量が小
さく、コレクタ層からコレクタ電極に引き出すために形
成した低抵抗層を自由にバターニングして、コレクタ層
と他の回路要素との接続Ｓこ使用することか可能である
。
タ層のエピタキシャル成長が不要であり、この半導体基
板のコレクタ層の底面が露出しているときに、この面に
不純物を導入することができ、かつ、その後この面に単
結晶を成長することはないから、コレクタ埋め込み層の
不純物濃度を充分に高くすることができ、コレクタ層と
基板の間に厚い絶縁層を介在させるため、コレクター基
板間の容量が小さくなり、高精度のＵ溝、ｐｎ分離層等
の素子間分離手段が不要であり、ＬＯＣＯ３型フィール
ド酸化膜を使用しないため、コレクター基板間容量が小
さく、コレクタ層からコレクタ電極に引き出すために形
成した低抵抗層を自由にバターニングして、コレクタ層
と他の回路要素との接続Ｓこ使用することか可能である
。
Ｊ実施例〕
以下、本発明の実施例を図面ムこも七ついて説明する。
第１図は、本発明の半導体装置の製造方法の一実施例を
説明するための工程図である。
説明するための工程図である。
この工程図に沿って、説明する。
第１工程（第１回（ａ））
シリコン単結晶＋Ｎ ｌの一表面の全面に窒化シ’Ｊコ
ン膜を形成し、このシリコン単結晶板１０反対側表面に
トランジスタを形成する予定の領域２と、コレクタ電極
を形成する予定の領域３を残して、他の領域の窒化シリ
コン膜をフォトリソグラフィを用いて除去する。
ン膜を形成し、このシリコン単結晶板１０反対側表面に
トランジスタを形成する予定の領域２と、コレクタ電極
を形成する予定の領域３を残して、他の領域の窒化シリ
コン膜をフォトリソグラフィを用いて除去する。
第２工程（第１図（ｂ））
第１工程で形成した窒化シリコン膜２．３をマスクにし
て、シリコン単結晶板１のこの表面をエツチングして、
連続したエツチング溝４を形成する。
て、シリコン単結晶板１のこの表面をエツチングして、
連続したエツチング溝４を形成する。
第３工程（第１図（Ｃ））
第２工程で形成したシリコン単結晶板Ｉのエンチング溝
４を含む側に、ＣＶＤ法によって酸化ンリコン層５を形
成した後、研磨してエツチング溝４中だけに残し、窒化
シリコン膜２．３を選択エツチングによって除去する。
４を含む側に、ＣＶＤ法によって酸化ンリコン層５を形
成した後、研磨してエツチング溝４中だけに残し、窒化
シリコン膜２．３を選択エツチングによって除去する。
第４工程（第１図（ｄ））
第３工程で窒化シリコン膜２．３を工・ッチンクによっ
て除去したシリコン単結晶板１の表面にＡｓ、Ｐ等のｎ
型不純物をイオン注入してｎ゛埋め込み層６．７を形成
する。
て除去したシリコン単結晶板１の表面にＡｓ、Ｐ等のｎ
型不純物をイオン注入してｎ゛埋め込み層６．７を形成
する。
第５工程（第１図（ｅ））
第４工程で形成したｎ゛埋め込み層６．７例の全面に、
ＣＶＤ法によってポリシリコン層を形成し、Ａｓ、Ｐ等
の不純物を注入して電気抵抗を下げ、ｎ゛埋め込み層６
．７上に延在する領域８を残して他の部分をエツチング
して除去する。
ＣＶＤ法によってポリシリコン層を形成し、Ａｓ、Ｐ等
の不純物を注入して電気抵抗を下げ、ｎ゛埋め込み層６
．７上に延在する領域８を残して他の部分をエツチング
して除去する。
第６エ程（第１図（ｆ））
第５工程で形成されたポリシリコン層８の上にＣＶＤ法
によって酸化シリコン層９を形成し、その表面を平坦化
する。
によって酸化シリコン層９を形成し、その表面を平坦化
する。
第７エ程（第１図（ｇ））
第６エ程で形成した酸化ンリコン層９に、シリコン基板
１０を接着して一体化する。
１０を接着して一体化する。
なお、この接着は、両者平坦面どうしを静電的に接触さ
せ、１１００°Ｃ程度の熱処理を加えることによって行
う。
せ、１１００°Ｃ程度の熱処理を加えることによって行
う。
その後、シリコン単結晶板１の表面を少なくとも前記エ
ツチング溝４の底面まで研磨して、シリコン単結晶Ｆｉ
ｌの、トランジスタを形成する領域１１と、コレクタ電
極を形成する領域１２を分離する。
ツチング溝４の底面まで研磨して、シリコン単結晶Ｆｉ
ｌの、トランジスタを形成する領域１１と、コレクタ電
極を形成する領域１２を分離する。
トランジスタを形成する領域１１に従来公知の適宜の方
法によってトランジスタを形成し、このトランジスタの
コレクタを埋め込み層６−ボリシリコン層８−埋め込み
層７を通して、コレクタ電極を形成する領域１２に引き
出す。
法によってトランジスタを形成し、このトランジスタの
コレクタを埋め込み層６−ボリシリコン層８−埋め込み
層７を通して、コレクタ電極を形成する領域１２に引き
出す。
上記の実施例においては、コレクタ埋め込み層６と、コ
レクタ電極を形成する領域１２の埋め込み層７の間をポ
リシリコン層８によって接続しているが、これを、例え
ば不純物をトープ−だチタンニＨノサイドや、ＣＶＤや
スパッタリングによって形成したＴｉ、Ｗ等の高耐圧金
属膜で置換することもできる。
レクタ電極を形成する領域１２の埋め込み層７の間をポ
リシリコン層８によって接続しているが、これを、例え
ば不純物をトープ−だチタンニＨノサイドや、ＣＶＤや
スパッタリングによって形成したＴｉ、Ｗ等の高耐圧金
属膜で置換することもできる。
また、上記の実施例に８いて：ま、コレクタとコレクタ
電極の間の接続を形成したが、ポリシリコン層８は、露
出している段階では自由にパターニングできるから、必
要に応して、複数のトランジスタのコレクタ間、さらに
は、他の回路要素との間の接続に使用することもできる
。
電極の間の接続を形成したが、ポリシリコン層８は、露
出している段階では自由にパターニングできるから、必
要に応して、複数のトランジスタのコレクタ間、さらに
は、他の回路要素との間の接続に使用することもできる
。
［発明の効果］
本発明によって奏される効果は、下記のとおりである。
１）当初の半導体基板自体にトランジスタを形成するた
め、従来技術において必要であったコレクタ層のエピタ
キシャル成長が不要である。
め、従来技術において必要であったコレクタ層のエピタ
キシャル成長が不要である。
２）工程の当初、コレクタ層の底面が露出しており、後
にこの面に単結晶を成長することはないから、この面の
不純物濃度分布を自由に高くして、コレクタ抵抗を小さ
くすることができる。
にこの面に単結晶を成長することはないから、この面の
不純物濃度分布を自由に高くして、コレクタ抵抗を小さ
くすることができる。
３）コレクタ層と基板の間乙こ厚い絶縁層を介在させる
ことができるから、コレクター基板間の容量を小さくす
ることができ、回路の高速動作が可能である。
ことができるから、コレクター基板間の容量を小さくす
ることができ、回路の高速動作が可能である。
４）コレクタ層とコレクタ電極の間の配線を基板工程で
行うことができ、コレクタ引き出し工程が不要になる。
行うことができ、コレクタ引き出し工程が不要になる。
５）トランジスタを形成する面とは反対の面に設けたス
ルーホールによってコレクタ層を引き出すことによって
、背面から電力を供給することが可能になるため、配線
の電流容量に余裕ができ、電力線と信号線との干渉を防
くことができる。
ルーホールによってコレクタ層を引き出すことによって
、背面から電力を供給することが可能になるため、配線
の電流容量に余裕ができ、電力線と信号線との干渉を防
くことができる。
６）高精度のＵ溝、ｐｎ分離層等の素子間分離手段が不
要である。
要である。
７）ＬＯＣＯ３型フィーセフイールド酸化膜ないから、
コレクターベース間容量を低減することができる。
コレクターベース間容量を低減することができる。
８）コレクタ層からコレクタ電極に引き出すための低抵
抗層をパターニングし、他の回路要素との接続に使用す
ることによって、多層配線層の一層を省略することがで
きる。
抗層をパターニングし、他の回路要素との接続に使用す
ることによって、多層配線層の一層を省略することがで
きる。
第１図は、本発明の半導体装置の製造方法の一実施例を
説明するための工程図、第２図は、従来のバイポーラト
ランジスタの製造方法の一例を示す工程図である。 １ シリコン単結晶板、２．３−窒化シリコン膜、４−
エツチング溝、５・−酸化シリコン層、６．７−埋め込
み層、８−不純物をトープしたポリシリコン層、９−酸
化シリコン層、１０− シリコン基板、１１ トラン
ジスタを形成する領域、１２−コレクタ電極を形成する
領域
説明するための工程図、第２図は、従来のバイポーラト
ランジスタの製造方法の一例を示す工程図である。 １ シリコン単結晶板、２．３−窒化シリコン膜、４−
エツチング溝、５・−酸化シリコン層、６．７−埋め込
み層、８−不純物をトープしたポリシリコン層、９−酸
化シリコン層、１０− シリコン基板、１１ トラン
ジスタを形成する領域、１２−コレクタ電極を形成する
領域
Claims (4)
- （１）、半導体単結晶板の一表面に不純物を導入して高
不純物濃度の埋め込み層を形成する工程と、該表面上に
、絶縁材料基板を接着する工程と、該半導体単結晶板の
他の表面に、バイポーラトランジスタとそのコレクタ電
極を形成する工程を有することを特徴とするバイポーラ
トランジスタの製造方法。 - （２）、半導体単結晶板の一表面上に不純物を導入して
高不純物濃度の埋め込み層を形成する工程と、該表面上
に、低抵抗材料の層を形成する工程と、さらにその上に
、絶縁材料基板を接着する工程と、該半導体単結晶板の
他の表面に、バイポーラトランジスタとそのコレクタ電
極を形成する工程を有することを特徴とするバイポーラ
トランジスタの製造方法。 - （３）、半導体単結晶板の一表面に不純物を導入して高
不純物濃度の埋め込み層を形成する工程と、該表面上に
低抵抗材料の層を形成する工程と、さらにその上に、絶
縁材料基板を接着する工程と、該半導体単結晶板の他の
表面に、バイポーラトランジスタとそのコレクタ電極を
形成する工程を有し、該低抵抗材料の層によってトラン
ジスタのコレクタ層とそのコレクタ電極の間、あるいは
他の回路要素との間の配線を形成することを特徴とする
バイポーラトランジスタの製造方法。 - （４）、半導体単結晶板の一表面の、該表面とは反対側
表面にトランジスタを形成する予定の領域と、そのコレ
クタ電極を形成する予定の領域を除く部分を除去して溝
を形成する工程と、この溝の中に絶縁材料を埋め込む工
程と、該半導体単結晶板のこの表面に不純物を導入して
高不純物濃度の埋め込み層を形成する工程と、その上に
トランジスタのコレクタ層とそのコレクタ電極の間を接
続する形状の低抵抗材料の層を形成する工程と、さらに
その上に絶縁材料基板を接着する工程と、前記シリコン
単結晶板の他の表面を、少なくとも前記溝の底面に達す
るまで除去して、トランジスタを形成するための領域と
そのコレクタ電極を形成するための領域を分離する工程
を有することを特徴とするバイポーラトランジスタの製
造方法
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2222379A JPH04106932A (ja) | 1990-08-27 | 1990-08-27 | バイポーラトランジスタの製造方法 |
| US07/747,977 US5323055A (en) | 1990-08-27 | 1991-08-21 | Semiconductor device with buried conductor and interconnection layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2222379A JPH04106932A (ja) | 1990-08-27 | 1990-08-27 | バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04106932A true JPH04106932A (ja) | 1992-04-08 |
Family
ID=16781437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2222379A Pending JPH04106932A (ja) | 1990-08-27 | 1990-08-27 | バイポーラトランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5323055A (ja) |
| JP (1) | JPH04106932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008514018A (ja) * | 2004-09-21 | 2008-05-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ヘテロバイポーラ・トランジスタ（ＨＢＴ）およびその製作方法（ＢｉＣＭＯＳ技術におけるコレクタ形成方法） |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708287A (en) * | 1995-11-29 | 1998-01-13 | Kabushiki Kaisha Toshiba | Power semiconductor device having an active layer |
| JP3075204B2 (ja) * | 1997-02-28 | 2000-08-14 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6365488B1 (en) * | 1998-03-05 | 2002-04-02 | Industrial Technology Research Institute | Method of manufacturing SOI wafer with buried layer |
| US8182501B2 (en) | 2004-02-27 | 2012-05-22 | Ethicon Endo-Surgery, Inc. | Ultrasonic surgical shears and method for sealing a blood vessel using same |
| US7544200B2 (en) | 2004-10-08 | 2009-06-09 | Ethicon Endo-Surgery, Inc. | Combination tissue pad for use with an ultrasonic surgical instrument |
| US20070191713A1 (en) | 2005-10-14 | 2007-08-16 | Eichmann Stephen E | Ultrasonic device for cutting and coagulating |
| US7621930B2 (en) | 2006-01-20 | 2009-11-24 | Ethicon Endo-Surgery, Inc. | Ultrasound medical instrument having a medical ultrasonic blade |
| US8911460B2 (en) | 2007-03-22 | 2014-12-16 | Ethicon Endo-Surgery, Inc. | Ultrasonic surgical instruments |
| US8142461B2 (en) | 2007-03-22 | 2012-03-27 | Ethicon Endo-Surgery, Inc. | Surgical instruments |
| US8057498B2 (en) | 2007-11-30 | 2011-11-15 | Ethicon Endo-Surgery, Inc. | Ultrasonic surgical instrument blades |
| US8523889B2 (en) | 2007-07-27 | 2013-09-03 | Ethicon Endo-Surgery, Inc. | Ultrasonic end effectors with increased active length |
| US8808319B2 (en) | 2007-07-27 | 2014-08-19 | Ethicon Endo-Surgery, Inc. | Surgical instruments |
| US8512365B2 (en) | 2007-07-31 | 2013-08-20 | Ethicon Endo-Surgery, Inc. | Surgical instruments |
| US9044261B2 (en) | 2007-07-31 | 2015-06-02 | Ethicon Endo-Surgery, Inc. | Temperature controlled ultrasonic surgical instruments |
| US8430898B2 (en) | 2007-07-31 | 2013-04-30 | Ethicon Endo-Surgery, Inc. | Ultrasonic surgical instruments |
| CA2701962C (en) | 2007-10-05 | 2016-05-31 | Ethicon Endo-Surgery, Inc. | Ergonomic surgical instruments |
| US10010339B2 (en) | 2007-11-30 | 2018-07-03 | Ethicon Llc | Ultrasonic surgical blades |
| US9700339B2 (en) | 2009-05-20 | 2017-07-11 | Ethicon Endo-Surgery, Inc. | Coupling arrangements and methods for attaching tools to ultrasonic surgical instruments |
| US8951272B2 (en) | 2010-02-11 | 2015-02-10 | Ethicon Endo-Surgery, Inc. | Seal arrangements for ultrasonically powered surgical instruments |
| US8486096B2 (en) | 2010-02-11 | 2013-07-16 | Ethicon Endo-Surgery, Inc. | Dual purpose surgical instrument for cutting and coagulating tissue |
| US9820768B2 (en) | 2012-06-29 | 2017-11-21 | Ethicon Llc | Ultrasonic surgical instruments with control mechanisms |
| US10226273B2 (en) | 2013-03-14 | 2019-03-12 | Ethicon Llc | Mechanical fasteners for use with surgical energy devices |
| GB2521229A (en) | 2013-12-16 | 2015-06-17 | Ethicon Endo Surgery Inc | Medical device |
| US11020140B2 (en) | 2015-06-17 | 2021-06-01 | Cilag Gmbh International | Ultrasonic surgical blade for use with ultrasonic surgical instruments |
| US10357303B2 (en) | 2015-06-30 | 2019-07-23 | Ethicon Llc | Translatable outer tube for sealing using shielded lap chole dissector |
| US10245064B2 (en) | 2016-07-12 | 2019-04-02 | Ethicon Llc | Ultrasonic surgical instrument with piezoelectric central lumen transducer |
| US10893883B2 (en) | 2016-07-13 | 2021-01-19 | Ethicon Llc | Ultrasonic assembly for use with ultrasonic surgical instruments |
| USD847990S1 (en) | 2016-08-16 | 2019-05-07 | Ethicon Llc | Surgical instrument |
| US10779847B2 (en) | 2016-08-25 | 2020-09-22 | Ethicon Llc | Ultrasonic transducer to waveguide joining |
| US10952759B2 (en) | 2016-08-25 | 2021-03-23 | Ethicon Llc | Tissue loading of a surgical instrument |
| US10603064B2 (en) | 2016-11-28 | 2020-03-31 | Ethicon Llc | Ultrasonic transducer |
| US10820920B2 (en) | 2017-07-05 | 2020-11-03 | Ethicon Llc | Reusable ultrasonic medical devices and methods of their use |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107161A (ja) * | 1986-10-24 | 1988-05-12 | Nec Corp | 半導体素子製造方法 |
| JPH02133928A (ja) * | 1988-11-15 | 1990-05-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02181929A (ja) * | 1989-01-09 | 1990-07-16 | Oki Electric Ind Co Ltd | バイポーラ型半導体集積回路装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6089970A (ja) * | 1983-10-21 | 1985-05-20 | Nec Kansai Ltd | 半導体装置 |
| JPS60187055A (ja) * | 1984-03-07 | 1985-09-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6480075A (en) * | 1987-09-21 | 1989-03-24 | Nec Corp | Bipolar type integrated circuit |
-
1990
- 1990-08-27 JP JP2222379A patent/JPH04106932A/ja active Pending
-
1991
- 1991-08-21 US US07/747,977 patent/US5323055A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107161A (ja) * | 1986-10-24 | 1988-05-12 | Nec Corp | 半導体素子製造方法 |
| JPH02133928A (ja) * | 1988-11-15 | 1990-05-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02181929A (ja) * | 1989-01-09 | 1990-07-16 | Oki Electric Ind Co Ltd | バイポーラ型半導体集積回路装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008514018A (ja) * | 2004-09-21 | 2008-05-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ヘテロバイポーラ・トランジスタ（ＨＢＴ）およびその製作方法（ＢｉＣＭＯＳ技術におけるコレクタ形成方法） |
Also Published As
| Publication number | Publication date |
|---|---|
| US5323055A (en) | 1994-06-21 |
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