JPH0750552B2

JPH0750552B2 - 内部電位発生回路

Info

Publication number: JPH0750552B2
Application number: JP60288205A
Authority: JP
Inventors: 洋一飛田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-12-20
Filing date: 1985-12-20
Publication date: 1995-05-31
Anticipated expiration: 2010-05-31
Also published as: DE3643546C2; US4742250A; DE3643546A1; JPS62146488A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ダイナミツクランダムアクセスメモリ等に
用いられる内部電位発生回路に関し、その低消費電力化
を図つたものである。

〔従来の技術〕

第２図は従来の内部電位発生回路を示す回路図であり、
（１）は第１の外部電源であつて、こゝでは電位がV_DD
のV_DD電源、（２）は、第２の外部電源であつて、こゝ
では電位が0Voltの接地点、（３）はリング発振回路等
を用い、MOS形電界効果トランジスタ（以下MOSTと略記
する）で構成され、V_DD電源（１）および接地点（２）
から電源が供給される第２の交流電源であつて、こゝで
はパルス発生回路、（４）はパルス発生回路の出力端子
に接続する接続点、（５）は一方の端子が接続点（４）
に接続する結合キヤパシタ、（６）は結合キヤパシタ
（５）のもう一方の端子に接続する接続点、（７）はド
レインとゲートが接続点（６）にソースが接地点（２）
にそれぞれ接続する放電用MOSTで、接続点（６）の電位
がこの放電用MOST（７）のスレッショルド電圧以上にな
ると接続点（６）の電荷を接地点（２）に放電し、接続
点（６）の電位をこのスレッショルド電圧にクランプす
るクランプ用トランジスタとしての機能を有している。
（８）は一方のソース／ドレインが接続点（６）に接続
する充電用MOSTで、基板電位を出力する出力用トランジ
スタとしての機能を有している。（９）は充電用MOSTの
他方のソース／ドレインとゲートに接続する内部電源で
あつて、こゝでは電位V_SUBの基板電源（こゝでは集積回
路中の電位V_SUBに保たれた配線を意味する）、（10）は
基板電源（９）に存在する寄生容量と上記基板電源
（９）の電圧を安定化するために接続された安定化容量
とを合成した合成容量、（11）は結合キヤパシタ
（５）、放電用MOST（７）および充電用MOST（８）から
なり、接続点（４）からパルス発生回路（３）のパルス
信号φを得て基板電源（９）の電位をV_SUBになるよう充
電する電位発生回路である。

従来の内部電位発生回路は上記のように構成されていた
ので以下のように動作する。ここで説明を簡単にするた
め、パルス発生回路（３）が例えば相補形MOST回路以下
（MOS回路と略記する）であつてその出力信号が外部電
源（１），（２）の電位V_DD,0Volt間一ぱいに励振さ
れ、その立上り、立下りが、周期に比し無視できる矩形
波であり、MOST（７），（８）はｎチャネルMOSTであ
り、そのスレツシヨルド電圧V_THが0Voltとする。

第３図は上記の特別な場合における外部電源投入後パル
ス信号の第ｎ周期目で過渡状態にある接続点（４），
（６），（９）の電位V₄,V₆,V₉をそれぞれ図（ａ），
（ｂ），（ｃ）に示す。時刻ｔ（ｎ）_０直前にV₄＝0Vol
t、V₆＝V₉＝Ｖ（ｎ−１）＜０とすると、時刻ｔ（ｎ）
_０でV₄＝V_DDになると、キヤパシタ（５）のインピーダ
ンスはMOST（７），（８）より充分小であるから、V₆を
V_DDだけ上昇させV₆＝V_DD−Ｖ（ｎ−１）＞０にする。V₆
＞０ではMOST（７）が導通（以下ONと略記する）、MOST
（８）が遮断（以下OFFと略記する）であるから、キヤ
パシタ（５）とMOST（７）で定まる時定数程度の時間が
経過した時刻ｔ（ｎ）_１でV₆＝０となり、V₄がつぎに変
化する時刻ｔ（ｎ）_２までV₆＝０である。この間MOST
（８）がOFFであるから、V₉はまつたく影響されないか
ら、V₉＝Ｖ（ｎ−１）となる。時刻ｔ（ｎ）_２で、V₄＝
0Voltとなると、前述の時刻ｔ（ｎ）_０の時と同様な理
由で、V₆＝−V_DD＜0Voltとなる。今度は逆にMOST（７）
がOFF、MOST（８）がONとなるから、キヤパシタ
（５），（10）及びMOST（８）で定まる時定数程度の時
間が経過した時刻ｔ（ｎ）_３までにV₆＝−V_DD、V₉＝Ｖ
（ｎ−１）それぞれよりV₆＝V₉＝Ｖ（ｎ）＝Ｖ（ｎ−
１）−△Ｖ（ｎ）＜０となり、V₄が次に変化する時刻ｔ
（ｎ＋１）_０までV₆＝V₉＝Ｖ（ｎ）となる。こゝで、キ
ヤパシタ（５），（10）それぞれの容量値をC₅,C₁₀とす
るとＶ（ｎ）とＶ（ｎ−１）の関係はｔ（ｎ）_２からｔ
（ｎ）_３の変化の前後で電荷量不変の法則を適用して（C₅＋C₁₀）Ｖ（ｎ）＝−C₅V_DD＋C₁₀V（ｎ−１）となる。変形すると（C₅＋C₁₀）（Ｖ（ｎ）＋V_DD）＝C₁₀（Ｖ（ｎ−１）＋V
_DD）と書ける。Ｖ（ｏ）＝０とすると、Ｖ（ｎ）＝−V_DD（１−（C₁₀/（C₁₀＋C₅））^ｎ） ……
（１）となる。C₁₀/（C₁₀＋C₅）＜１であるからｎ→大とする
と、Ｖ（ｎ）→−V_DDとなることがわかる。

（１）式はMOST（７），（８）のV_TH＝０とした場合で
あつたがV_TH＞0Voltのエンハンスメント形の場合、上記
の説明でMOST（７）がONからOFFになる時刻ｔ（ｎ）_１
でV₆＝V_THとなり、同様にMOST（８）がONからOFFになる
時刻ｔ（ｎ）_３でV₉＝V₆＋V_THとなる関係上V₉について
（１）式と同様の式を導き、V₉（ｎ）とすると V₉（ｎ）＝−（V_DD−2V_TH）（１−（C₁₀/C₁₀＋
C₅））^ｎ）……（２）となる。パルス信号が十分に加わ
りｎが大となると、（C₁₀/（C₁₀＋C₅））^ｎの項がほぼ
０になるので、（２）式から第４図（ａ）に示す如く、
V_DD電源V₁が時刻t₀で投入されV_DDにされると、第４図
（ｂ）のV₉の如く基板電源（９）の電位V₉（V_SUB）は時
刻t₀で0Voltから減少を始め、時刻t₁で−（V_DD−2V_TH）
の値に到達する。

従来の内部電位発生回路は上記の如き原理で−（V_DD−2
V_TH）となる負の内部的に発生させた基板電源を利用す
るようになつていた。

〔発明が解決しようとする問題点〕

しかしながら上記のような従来の内部電位発生回路は以
下に示すような無駄に電力を消費すると云つた問題点が
あつた。

すなわち、この回路が主に適用されているダイナミツク
ランダムアクセスメモリ（以下DRAMと略記する）の読み
出し、書き込み、リフレツシユといつたいわゆる動作状
態にある時と待機状態にある時とでは、前述V_SUB（また
はV₉）を接地電位側にもどそうとする、いわゆる基板電
流の値に大きな違いがある。最近の256Kビツト、1Mビツ
トのDRAMの場合、前者では数10μＡ、後者では数10pAで
ある。しかもDRAMはマイクロコンピユータ等でも、数10
0個程度で記憶容量の大なるメモリを構成することは珍
らしくなく、このような場合１ワードが８ビツトとして
も、読み出し、書き込みに関係するチツプは100個中１
個程度で、他は待機状態になつている。これに対して従
来の内部電位発生回路は上記の動作時に合うように設計
されており、待機時に問題があるわけであるがこの点を
簡単に説明する。

第２図の前記説明では無視した寄生キヤパシタ（12）が
この待機時に問題になつてくる。もしこの寄生キヤパシ
タ（12）が無いならばV₉（V_SUB）、V₆はそれぞれ−（V
_DD−2V_TH），−（V_DD−V_TH）に到達するからMOST
（７），（８）はいずれもOFFとなり、結合キヤパシタ
（５）の一端である接続点（６）がフローテイング状態
となり、このキヤパシタ（５）に充放電電流が流れず電
力も消費されないことになるからである。この寄生キヤ
パシタ（12）は例えば第５図に示すMOSチヤネルキヤパ
シタで結合キヤパシタ（５）を構成しゲート電極（5x）
を、接続点（４）側に、チヤネル（5y）を接続点（６）
側にしている場合、チヤネル（5y）と基板（9a）との間
に、空乏層（13）を介して形成される。但し、（14）は
ゲート絶縁膜、（15）はチヤネル（5y）から電極を引き
出すためのn⁺拡散領域である。第５図の寄生キヤパシタ
（12）は基板（9a）すなわち、基板電源（９）に接続し
ているが、この電位はほとんど一定であるから交流的に
は実効的に接地点（２）に接続している。チヤネル（5
y）に対するゲート電極（5x）と基板（9a）それぞれの
単位面積当りの静電容量を比較すると、後者は前者の約
1/10であるから、寄生キヤパシタ（12）の静電容量は結
合キヤパシタ（５）の約1/10になる。キヤパシタ（５）
の静電容量が1MビツトDRAMで100pFと大であるから1/10
でも無視できない値となるのである。

すなわち、待機状態でもパルス発生回路（３）が、キヤ
パシタ（５）の約1/10のキヤパシタ（12）を実効的に直
接充放電するから動作時のキヤパシタ（５）の充放電
は、V₆,V₉が低下するに従い実効的に零に近づくのに、
これは正味そのまゝ低下することがないことを考えると
動作時とほとんど等しい電力を消費していることがわか
る。

この発明は上記のような問題点を解決するためになされ
たもので、消費電力の低減が図れる内部電位発生回路を
得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る内部電位発生回路は、第１のパルス信号
を出力するパルス信号発生手段と、第１のパルス信号を
受けて内部電位を出力する電位発生回路と、第２のパル
ス信号、基準電位および内部電位を受け、第２のパルス
信号に応じて内部電位が基準電位に基づいた所定電位に
なったか否かの検知動作をし、内部電位が所定電位にな
っていればパルス信号発生手段からの第１のパルス信号
の発生を停止させる差動増幅回路とを備えるものであ
る。

［作用］この発明においては、差動増幅回路が内部電位が基準電
位の基づいた所定電位になると、パルス信号発生手段か
らの第１のパルス信号の発生を停止させ、電位発生回路
における無駄な電力消費を抑える。

また、差動増幅回路が第２のパルス信号に応じて内部電
位が基準電位に基づいた所定電位になったか否かの検知
動作をする（つまり間欠動作をする）ので、常時検知動
作をするよりもさらに電力消費が抑えられる。

〔実施例〕

第１図はこの発明の一実施例を示す回路図であり、
（１）〜（４），（９），（10）は、前記従来回路のも
のとまつたく同一で、（１）および（２）はそれぞれ一
定電位であるV_DDおよび接地電位が与えられる一定電位
点となっており、パルス発生回路（３）からは第３のパ
ルス信号であるパルス信号φが出力される。（9b）は内
部電源（９）の電位の基準となる電位▲Ｖ^* _SUB▼が与え
られる基準電位点、（10a）は内部電源（９）と接地点
（２）との間に存在しDRAMの動作時に流れる基板電流、
リーク電流等に対応した負荷インピーダンス、（10b）
は基準電位点（9b）と接地点（２）の間に接続された1p
F以下のキヤパシタである。（11a），（11b），（11
c），（11d）はいずれも前記従来の電位発生回路（11）
の各構成回路素子の符号にそれぞれa,b,c,dを付して示
される同一構成の回路であつて、（11a）はその出力が
内部電源（９）に接続された主電位発生回路で、第16の
パルス信号を受けて内部電位を出力している。（11b）
はその入力が接続点（４）に、その出力が基準電位点
（9b）にそれぞれ接続された基準電位発生回路、（11
c）は入力が接続点（４）に、出力が内部電源（９）に
それぞれ接続された第１の補助電位発生回路、（11d）
は出力が内部電源（９）に接続された第２の補助電位発
生回路である。（16）は第２の補助電位発生回路（11
d）の入力に接続され、φ_１なるパルス信号を出力する
他のパルス発生器の出力端子、（17），（18）はそれぞ
れ，φ_Ｓのパルス信号を発生する、いずれも後に示す
タイミング信号発生回路の出力端子である。

（20）は一方の入力に、内部電源（９）を他方の入力に
基準電位点（9b）を３つのタイミング信号入力端子に接
続点（４）、出力端子（17），（18）をそれぞれ接続さ
れ、１つの出力信号を出力する差動増幅回路で、内部電
源（９）の内部電位が基準電位発生回路（11b）からの
基準電位に基づいた所定電位になったか否かの検知動作
をし、内部電位が所定電位になっていればパルス信号発
生手段として機能する第１の交流電源（40）から出力さ
れる第１のパルス信号の発生を停止させるものであり、
３つのタイミング信号入力端子（21）（28）（30）に入
力される第３のパルス信号φ、この第３のパルス信号の
反転パルス信号および立ち上がりが遅延された第２の
パルス信号φ_Ｓによって活性化状態および非活性状態が
制御され、間欠動作をさせることで消費電力の低減が図
られている。この差動増幅回路（20）は左右対称のCMOS
回路であり、その構成を、相対応する素子に同一符号を
付し、左にｌ、右にｒを示すと共に、ｎチヤネルMOSTを
n MOST、ｐチヤネルMOSTをp MOSTと表わすことにより以
下に示す。（21）は出力端子（18）に接続する差動増幅
回路（20）のタイミング信号入力端子、（22）はゲート
がタイミング信号入力端子（21）にソースが接地点
（２）にそれぞれ接続されたn MOST、（23）はn MOST
（22）のドレインに接続する接続点、（24l），（24
r），（25l），（25r）は全体でCMOSフリツプフロツプ
回路を構成し、前二者がそのソースを外部電源（１）に
接続されたp MOST、後二者がそのソースを接続点（23）
に接続されたn MOST、（26）は差動増幅回路（20）の出
力端子、（27l）は出力端子（26）に接続された前記フ
リツプフロツプ回路の左側信号端子、（27r）はこの回
路の右側信号端子、（28）は接続点（４）に接続された
タイミング信号入力端子、（29l），（29r）はいずれも
ゲートをタイミング信号入力端子（28）に接続され、そ
れぞれp MOST（24l），（24r）に接続されたいずれもp
MOST、（30）は出力端子（17）に接続されたタイミング
信号入力端子、（31）はゲートをタイミング信号入力端
子（30）にソースを接地点（２）にそれぞれ接続された
n MOST、（32）はn MOST（31）のドレインに接続する接
続点、（33l），（33r）はゲートをそれぞれ左側信号端
子、右側信号端子に、ドレインを接続点（32）にソース
を外部電源（１）に接続されたいずれもp MOST、（34
l），（34r）はそれぞれ内部電源（９）、基準電位点
（9b）に接続された第1,第２の入力端子、（35l），（3
5r）はゲートをそれぞれ第1,第２の入力端子（34l），
（34r）にソースをいずれも外部電源（１）に接続され
たいずれもp MOST、（36l），（36r）はそれぞれp MOST
（35l），（35r）のドレインに接続する接続点、（37
l），（37r）はゲートをいずれも接続点（32）にソース
をそれぞれ接続点（36l），（36r）にドレインをそれぞ
れ左側信号端子（27l）、右側信号端子（27r）に接続さ
れたいずれもp MOSTである。

（40）はその入力が差動増幅回路（20）の出力端子（2
6）にその出力が、主電位発生回路（11a）の入力にそれ
ぞれ接続された第１の交流電源で、主電位発生回路（11
a）の入力に第１のパルス信号を出力するパルス信号発
生手段として機能するものである。（41），（42）はソ
ースをそれぞれ外部電源（１）、接地点（２）に接続さ
れたそれぞれp MOST,n MOST,（43）はp MOST（41）とn
MOST（42）とのゲートに接続する第１の交流電源（40）
の入力端子、（44）はp MOST（41）とn MOST（42）との
ドレインに接続する第１の交流電原（40）の出力端子で
ある。

この実施例の回路は上記のように構成したので、内部電
源（９）の負荷（10a）が軽い場合には電流供給能力の
小さな補助内部電位発生回路（11c），（11d）のみを働
かせ、V_DD電源投入時や、先に述べた動作時のように負
荷（10a）が重い場合には、供給能力の大なる内部電位
発生回路（11a）をも働かせ、前述の軽負荷時に無駄に
消費される電力をカツトし、先の問題点を解決するよう
になつている。この回路（11a）が重負荷時にのみ働く
のは差動増幅回路（20）の出力端子（26）からこの時の
みパルス信号が送られ第１の交流電源（40）がパルス信
号発生手段として機能し、主電位発生回路（11a）に第
１のパルス信号を与えるようになつているからで、以下
に、差動増幅回路（20）を中心にその動作原理を第６図
のタイミング図を参照しながら説明する。

第６図中図（ａ）は接続点（４）のパルス信号φを、図
（ｂ）は出力端子（17）のパルス信号φの反転信号
を、図（ｃ）はパルス信号φ_Ｓを、図（ｄ）は実線がV
_34l＞V_34rの時の、破線がV_34l＜V_34rの時のいずれもV
_27lを、図（ｅ）は実線と破線の関係が前記と同様のV
_27rを、図（ｆ）はV₃₂を、図（ｇ）はV₄₄をそれぞれ示
す。但し、V_27l,V_27r等は接続点（27l），（27r）の電
位を示す。

パルス信号φの第ｍ周期目の時刻ｔ（ｍ）_０直前には
φ，φ_Ｓがいずれも0Voltであり、がV_DDであるから、
MOST（22）がOFF,MOST（29l），（29r）がONであるか
ら、左側信号端子（27l）、右側信号端子（27r）ともに
V_DDにされ（図（ｄ），（ｅ））、従つてMOST（33l），
（33r）がOFFであり、また、MOST（31）がONであるか
ら、接続点（32）が0Volt（図（ｆ））にされるからMOS
T（37l），（37r）がONである。しかし両端子（27l），
（27r）が上記の如くV_DDであるから電流は流れない。

時刻ｔ（ｍ）_０でφ＝V_DD,＝0Voltに図（ａ），
（ｂ）の如く変化すると、MOST（29l），（29r），（3
1）がOFFになるが各電位に変化は生じない。時刻ｔ
（ｍ）_１からｔ（ｍ）_４にかけてφ_Ｓが図（ｃ）の如く
おだやかにV_DDに上昇すると、MOST（22）がスレツシヨ
ルド電圧をφ_Ｓが越える時刻ｔ（ｍ）_２でONし始め、時
刻ｔ（ｍ）_５で完全ONするから、V₂₃がゆつくり0Voltに
なり４つのMOST（24l），（24r），（25l），（25r）で
構成されるフリツプフロツプ回路に電圧が加わり始め
る。こゝで、MOST（35l），（35r）を除く同一符号にl,
rを付したすべての対のMOSTや、対称位置にある配線の
寸法のみならず形状まで等しくし、バランスを取られて
いる。従つて、端子（27l），（27r）に初期に極僅かな
電位差があると、前者がMOST（24r），（25r）の後者が
MOST（24l），（25l）のゲートに作用し、その電位差を
拡大するようなフイードバツクが働くようになつてい
る。内部電源（９）の電位V₉（＝V_34l）が基準電位点
（9b）の電位V_9b（＝V_34r）より高い場合を最初に考え
ると、MOST（35l）の方がMOST（35r）よりON抵抗が大で
あるから、それぞれONしているMOST（37l），（37r）を
介して端子（27l），（27r）に電流を供給するが、前者
の方が低電位となり、前述のフイードバツク作用によ
り、φ_ＳがゆつくりV_DDにされるにつれ若干の遅れをも
つて0Voltに接近し、逆に後者は一旦少し電位が下るがV
_DDに引き上げられる。（図（ｄ），（ｅ）の実線）、逆
にV₉＜V_9bの時左右が逆の関係になるだけであるからV
_27l,V_27rはそれぞれ図（ｄ），（ｅ）の破線の如くにな
る。

この間、MOST（33l），（33r）はそれぞれ端子（27
l），（27r）が、V_DD−V_THとなつた時点でONするが、こ
れらのON抵抗が急速に低下してV₃₂が急上昇すると、信
号が取り込まれないうちにMOST（37l），（37r）がOFF
するのでMOST（33l），（33r）の駆動能力を充分小にし
てあり、V₃₂は時刻ｔ（ｍ）_３で0Voltより上昇を始め、
ｔ（ｍ）_７でV_DDに到達するようになつている。（図
（ｆ）参照）時刻ｔ（ｍ）_８で図（ａ），（ｂ），（ｃ）に示す如く
φ＝0Volt,＝V_DD,φ_Ｓ＝0Voltとなると、MOST（22）
がOFFし、MOST（29l），（29r）がONするから、V_27l,V
_27rは、図（ｄ），（ｅ）の如くV_DDになる。V_27l＝V_27r
＝V_DDとなると、MOST（33l），（33r）がOFFし、MOST
（31）がONしているからV₃₂＝0Voltとなる。（図
（ｆ））V₃₂＝0Voltとなると、MOST（37l），（37r）が
ONする。以上で、この差動増幅回路（20）はｔ（ｍ）_０
直前の状態に復帰するので時刻ｔ（ｍ＋１）_０から第
（ｍ＋１）周期目の動作を継続することができる。この
差動増幅器（20）のV_27lを、出力端子（26）を経て、第
１の交流電源（40）の入力に与えると、V₄₄は第６図
（ｇ）の如くなり、V₉＞V_9bの時、実線の如く時刻ｔ
（ｍ）_４からｔ（ｍ）_８の間にパルスを生ずるが、V₉＜
V_9bの時、破線の如くパルスを生じない。

以上の説明は無用の混乱を避けるためV₉＝V_9bの時差動
増幅器がバランスするとしたが、V₉,V_9bともに軽負荷時
の到達電位が−（V_DD−2V_TH）となるのに、V₉は重負荷
時のつり合い電位V_SUB（＞−（V_DD−2V_TH））にV_9bは常
に軽負荷であるから−（V_DD−2V_TH）にそれぞれ選ぶの
が容易であるため、バランス条件としてV₉/V_9b＝−V_SUB
/（V_DD−2V_TH）が満足されるように、第１図のMOST（35
l），（35r）の駆動能力を若干異なるようにしている。
例えば、前者のチヤネル巾を後者より若干広くするなど
している。

以上の点をふまえ、第１図の回路の動作を説明する。第
７図に示す如く、時刻t₀で図（ａ）の如くV₁なるV_DD電
源を投入すると、図（ｂ）に示す如く、V_9bは時刻t₀の
時の0Voltから急速に降下し、時刻t₂で目標電位−（V_DD
−2V_TH）に到達する。一方V₉は図（ｃ）に示す如く、時
刻t₀より0Voltからパルスが供給されつづけるならば、
時刻t₃で−（V_DD−2V_TH）に達する勢いでゆるやかに降
下する。V_SUBに達する時刻t₁までは第６図（ｇ）の実線
で示されるように主電位発生回路（11a）にパルスが与
えられるから図（ｃ）の如く降下する。時刻t₀からt₁ま
で基板電流I_BBはV₉の降下に伴い増加し、待機時の電流
値に達する。その後、時刻t₄からt₅,t₆からt₇でDRAMが
動作状態になつて図のようにI_BBが増加すると、V₉が上
昇しようとするので、回路（11a）から内部電源（９）
へ充電されるが、時刻t₁からt₄、t₅からt₆、t₇以降につ
いては第６図（ｇ）の破線で示されるようにパルスが与
えられないため、回路（11a）から充電されず、常時充
電している駆動能力の小さな補助内部電位発生回路（11
c），（11d）によりこのI_BB電流分を補給しV_SUBに保
つ。図（ｃ）において、実線部分が回路（11a）の充電
期間を、破線部分がその休止期間を示す。上記した実施
例においては、内部電源（９）の電位が基準電位発生回
路（11b）による基準電位点（9b）の電位に基づいた所
定電位になると、差動増幅回路（20）がパルス信号発生
手段として機能する第１の交流電源（40）からの第１の
パルス信号の発生を停止させているため、特に待機状態
において無駄に電力を消費することがなくなり、しか
も、外部電源投入時に、基準電位発生回路（11b）によ
る基準電位点（9b）の電位の電位変化、つまり、低下速
度を、電位発生回路（11a）による内部電源（９）の電
位の電位変化、つまり、低下速度より速くしているた
め、必ず外部電源投入時に電位発生回路（11a）が十分
に働き、内部電源（９）の電位を所望の電位にする時間
を早くできるものである。また、差動増幅回路（20）を
パルス信号φに同期して間欠動作させているので常時動
作させるよりも消費電力が小さくて済むものである。

第８図はクロツク信号，φ_Ｓを発生する回路の一例を
示し、インバータ（51）が接続点（４）から与えられた
φを出力端子（17）に反転させた信号を、ANDゲート
（52）の一方の入力にｔ（ｍ）_１−ｔ（ｍ）_０だけ遅延
させる遅延回路（53）を経由させ、かつこのANDゲート
（52）の出力をV_DDに引き上げるMOSTの駆動能力を比較
的小に選ぶことにより、第６図（ｃ）に示す如く時刻ｔ
（ｍ）_１で立上り開始し、時刻ｔ（ｍ）_５でV_DDに達
し、時刻ｔ（ｍ）_８で立下る。

なお、上記実施例では内部電源（９）を補助電位発生回
路（11c），（11d）でも充電する場合について述べたが
主電位発生回路（11a）単独でも同様の効果がある。

また、上記実施例では差動増幅回路（20）が、第１の交
流電源（40）にパルス信号を与えることと、これを休止
させることの２役を兼ねていたが第６図（ｆ）の時刻ｔ
（ｍ）_７からｔ（ｍ）_８のV₃₂を記憶する新に設けたラ
ツチ回路の出力を与えるのみにし、第１の交流電源も、
MOST（41），（42）の代にCMOS2入力NANDゲートを設け
その一方の入力に前記のラツチ回路の出力を与え他方の
入力に、パルス発生回路（３）または他のパルス発生回
路の出力を与えて、その出力を主電位発生回路（11a）
に与えるようにしてもよい。

また、上記実施例では、差動増幅回路（20）、第１の交
流電源（40）はともに、パルス発生回路（３）のパルス
信号そのものかこれを元に作られたパルス信号が与えら
れる場合であつたが、パルス発生源を互に異にしても、
また、くり返し周波数が異なる場合でも同様の効果が得
られる上に、第１の交流電源のくり返し周波数を比較的
大にすることにより、主電位発生回路（11a）の各部の
サイズを小さくでき、差動増幅回路（20）、パルス発生
回路（３）のくり返し周波数を比較的小にすることによ
り消費電力を小にできる特別な効果がある。

〔発明の効果〕

この発明は、以上説明したとおり、第１のパルス信号を
出力するパルス信号発生手段と、第１のパルス信号を受
けて内部電位を出力する電位発生回路と、第２のパルス
信号、基準電位および内部電位を受け、第２のパルス信
号に応じて内部電位が基準電位に基づいた所定電位にな
ったか否かの検知動作をし、内部電位が所定電位になっ
ていればパルス信号発生手段からの第１のパルス信号の
発生を停止させる差動増幅回路とを設けたので、無駄な
消費電力を抑えられ、低消費電力化を図れるという効果
がある。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
従来の内部電位発生回路を示す回路図、第３図、第４図
はいずれも従来の回路の動作を説明するタイミング図、
第５図は従来の回路に用いられるキヤパシタを示す断面
図、第６図、第７図はこの発明の一実施例を説明するタ
イミング図、第８図はこの発明の一実施例中で用いられ
るクロツク信号を発生する回路の一例を示す論理回路図
である。図において、（１），（２）は外部電源、（３）は第２
の交流電源、（９）は内部電源、（9b）は基準電位点、
（11a）は主電位発生回路、（11b）は基準電位発生回
路、（20）は差動増幅回路、（40）は第１の交流電源で
ある。なお、各図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】第１のパルス信号を出力するパルス信号発
生手段、上記第１のパルス信号を受けて内部電位を出力する電位
発生回路、第２のパルス信号、基準電位および上記内部電位を受
け、この第２のパルス信号に応じて上記内部電位が上記
基準電位に基づいた所定電位になったか否かの検知動作
をし、上記内部電位が上記所定電位になっていれば上記
パルス信号発生手段からの第１のパルス信号の発生を停
止させる差動増幅回路を備える内部電位発生回路。
【請求項２】第２のパルス信号は、一定周期を有する信
号であることを特徴とする特許請求の範囲第１項記載の
内部電位発生回路。
【請求項３】電位発生回路は、パルス信号発生手段から
の第１のパルス信号を一方の電極に受けるキャパシタ
と、このキャパシタの他方の電極と一定電位点との間に
接続されたクランプ用トランジスタと、上記キャパシタ
の他方の電極と内部電位の出力点との間に接続された出
力用トランジスタとを有することを特徴とする特許請求
の範囲第１項または第２項記載の内部電位発生回路。
【請求項４】差動増幅回路は、電源電位が与えられる電
源電位点と内部電位に応じた電位を受けるとともにパル
ス信号発生手段からの第１のパルス信号の発生を停止さ
せる信号を出力する第１の節点との間に接続され、ゲー
ト電極が基準電位に応じた電位を受ける第２の節点に接
続される第１のｐチャネルMOSトランジスタ、上記電源
電位点と上記第２の節点との間に接続され、ゲート電極
が上記第１の節点に接続される第２のｐチャネルMOSト
ランジスタ、上記第１の節点と第３の節点との間に接続
され、ゲート電極が上記第２の節点に接続される第１の
ｎチャネルMOSトランジスタ、上記第２の節点と上記第
３の節点との間に接続され、ゲート電極が上記第１の節
点に接続される第２のｎチャネルMOSトランジスタ、お
よび上記第３の節点と接地電位が与えられる接地点との
間に接続され、ゲート電極に第２のパルス信号を受ける
第３のｎチャネルMOSトランジスタを有することを特徴
とする特許請求の範囲第１項ないし第３項記載の内部電
位発生回路。
【請求項５】基準電位は、第３のパルス信号を一方の電
極に受けるキャパシタと、このキャパシタの他方の電極
と一定電位点との間に接続されたクランプ用トランジス
タと、上記キャパシタの他方の電極と差動増幅回路の基
準電位を受ける点との間に接続された出力用トランジス
タとを有する基準電位発生回路から発生されることを特
徴とする特許請求の範囲第１項ないし第４項記載の内部
電位発生回路。
【請求項６】第２のパルス信号は、第３のパルス信号に
同期した信号であることを特徴とする特許請求の範囲第
５項記載の内部電位発生回路。