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JP3315130B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP3315130B2
JP3315130B2 JP11486891A JP11486891A JP3315130B2 JP 3315130 B2 JP3315130 B2 JP 3315130B2 JP 11486891 A JP11486891 A JP 11486891A JP 11486891 A JP11486891 A JP 11486891A JP 3315130 B2 JP3315130 B2 JP 3315130B2
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に、半導体集積
回路に関し、特に、基板バイアス発生回路を有する半導
体集積回路の改良に関する。
【０００２】
【従来の技術】一般に、ダイナミックランダムアクセス
メモリ（以下「ＤＲＡＭ」という）およびスタティック
ランダムアクセスメモリ（ＳＲＡＭ）などのような半導
体装置は、１つの半導体基板上に形成されたたくさんの
ＭＯＳトランジスタによって構成される。通常、このよ
うな半導体装置では、半導体基板の電位が常に予め定め
られた範囲内に維持されることが望ましいのであるが、
まず、以下に、その理由について説明する。
【０００３】図５は、一般の半導体集積回路装置のブロ
ック図である。図５を参照して、この半導体装置１００
は、単一の半導体基板上に形成された機能回路（または
内部回路）１１０および基板バイアス発生回路１２０を
含む。機能回路１１０は、この半導体装置１００の必要
な機能を実現するため、たくさんのＭＯＳトランジスタ
によって構成される。基板バイアス発生回路１２０も、
ＭＯＳトランジスタによって構成されており、半導体基
板１３０を予め定められた負の電位に維持するための基
板バイアス電圧ＶBBを発生する。
【０００４】図６は、一般半導体集積回路装置の断面構
造の一部を示す断面構造図である。図５に示した機能回
路１１０も、図６に示した断面構造を含んでいる。図６
では、１個のＭＯＳトランジスタおよびその周辺に形成
された配線が一例として示される。図６を参照して、Ｍ
ＯＳトランジスタは、Ｐ型半導体基板１３０の主表面近
くに形成されたソースおよびドレインを構成するＮ型不
純物領域１３１および１３２と、ゲート電極１３３とを
含む。ゲート電極１３３と基板１３０との間にはゲート
酸化膜１３４が形成される。このゲート電極１３３に与
えられる電圧に応じて、ソース領域１３１およびドレイ
ン領域１３２の間にチャネルが形成される。配線領域を
構成するＮ型不純物領域１３５は、不純物領域１３１と
ある間隔を隔てて基板１３０の表面近くに形成される。
不純物領域１３１および１３５の間の基板１３０の表面
上には、厚いフィルタ絶縁膜１３７を介して信号線１３
６が形成される。
【０００５】動作において、このＭＯＳトランジスタが
導通状態にもたらされたとき、ドレイン１３２の近傍
で、対をなすホットエレクトロンおよびホールが発生さ
れる。発生したホットエレクトロンの大半はドレイン１
３２に流れる。一方、発生したホールの大半は基板１３
０に流れる。これにより、基板１３０の電位が上昇す
る。基板１３０の電位の上昇により、次のような問題が
生じる。
【０００６】ソース領域１３１およびドレイン領域１３
２とＰ型基板１３０との間にＰＮ接合が形成されている
ので、これらのＰＮ接合が順バイアス状態にもたらされ
る。これに加えて、配線領域１３５と基板１３０との間
のＰＮ接合も順バイアス状態にもたらされる。したがっ
て、ソース領域１３１，ドレイン領域１３２および配線
領域１３５と基板１３０との間にリーク電流が流れる。
その結果、ソース領域１３１とドレイン領域１３２との
間にチャネルが形成されなくなったり、配線領域１３５
を介して伝送される信号が遅延されたりする。
【０００７】これに加えて、配線１３６を介して、高レ
ベル、すなわち電源電圧レベルの信号が伝送されるとき
に、基板１３０の電位の上昇により、不純物領域１３１
および１３５の間の基板１３０表面近くに配線１３６の
電位に基づくチャネルが形成されやすい。すなわち、配
線１３６，絶縁膜１３７，Ｎ型領域１３１および１３５
によって寄生のＭＯＳトランジスタが形成されることに
なる。寄生トランジスタが動作したとき、図５に示した
機能回路１１０の正常な動作が妨げられることになる。
【０００８】さらには、基板１３０の電位の上昇がＭＯ
Ｓトランジスタのしきい電圧Ｖｔｈを変化させてしまう
ことも指摘される。図７は、Ｐ型半導体基板上に形成さ
れたＮＭＯＳトランジスタのしきい電圧ＶｔｈとＰ型半
導体基板の電位ＶBBとの関係を示すグラフである。図７
を参照して、基板電位ＶBBが低い範囲、すなわち−Ｖ１
＜ＶBB＜−Ｖ２において、しきい電圧Ｖｔｈがほぼ一定
に保たれる。しかしながら、基板電位ＶBBが上昇したと
き（ＶBB＞−Ｖ１）、しきい電圧ＶｔｈがＶBBの値に応
答して変化する。このことは、基板電位ＶBBの上昇によ
り、ＭＯＳトランジスタが安定した動作を行なうことが
できないことを意味する。言い換えると、図５に示した
機能回路１１０は、基板電位ＶBBの上昇により、誤動作
を引起こす。
【０００９】したがって、上記の問題が生じるのを防ぐ
ために、基板１３０の電位ＶBBを所定の範囲（−Ｖ１＜
ＶBB＜−Ｖ２）内に維持するための基板バイアス発生回
路１２０が設けられる。
【００１０】基板バイアス発生回路は、たとえばＤＲＡ
Ｍにおいても設けられる。図８は、従来のＤＲＡＭのブ
ロック図である。図８を参照して、このＤＲＡＭ１は、
たくさんのメモリセルを備えたメモリセルアレイ８５
と、外部的に与えられるアドレス信号Ａ０ないしＡｎを
受けるアドレスバッファ８１と、受信されたアドレス信
号に応答してメモリセルアレイ８５の行および列をそれ
ぞれ指定するためのロウデコーダ８２およびカラムデコ
ーダ８３と、メモリセルから読出されたデータ信号を増
幅するためのセンスアンプ８４とを含む。入力データＤ
ｉはデータインバッファ８６を介して与えられる。出力
データＤｏはデータアウトバッファ８７を介して出力さ
れる。ＤＲＡＭ１は、その中に設けられた様々な回路を
制御するためのクロック信号を発生するクロックジェネ
レータ８８を含む。
【００１１】このＤＲＡＭは、さらに、前述の基板バイ
アス電圧ＶBBを発生するための２つの基板バイアス発生
回路８９および９３を含む。基板バイアス発生回路８９
は、図示されていないリングオシレータを備えており、
電源電圧Ｖｃｃが供給された後は、リングオシレータか
ら発生されたクロック信号により常に駆動される。
【００１２】一方、基板バイアス発生回路９３は、外部
的に与えられるロウアドレスストローブ信号／ＲＡＳに
より駆動される。すなわち、ＲＡＳ入力バッファ９２
は、外部的に与えられた信号／ＲＡＳを受け、受信され
た信号をクロックジェネレータ８８および基板バイアス
発生回路９３に与える。回路９３は、与えられた信号に
より駆動され、かつ基板バイアス電圧ＶBBを発生する。
【００１３】ＤＲＡＭ１が基板バイアス発生回路８９に
加えて回路９３を備えている理由は次のとおりである。
一般に、ＤＲＡＭは、外部的に与えられるクロック信号
／ＲＡＳおよび／ＣＡＳなどに応答して、スタンバイ状
態および活性化状態にもたらされる。活性化状態では、
通常の読出動作，書込動作，リードモディファイライト
動作，スタティックカラムモード動作，ページモード動
作などが行なわれる。活性化状態では、図８に示したＤ
ＲＡＭ１内のたくさんの回路が活性化されるが、他方、
スタンバイ状態ではごくわずかの回路だけしか活性化さ
れない。このことは、活性化状態において、スタンバイ
状態と比較すると、基板電位が上昇しやすいことを意味
する。したがって、活性化状態において基板電位をより
強く低電位に維持する必要がある。それゆえに、活性化
状態において駆動され、かつ基板バイアス電圧ＶBBを発
生する回路９３が追加的に設けられている。回路９３
は、活性化状態において頻繁に変化する信号／ＲＡＳに
より駆動される。図８に示した例では、基板バイアス発
生回路９３が信号／ＲＡＳにより駆動されているが、場
合によっては、回路９３は外部的に与えられるカラムア
ドレスストローブ信号／ＣＡＳにより駆動されることも
指摘される。
【００１４】上記の説明では、信号／ＲＡＳにより駆動
される基板バイアス発生回路９３について記載したが、
アドレス遷移検出（以下「ＡＴＤ」という）パルスによ
り駆動される基板バイアス発生回路９５が場合によって
は設けられる。ＡＴＤ回路９４は、アドレスバッファ８
１に与えられた外部アドレス信号Ａ０ないしＡｎの遷移
を検出し、ＡＴＤパルスを発生する。基板バイアス発生
回路９５は、ＡＴＤパルスにより駆動され、かつ電圧Ｖ
BBを発生する。回路９３の場合と同様に、基板バイアス
発生回路９５も、ＤＲＡＭ１の活性化状態において電圧
ＶBBを発生するのであるが、特に、回路９５はスタティ
ックカラムモードのような信号／ＲＡＳが変化しないと
きでも電圧ＶBBを発生できる点に特徴がある。すなわ
ち、活性化状態としてスタティックカラムモードも含ま
れているのであるが、このモードにおいて信号／ＲＡＳ
が一定であるので回路９３は駆動されない。しかしなが
ら、このモードにおいてもＡＴＤパルスが発生されるの
で、回路９５が電圧ＶBBを発生させることができる。従
来のＤＲＡＭは、基板バイアス発生回路８９に加えて、
回路９３または９５のいずれかを備えていることが指摘
される。
【００１５】ＤＲＡＭおよびＳＲＡＭは、パーソナルコ
ンピュータを初め様々な電気機器において用いられてい
る。特に、最近では、ノート型パーソナルコンピュータ
のような携帯型の電気機器がたくさんのＤＲＡＭを用い
ているため、ＤＲＡＭの電力消費を減少させることが強
く望まれている。したがって、基板バイアス発生回路に
おいても電力消費を減少させる必要があることが指摘さ
れる。
【００１６】図９は、図８に示した基板バイアス発生回
路９３の回路図である。図９を参照して、この基板バイ
アス発生回路９３は、入力クロック信号φ４の波形を整
形するためのカスケードされたインバータ２５および２
６と、互いに反転されたクロック信号を出力するための
ＮＡＮＤゲート１６，ＮＯＲゲート１７およびインバー
タ１８と、２つのチャージポンプ回路５０および５１と
を含む。外部的に与えられる信号／ＲＡＳは、ＲＡＳ入
力バッファ９２により受信され、受信された内部信号／
ＲＡＳがクロックジェネレータ８８に与えられる。内部
信号／ＲＡＳは、前述の信号φ４として基板バイアス発
生回路９３にも与えられる。
【００１７】図１０は、図９に示した基板バイアス発生
回路９３の動作を説明するためのタイミングチャートで
ある。図９および図１０を参照して、以下に基板バイア
ス発生回路９３の動作について説明する。入力クロック
信号φ４が与えられるので、ノードＥの電位は図１０に
示すように変化する。したがって、ＮＡＮＤゲート１６
の出力ノードＦおよびＮＯＲゲート１７の出力ノードＣ
も、図１０に示すように変化する。ＮＯＲゲート１７の
出力信号は、インバータ１８によって反転されるので、
インバータ１８の出力ノードＧは、図１０に示すように
変化する。すなわち、チャージポンプ回路５０および５
１は、入力クロック信号φ４によって得られた互いに反
転されたクロック信号をそれぞれ受ける。
【００１８】チャージポンプ回路５０は、インバータ１
８の出力ノードＧと基板１３０との間に直列に接続され
たキャパシタ２０およびＰＭＯＳトランジスタ２３を含
む。キャパシタ２０およびトランジスタ２３の接続ノー
ドＩと接地との間にＰＭＯＳトランジスタ２４が接続さ
れる。同様に、チャージポンプ回路５１も、ＮＡＮＤゲ
ート１６の出力ノードＦと基板１３０との間に直列に接
続されたキャパシタ１９およびＰＭＯＳトランジスタ２
１を含む。キャパシタ１９およびトランジスタ２１の接
続ノードＨと接地との間にＰＭＯＳトランジスタ２２が
接続される。各トランジスタ２３および２１は、ダイオ
ード接続されている。トランジスタ２２のオンおよびオ
フは、ノードＩの電位によって制御される。トランジス
タ２４のオンおよびオフも、ノードＨの電位によって制
御される。トランジスタ２１および２２のバックゲート
には、ＮＡＮＤゲート１６の出力電圧が与えられる。ト
ランジスタ２３および２４のバックゲートには、インバ
ータ１８の出力電圧が与えられる。
【００１９】チャージポンプ回路５０において、ノード
Ｇの電位が電源電位Ｖｃｃから接地電位に下がったと
き、ノードＩの電位もキャパシタ２０のカップリングに
より低下し始める。一方、チャージポンプ回路５１で
は、ノードＦの電位が接地電位から電源電位Ｖｃｃに上
昇するので、ノードＨの電位がキャパシタ１９のカップ
リングによって上昇し始める。ノードＨの電位上昇によ
ってトランジスタ２４がオン状態になったとき、キャパ
シタ２０の放電経路が遮断されるので、キャパシタ２０
から放電された負の電荷がノードＩに蓄積され始める。
これによって、ノードＩの電位は接地電位以下に下降し
始め、最終的に、電源電位Ｖｃｃと同じ絶対値を有する
負の電位（＝−Ｖｃｃ）となる。したがって、トランジ
スタ２３がオン状態となるので、ノードＩの電位（＝−
Ｖｃｃ）よりもＰＭＯＳトランジスタのしきい電圧Ｖｔ
ｈｐだけ高い電圧（＝−Ｖｃｃ＋Ｖｔｈｐ）が基板１３
０に基板バイアス電圧ＶBBとして与えられる。一方、ノ
ードＩの電位降下に応答して、トランジスタ２２が導通
するので、ノードＨの電位はノードＫの電位（＝−Ｖｃ
ｃ＋Ｖｔｈｐ）よりも高い電位となる。したがって、ト
ランジスタ２１がオフ状態になる。トランジスタ２３の
導通により、負の電圧（＝−Ｖｃｃ＋Ｖｔｈｐ）が基板
１３０に供給され、トランジスタ２１のオフ状態がノー
ドＧの低電位の期間（ノードＦが高電位である期間）に
おいて維持される。
【００２０】逆に、ノードＦの電位が立下がるとき、チ
ャージポンプ回路５１が、ノードＧの電位が立下がった
ときのチャージポンプ回路５０と同様に動作する。すな
わち、ノードＦの電位が電源電位Ｖｃｃから接地電位に
立下がったとき、ノードＨの電位もキャパシタ１９のカ
ップリングによって低下し始める。一方、チャージポン
プ回路５０では、ノードＩの電位がノードＧの電位の立
上がりに応答して上昇するので、トランジスタ２２がオ
フ状態になる。これにより、キャパシタ１９の放電経路
が遮断されるので、ノードＨの電位は電源電位Ｖｃｃと
同じ絶対値を有する負の電位（＝−Ｖｃｃ）まで低下す
る。その結果、ノードＫの電位は、最終的に、ノードＨ
の電位よりもしきい電圧Ｖｔｈｐだけ高い電位（＝−Ｖ
ｃｃ＋Ｖｔｈｐ）となる。チャージポンプ回路５０で
は、チャージポンプ回路５１のノードＨの電位降下によ
ってトランジスタ２４が導通するので、ノードＩが接地
電位にもたらされる。したがって、トランジスタ２３が
オフ状態になる。トランジスタ２３がオフ状態にあり、
かつトランジスタ２１が基板１３０に負の電圧（＝−Ｖ
ｃｃ＋Ｖｔｈｐ）を出力する状態は、ノードＦが低電位
にある期間（ノードＧが高電位にある期間）の間維持さ
れる。
【００２１】図９に示した２つのチャージポンプ回路５
０および５１が、与えられた２つのクロック信号に応答
して駆動されるので、その結果、基板バイアス発生回路
９３が常に負の値を有する電圧ＶBB（＝−Ｖｃｃ＋Ｖｔ
ｈｐ）を発生する。
【００２２】図１１は、図８に示した基板バイアス発生
回路９５の回路図である。図１１を参照して、この基板
バイアス発生回路９５は、ＡＴＤ回路９４から発生され
るＡＴＤパルスを入力クロック信号φ３として受ける。
したがって、ＲＡＳ入力バッファ９２から出力される内
部信号／ＲＡＳは、回路９５に与えられない。ＡＴＤ回
路９４は、アドレスバッファ８１に与えられた外部アド
レス信号Ａ０ないしＡｎの遷移に応答してＡＴＤパルス
φ３を出力する。回路９４は、図９に示した回路９３と
同じ回路構成を有しかつ同様に動作するので、説明が省
略される。
【００２３】
【発明が解決しようとする課題】前述のように、基板バ
イアス発生回路９３および９５は、与えられるクロック
信号φ４およびφ３に応答して駆動されるのであるが、
この与えられるクロック信号φ４およびφ３は高い周波
数を有している。したがって、次のような問題が生じて
いる。まず第１に、波形整形のためのインバータ２５お
よび２６がこの高い周波数を有する入力クロック信号φ
４およびφ３を受けるので、電力消費が増加されること
が指摘される。一般に、インバータはそれ自身の状態が
反転されるときにより多くの電流を消費する。このこと
は、インバータの反転の繰り返しの数が多いほど電流消
費が増加されることを意味する。したがって、図９およ
び図１１に示したインバータ２５および２６は、高い周
波数を有するクロック信号φ４およびφ３に応答して動
作されるので、基板バイアス発生回路９３および９５の
消費電力を増加させている。
【００２４】第２に、チャージポンプ回路５０および５
１は、前述のように交互にチャージポンプ動作を行なう
のであるか、そのチャージポンプ動作における効率が低
下されることも指摘される。すなわち、チャージポンプ
動作のためにチャージポンプ回路５０および５１内に設
けられたキャパシタ１９および２０は充放電を繰返すの
であるが、入力クロック信号の周波数が高いとき、キャ
パシタ１９および２０の十分な充電および放電が行なえ
なくなる。言い換えると、短いクロック周期においてキ
ャパシタ１９および２０の充電および放電が行なわれる
ので、電荷がキャパシタ１９および２０に残されること
になる。その結果、チャージポンプ回路５０および５１
におけるチャージポンプ効率が低下される。
【００２５】この発明は、上記のような課題を解決する
ためになされたもので、基板バイアス発生回路において
消費される電力を減少させることを目的とする。
【００２６】
【課題を解決するための手段】この発明に係る半導体集
積回路は、半導体基板と、外部から与えられるストロー
ブ信号が入力されるバッファ手段と、半導体基板を予め
定められた範囲内の電位に維持する基板バイアス電圧発
生手段と、バッファ手段の出力信号を分周する分周動作
により分周信号を生成し、この分周信号により基板バイ
アス電圧発生手段を駆動するとともに、分周信号を遅延
させた信号を分周動作の１周期を規定する信号として用
いる分周器手段とを備える。 この発明の他の局面に係る
半導体集積回路は、半導体基板と、外部から与えられる
アドレス信号が入力されるバッファ手段と、半導体基板
を予め定められた範囲内の電位に維持する基板バイアス
電圧発生手段と、特定のアドレスアクセスモード信号に
より活性化され、バッファ手段の出力信号を分周する分
周動作により分周信号を生成し、この分周信号により基
板バイアス電圧発生手段を駆動するとともに、分周信号
を遅延させた信号を分周動作の１周期を規定する信号と
して用いる分周器手段とを備える。
【００２７】
【作用】この発明による半導体集積回路では、基板バイ
アス電圧発生手段で形成される信号により分周器手段の
動作が制御される。したがって、基板バイアス発生手段
の動作状態に応じて分周器手段の動作が制御され、この
制御により基板電圧の発生をより効率的に行なうことが
できる。
【００２８】
【実施例】図１は、この発明の一実施例を示す基板バイ
アス発生回路の回路図である。図１を参照して、基板バ
イアス発生回路１０の前段に分周回路３０が設けられ
る。信号／ＲＡＳは、ＲＡＳ入力バッファ９２に与えら
れる。ＲＡＳ入力バッファ９２は、外部的に与えられた
信号／ＲＡＳに応答して、内部信号／ＲＡＳを出力し、
それをクロックジェネレータ８８および分周回路３０に
与える。分周回路３０は、与えられた内部信号／ＲＡＳ
を入力クロック信号φ１として受ける。これに加えて、
分周回路３０は、チャージポンプ回路５０から出力され
る分周された一周期を規定する信号Ｓｇを受けるように
接続される。分周回路３０は、入力クロック信号φ１を
予め定められた分周比で分周し、分周された出力クロッ
ク信号φ２を基板バイアス発生回路１０に与える。基板
バイアス発生回路１０は、与えられたクロック信号φ２
により駆動され、かつ基板バイアス電圧ＶBBを図示され
ていない基板に供給する。基板バイアス発生回路１０の
動作は、図９に示した従来の回路９３と同様であるので
説明が省略される。
【００２９】図１に示した分周回路３０の一例が、図２
に示される。図２を参照して、この分周回路３０は、イ
ンバータ３２，３９，４１および４２と、キャパシタ３
３および３８と、ＮＭＯＳトランジスタ３４および３５
と、ＰＭＯＳトランジスタ３７とを含む。分周回路３０
の動作を説明するためのタイミングチャートが図３に示
される。図２および図３を参照して、以下に分周回路３
０の動作について説明する。
【００３０】まず、ノードＮ３がＶｃｃレベルの電位を
有するものと仮定する。ノードＮ１の電位は、インバー
タ３２を介して与えられた入力クロック信号φ１に応答
して変化される。ノードＮ１の電位が高レベルになった
とき、ノードＮ２の電位も上昇しようとするが、トラン
ジスタ３４のオンにより、ノードＮ２の電位はＶｔｈと
なる。ここでは、各トランジスタ３４および３５が同じ
しきい電圧Ｖｔｈを有するものと仮定している。他方、
ノードＮ１の電位が低レベルになったとき、ノードＮ２
の電位は−Ｖｃｃ＋Ｖｔｈになる。ノードＮ２の電位が
−Ｖｔｈ以下になったとき、ノードＮ３に蓄積された電
荷がトランジスタ３５を介してノードＮ２に流れ込む。
ここで、キャパシタ３８はキャパシタ３３の数倍の容量
値を有するものと仮定する。したがって、ノードＮ２が
充電され、ノードＮ２の電位は−Ｖｔｈになる。したが
って、ノードＮ３の電位は、ＶｃｃからＶｃｃ−ΔＶに
減少される。入力クロック信号φ１の１周期においてノ
ードＮ３の電位がΔＶだけ減じられる。したがって、入
力クロック信号φ１の次の周期で、ノードＮ３の電位は
さらにΔＶだけ減少される。ノードＮ３の電位は、さら
に次の周期でＶｃｃ−３ΔＶ（≒Ｖｓｓ）に達する。ノ
ードＮ３の電位がほぼＶｓｓに達したとき、ノードＮ４
の電位が高レベルになる。したがって、出力クロック信
号φ２が高レベルになる。
【００３１】出力クロック信号φ２は、図１に示した基
板バイアス発生回路１０に与えられる。基板バイアス発
生回路１０内に設けられたチャージポンプ回路５０のノ
ードＧにおける信号Ｓｇが分周回路３０に与えられる。
与えられた信号Ｓｇは、図２に示すように、インバータ
４１を介してトランジスタ３７のゲートに与えられる。
信号Ｓｇは、図３に示すように、入力クロック信号φ１
の３周期に１回の割合で高レベルのパルスを含むので、
トランジスタ３７はこのパルスに応答してオンされる。
したがって、ノードＮ３の電位は、入力クロック信号φ
１の３周期に１回の割合で、Ｖｃｃレベルまで充電され
る。
【００３２】上記の動作が繰返されることにより、その
結果、与えられた入力クロック信号φ１の１／３に分周
された出力クロック信号φ２が得られる。
【００３３】図１に示した分周回路３０は、ＲＡＳ入力
バッファ９２から出力されたクロック信号φ１を受けて
いるが、ＲＡＳ入力バッファ９２に変えて、図８に示し
たＣＡＳ入力バッファ９１から出力信号を供給されるこ
とも可能であることが指摘される。さらには、ＲＡＳ入
力バッファ９２に変えて、場合によっては、アドレス遷
移検出器（ＡＴＤ）から発生されたＡＴＤパルスが供給
され得ることも指摘される。
【００３４】図４は、この発明の別の実施例を示す基板
バイアス発生回路の回路図である。図４を参照して、図
１に示した回路と比較すると、分周回路３０に変えて改
善された分周回路４０が設けられている。分周回路４０
は、ＡＴＤ回路９４から発生されるＡＴＤパルスを入力
クロック信号φ１′として受ける。これに加えて、分周
回路４０は、クロックジェネレータ８８から発生される
スタティックカラムモード信号／ＭＳＣを受ける。した
がって、分周回路４０は、信号／ＭＳＣに応答して、ス
タティックカラムモードにおいてのみ与えられた入力ク
ロック信号φ１′を分周する。
【００３５】図４に示した分周回路の一例が図１２に示
される。図１２を参照して、この分周回路４０は、図２
に示した分周回路３０と比較すると、回路３１およびＰ
ＭＯＳトランジスタ３６が追加され、インバータ３２に
代えてＮＡＮＤゲート４３が設けられる。回路３１は、
スタティックカラムモードが開始されるとき、開始パル
スφ０を発生する。これに加えて、回路３１は、信号／
ＭＳＣの反転により得られる信号ＭＳＣを出力し、それ
をＮＡＮＤゲート４３の一方入力に与える。ＮＡＮＤゲ
ート４３は、他方入力が入力クロック信号φ１′を受け
るように接続される。
【００３６】再び図３を参照して、図１２に示した分周
回路４０の動作について説明する。スタティックカラム
モードが開始されたとき、信号／ＭＳＣが立下がる。し
たがって、反転された信号ＭＳＣが立上がる。ＮＡＮＤ
ゲート４３は、信号ＭＳＣが高レベルのときに、与えら
れた入力クロック信号φ１′を通過させる。言い換える
と、分周回路４０はスタティックカラムモードにおいて
のみ入力クロック信号φ１′を分周し、分周されたクロ
ック信号φ２を出力する。
【００３７】回路３１は、信号／ＭＳＣの立下がりエッ
ジに応答して、負の初期パルス信号φ０を発生する。信
号φ０はトランジスタ３６のゲートに与えられるので、
トランジスタ３６がパルスφ０の負の期間においてオン
する。したがって、スタティックカラムモードが開始さ
れた直後に、ノードＮ３の電位が高レベルにもたらされ
る。図１２に示した分周回路４０の他の回路動作は図２
に示した回路３０のものと同じであるので説明が省略さ
れる。
【００３８】図４および図１２に示した分周回路３０お
よび４０の分周比は、キャパシタ３３および３８の容量
値の比ならびにインバータ３９のしきい電圧により決定
される。基板バイアス発生回路１０を駆動するクロック
信号φ２の周波数が高いほど、回路１０において消費さ
れる電力が増加される。他方、クロック信号φ２の周波
数が低すぎると、半導体基板を必要な範囲の電位に維持
することができない。したがって、図２および図１２に
示した分周回路３０および４０の分周比は、基板を予め
定められた範囲内の電位に維持するという要求の下で、
消費される電力が最小となるように設定される。すなわ
ち、キャパシタ３３および３８の容量値の比ならびにイ
ンバータ３９のしきい電圧が、この要求を満足するよう
に設定される。言い換えると、分周回路３０または４０
を新たに設けることにより、低消費電力の下で半導体基
板を許可され得る範囲内の電位に維持することが可能と
なる。ここで、許可され得る範囲内の電位は、たとえ
ば、図７を参照してすでに説明したように、半導体基板
内に設けられたＭＯＳトランジスタが正しく動作され得
るような基板の電位である。
【００３９】これに加えて、次のような利点も指摘され
る。すでに説明したようにチャージポンプ回路５０およ
び５１は、与えられたクロック信号、すなわち分周され
たクロック信号φ２に応答して、交互に駆動される。Ｄ
ＲＡＭの動作速度が高くなるに従って、一般に、信号／
ＲＡＳおよびＡＴＤパルスの周波数が高くなるので、一
般にクロック信号φ２の周波数も高められる。したがっ
て、チャージポンプ回路５０および５１が高速に動作さ
れなければならない。分周回路３０または４０を新たに
設けることにより、チャージポンプ回路５０および５１
に要求される動作速度が低くなるので、これらの回路５
０および５１における基板電圧ＶBBの発生における効率
が改善される。すなわち、チャージポンプ回路５０およ
び５１に設けられたキャパシタ１９および２０の充放電
が、分周回路３０または４０を設けることによって得ら
れたより長い時間において行なわれるので、キャパシタ
１９および２０の完全な充放電を行なうことが可能とな
る。
【００４０】上記の実施例では、この発明がＤＲＡＭに
適用される場合について説明がなされたが、この発明
は、一般に半導体メモリおよびその他の半導体装置に広
く適用できることが指摘される。
【００４１】
【発明の効果】以上のように、この発明によれば、基板
バイアス電圧発生手段で形成される信号により分周器手
段を制御しているので基板バイアス発生手段の動作状態
に応じて分周器手段の動作が制御され、基板電圧の発生
をより効率的に行なうことができる。
【図面の簡単な説明】
【図１】この発明の一実施例を示す基板バイアス発生回
路の回路図である。
【図２】図１に示した分周回路の回路図である。
【図３】図２に示した分周回路の動作を説明するための
タイミングチャートである。
【図４】この発明の別の実施例を示す基板バイアス発生
回路の回路図である。
【図５】一般の半導体集積回路装置のブロック図であ
る。
【図６】半導体集積回路装置の断面構造の一部を示す断
面構造図である。
【図７】ＭＯＳトランジスタのしきい電圧と基板電位と
の間の関係を示すグラフである。
【図８】従来のＤＲＡＭのブロック図である。
【図９】図８に示した基板バイアス発生回路の回路図で
ある。
【図１０】図９に示した基板バイアス発生回路の動作を
説明するためのタイミングチャートである。
【図１１】図８に示した基板バイアス発生回路９５の回
路図である。
【図１２】図４に示した分周回路の回路図である。
【符号の説明】
１０ 基板バイアス発生回路 ３０ 分周回路 ５０ チャージポンプ回路 ５１ チャージポンプ回路 ９２ ＲＡＳ入力バッファ ９４ ＡＴＤ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/34 H01L 27/04 H01L 27/10 H03K 19/096

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 外部から与えられるストローブ信号が入力されるバッフ
    ァ手段と、 前 記半導体基板を予め定められた範囲内の電位に維持す
    る基板バイアス電圧発生手段と、 前記バッファ手段の出力信号を分周する分周動作により
    分周信号を生成し、この分周信号により前記基板バイア
    ス電圧発生手段を駆動するとともに、前記分周信号を遅
    延させた信号を前記分周動作の１周期を規定する信号と
    して用いる分周器手段とを備え る、半導体集積回路。
  2. 【請求項２】 半導体基板と、 外部から与えられるアドレス信号が入力されるバッファ
    手段と、 前記半導体基板を予め定められた範囲内の電位に維持す
    る基板バイアス電圧発生手段と、 特定のアドレスアクセスモード信号により活性化され、
    前記バッファ手段の出力信号を分周する分周動作により
    分周信号を生成し、この分周信号により前記基板バイア
    ス電圧発生手段を駆動するとともに、前記分周信号を遅
    延させた信号を前記分周動作の１周期を規定する信号と
    して用いる分周器手段とを備える、半導体集積回路。
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