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JP2870277B2 - ダイナミック型ランダムアクセスメモリ装置 - Google Patents

ダイナミック型ランダムアクセスメモリ装置

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JP2870277B2
JP2870277B2 JP3359816A JP35981691A JP2870277B2 JP 2870277 B2 JP2870277 B2 JP 2870277B2 JP 3359816 A JP3359816 A JP 3359816A JP 35981691 A JP35981691 A JP 35981691A JP 2870277 B2 JP2870277 B2 JP 2870277B2
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Japan
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substrate
circuit
voltage
potential
power supply
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直彦 杉林
康二 越川
高弘 原
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NEC Corp
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Nippon Electric Co Ltd
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はダイナミック型ランダム
アクセスメモリ装置（以下、ＤＲＡＭ）に関し、特に、
内部電源回路に関する。
【０００２】
【従来の技術】ＤＲＡＭは高集積化が進んでおり、１６
ＭビットＤＲＡＭでは、高集積化に伴う素子の耐圧等の
問題を回避するため、チップ内に内部電源回路を備えて
いる。かかるＤＲＡＭでは、外部電源は５Ｖであるが内
部電源は３．３Ｖに降圧されている。一方、基板電位は
約−２Ｖとなっている。
【０００３】図１１は従来のＤＲＡＭにおける基板電圧
生成に関する回路を示すブロック図である。基板電圧生
成回路１１０及び基板電位検知回路１１１は、内部電源
ＶＩＮＴで駆動されている。内部電源ＶＩＮＴで駆動さ
れるのは、外部電源電圧ＶCCが変動しても、内部電源Ｖ
ＩＮＴは変動しないので、基板電位ＳＶＢを一定に維持
でき、動作マージンの拡大につながるからである。
【０００４】しかしながら、図１１の例では、電源投入
時には外部電源ＶCCより内部電源ＶＩＮＴは遅れて立ち
上がるため、基板電圧生成回路１１０が動作し始めるま
で、基板電位ＳＵＢは０Ｖのままである。内部電源ＶＩ
ＮＴが１．５Ｖ程度まで上がったところで、基板電圧生
成回路１１０は動作しはじめる。しかしながら、動作電
圧が低いため、基板電圧生成回路１１０の能力は小さ
く、基板電位が所定の電圧になるまでにかなり時間が係
る（図８参照）。一方、仕様書が外部電源ＶCCが立ち上
がってから、例えば、１００マイクロ秒で使用できるこ
とを保証していると、基板電圧生成回路１１０を十分大
きくし、駆動能力を確保しなければならない。
【０００５】従来の基板電位検知回路は、図１２に示す
ようにＰチャンネルＭＯＳトランジスタＱ1とＮチャン
ネルＭＯＳトランジスタＱ2を直列に接続した構成を有
し、ＮチャンネルＭＯＳトランジスタＱ2のソースは基
板に、ゲートは接地電位にそれぞれ接続されている。真
出力はＭＯＳトランジスタＱ1，Ｑ2の共通ドレインから
得られる。ＰチャンネルＭＯＳトランジスタＱ2のゲー
トは接地電位に接続され、ソースは電源に接続されてい
る。真出力はインバータＩ1〜ＩNによって増幅される。
【０００６】次に動作について説明する。Ｎチャンネル
ＭＯＳトランジスタＱ1のゲート／ソース間電圧ＶGS
は、ゲートが接地電位で常に一定であるので、ソースの
基板電位の絶対値となる。一方、ＰチャンネルＭＯＳト
ランジスタＱ2のゲート／ソース間電圧ＶGSは、ゲート
が接地電位、ソースが電源ＶCCなのでＶGS＝−ＶCCとな
り、このゲート／ソース間電圧ＶGSはＰＭＯＳトランジ
スタのしきい値より十分に大きいので、通常、Ｐチャン
ネルＭＯＳトランジスタＱ2は導通状態にある。
【０００７】そこで真出力接点Ｎ1は基板電位が浅い時
（すなわち絶対値が小さいときには）、ＰチャンネルＭ
ＯＳトランジスタＱ2の電流駆動能力が大きく、高レベ
ル状態（すなわちインバータＩ1の出力をほぼ接地電位
とさせる入力状態）となる。一方、基板電位が深くな
り、ＮチャンネルＭＯＳトランジスタＱ1の電流駆動能
力がＰチャンネルＭＯＳトランジスタの電流駆動能力よ
り大きくなり、真出力接点Ｎ1は低レベル状態（インバ
ータＩ1の出力がほぼ電源レベルとなるときの入力状
態）になる。
【０００８】このように真出力接点Ｎ1が高レベル状態
から低レベル状態へ変化することに基板電位が検知レベ
ルとなる。換言すると、検知レベルはＮチャンネルＭＯ
ＳトランジスタＱ1とＰチャンネルＭＯＳトランジスタ
Ｑ2の電流駆動能力差で決定されるので、各ＭＯＳトラ
ンジスタＱ1，Ｑ2のトランジスタサイズを変えることで
検知レベルを変更することが可能になる。
【０００９】
【発明が解決しようとする課題】かかる構成の従来のＤ
ＲＡＭでは外部電源ＶCCを立ち上げてから、基板電位Ｓ
ＵＢが所定の電位になるまでの時間を短縮するために
は、基板電圧生成回路１１０を大型化しなければならず
消費電流が増加するという欠点があった。
【００１０】また従来の基板電位検知回路では、Ｐチャ
ンネルＭＯＳトランジスタの電流駆動能力とＮチャンネ
ルＭＯＳトランジスタの電流駆動能力の差を利用して基
板電位の変化を検知している。
【００１１】ところが、ＰチャンネルＭＯＳトランジス
タとＮチャンネルＭＯＳトランジスタのしきい値は製造
中のパラメタの変動等によりばらつき、電流駆動能力が
設計値からずれるので、基板電位の検知レベルも変化し
てしまうという問題点があった。
【００１２】
【課題を解決するための手段】本願第１の要旨は、内部
電源回路を有するダイナミック型ランダムアクセスメモ
リ装置において、外部電源で駆動する第１基板電圧生成
回路と、内部電源で駆動する第２基板電圧生成回路と、
基板電位検知回路と、電源投入検知回路とを有し、通常
動作時においては、上記第２基板電圧生成回路により基
板電位を発生し、電源投入時において、上記電源投入検
知回路が所定の電源電圧を検知するまでの間、上記基板
電位検知回路が活性化され、上記基板電位検知回路が基
板の電位が所定の電圧でないことを検知している間は、
上記第１の基板電圧生成回路を活性化し、基板の所定の
電圧を検知した場合は第１基板電圧生成回路を停止し、
第２基板電圧生成回路のみで基板電圧を発生することで
ある。
【００１３】本発明の要旨は、基板電位が検知レベルに
達すると検出信号を出力する基板電位検知回路を備えた
半導体集積回路において、上記検板電位検知回路は第１
入力トランジスタと第２入力トランジスタとを有するカ
レントミラー回路と、直列接続された抵抗体で内部基準
電圧と基板電圧との電圧差を抵抗分割して上記第１入力
トランジスタに供給される入力電圧を発生させる第１抵
抗体回路と、直列接続された抵抗体で内部基準電圧と接
地電圧との電圧差を抵抗分割して上記第２入力トランジ
スタに供給される参照電圧を発生させる第２抵抗体回路
とを備えたことである。
【００１４】
【発明の作用】本願第１の要旨によると、電源投入時
は、第１基板電圧生成回路が多量の電流で基板電位を発
生させるが、所定電圧に達すると停止するので省電力と
もなる。
【００１５】上記構成に係る半導体集積回路では入力電
圧と参照電圧が初期状態において所定の大小関係に設定
されている。基板電圧が変化すると、上記入力電圧と参
照電圧との関係が反転し、この反転はカレントミラー回
路で検出され、カレントミラー回路から検出信号が出力
される。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例を示すブロック図
である。従来例と同じく内部電源ＶＩＮＴで駆動される
基板電圧生成回路１があり、それ以外に外部電源で駆動
される基板電圧生成回路２と基板電位検知回路３と電源
投入検知回路４が含まれている。図５に示すように電源
投入検知回路４は基準電圧生成回路５と内部電源回路６
から電源の投入を検出する。
【００１７】図７に示すように基板電位検知回路３は基
板電位が所定の電位になると（ｔ１）、信号ＳＳＴを低
レベルにして基板電圧生成回路２の動作を止める。一
方、電源投入検出回路４が電源投入中であることを検出
している間（ｔ2まで）は、すなわち信号ＰＯＮＡが高
レベルの間は基板電位が高くなると（ｔ3）、信号ＳＳ
Ｔが高レベルとなり、その間外部電源基板電圧生成回路
２は動作する。
【００１８】その後、信号ＰＯＮＡが低レベルになった
とき（ｔ2）、信号ＳＳＴは低レベルにラッチされ、Ｄ
ＲＡＭの動作中は高レベルになることはない。すなわ
ち、ＤＲＡＭ動作中は内部電源基板電圧発生回路１のみ
が動作する。
【００１９】一般に電源投入検出信号ＰＯＮＡはＣＭＯ
Ｓ回路が正しく動作できる電圧約１．５Ｖから仕様書上
の規格４．５Ｖまでの間で高レベルから低レベルになる
が、本実施例では、内部電源ＶＩＮＴが基準電位ＶＲＥ
Ｆと同じ電位まで充電されるまで低レベルにならないタ
イプのものを使っている。こうすることにより、内部電
源ＶＩＮＴが立ち上がる前に外部電源基板電圧生成回路
２が停止することを防いでいる。
【００２０】一方、外部電源ＶCCがゆっくり立ち上が
り、ＶＩＮＴ−ＶＲＥＦで立ち上がったときの電圧波形
を図６に示す。信号ＰＯＮＡが先に低レベルになり（ｔ
11）、基板電位ＳＵＢが所定電位まで低下したところで
信号ＳＳＴが低レベルとなる（ｔ12）。
【００２１】以上のような基板電位ＳＵＢの発生に用い
る基板電位検知回路３は図４に示す回路構成を有してい
る。参照電圧ＶＲＥＦから接地ＧＮＤへの電流と参照電
圧ＶＲＥＦから基板への電流を抵抗Ｒ1，Ｒ2，Ｒ3，Ｒ4
で分割し、基板が所定の電位までになると節点Ｎ1側が
低レベルとなり、コンパレータ４１がインバータＩＶ
３，ＩＶ４を介して信号ＳＳＴを高レベルにする。信号
ＳＳＴと逆相の信号がインバータＩＶ３からフィードバ
ックされ、信号ＰＯＮＡが低レベルの場合、ＮＯＲゲー
トＮＲ1がインバータＩＶ2を介して信号ＣＳＴを低レベ
ルとする。ＮチャンネルＭＯＳトランジスタＱ6及びＰ
チャンネルＭＯＳトランジスタ7などのスイッチがコン
パレータ４１と分割抵抗Ｒ1〜Ｒ4間の電流をカットする
と同時に信号ＳＳＴの低レベルをラッチする。
【００２２】基板電圧生成回路は図２，図３に示すよう
に発振回路２１，３１と出力回路２２，２３に分けられ
る。図２のように出力回路２２をＮチャンネルＭＯＳト
ランジスタＱ1，Ｑ2で構成した場合、電流駆動能力は高
いが小数キャリアの注入が起こり、データ保持特性を悪
化させるので、図３のようにＰチャンネルＭＯＳトラン
ジスタＱ3〜Ｑ5で構成する場合が多いが、電源投入時に
はデータ保持は不要なので駆動能力のみを考えて外部電
源基板電圧生成回路２は、図２のように構成し、内部電
源基板電圧生成回路１は図３のように構成する。
【００２３】図９は本発明の第２実施例に含まれる基板
電位検知回路を示す回路図である。内部基準電位ＶＲＥ
Ｆと基板電位Ｖｂｂの電圧差を抵抗Ｒ1，Ｒ2で分割する
と、抵抗Ｒ1，Ｒ2の接点電位Ｖ1は（Ｒ2ＶＲＥＦ＋Ｒ1
Ｖｂｂ）／（Ｒ1＋Ｒ2）と表される。
【００２４】また内部基準電圧ＶＲＥＦと接地電位との
電圧差を抵抗Ｒ3，Ｒ4で分割すると、抵抗Ｒ3，Ｒ4の接
点電位Ｖ2は（Ｒ4ＶＲＥＦ）／（Ｒ3＋Ｒ4）となる。
【００２５】接点電位Ｖ2は内部基準電位ＶＲＥＦが、
一定であるので固定電位となる。そこでＰチャンネルＭ
ＯＳトランジスタＱ1，Ｑ2とＮチャンネルＭＯＳトラン
ジスタＱ3，Ｑ4，Ｑ5で構成されるカレントミラーアン
プ回路１００の基準電位として接点電位Ｖ2をＮチャン
ネルＭＯＳトランジスタＱ4のゲートに入力する。さら
に接点電位Ｖ1は真入力としてＮチャンネルＭＯＳトラ
ンジスタＱ3のゲートに入力する。真入力Ｖ1は基板電位
Ｖｂｂが深くなる（負電位で絶対値が大きくなる）と小
さくなる。したがって、初期状態で基板電位Ｖｂｂが０
Ｖ時に、接点電位Ｖ1が接点電位Ｖ2を超えるように抵抗
Ｒ1，Ｒ2，Ｒ3，Ｒ4を設定すれば、基板電位Ｖｂｂが変
動して所定の電位になると、接点電位Ｖ1が接点電位Ｖ2
未満となり、この接点電位Ｖ1，Ｖ2の関係が反転すると
きの電位が基板電位Ｖｂｂの検知レベルとなる。
【００２６】すなわちカレントミラーアンプ回路１００
の動作により、基準電位Ｖ2より真入力電位Ｖ1が大きい
ときは真出力節点Ｎ11は電源電圧ＶＣＣに近い電圧とな
り、一方、基準電位Ｖ2より真入力電位Ｖ1が小さくな
り、真出力節点Ｎ11は接地電位に近い電位に大きく変化
する。
【００２７】さらに真出力接点Ｎ11の電位をインバータ
Ｉ1〜Ｉnで増幅し、出力信号ＳＵＢＤが電源電圧ＶＣＣ
から接地電圧ＧＮＤ（あるいはＧＮＤからＶCC）に変化
するとき基板電位が所定の検出レベルに達したことを検
知する。
【００２８】図１０は本発明の第３実施例に含まれる基
板電位検知回路を示す回路図である。第３実施例が第２
実施例と異なる点は、内部基準電位ＶＲＥＦと抵抗Ｒ1
との間にＰチャンネルＭＯＳトランジスタＱｂを配置
し、内部基準電位ＶＲＥＦと抵抗Ｒ3との間にＰチャン
ネルＭＯＳトランジスタＱ7を配置し、ＰチャンネルＭ
ＯＳトランジスタＱ6，Ｑ7のゲートに信号ＳＷ1を入力
したことである。またカレントミラーアンプ回路１００
のＮチャンネルＭＯＳトランジスタＱ5のゲートにも信
号ＳＷ2を入力する。
【００２９】信号ＳＷ1，ＳＷ2は基板電位を検知する必
要がないときに、本回路による消費電流を減らす目的で
与えられ、不要時には信号ＳＷ1が内部基準電圧ＶＲＥ
Ｆに、信号ＳＷ2は接地電圧になる。信号ＳＷ1が内部基
準電圧ＶＲＥＦになるとＰチャンネルＭＯＳトランジス
タＱ6，Ｑ7は共にオフとなり、内部基準電源ＶＲＥＦか
ら基板及び接地点に流れている電流Ｉ1，Ｉ2が遮断され
る。また、信号ＳＷ2が接地電位になるとカレントミラ
ーアンプ回路１００を流れる電流Ｉ3はＮチャンネルＭ
ＯＳトランジスタＱ5がオフするので遮断される。
【００３０】一方、基板電位を検知する必要のあるとき
は、信号ＳＷ1は接地レベルに移行してＰチャンネルＭ
ＯＳトランジスタＱ6，Ｑ7はそれぞれオン状態となり、
信号ＳＷ2は電源レベルＶＣＣとなってＮチャンネルＭ
ＯＳトランジスタＱ5もオン状態となる。それ以外の動
作は第２実施例と同様なので省略する。
【００３１】ここで、第２，第３実施例とも、接点電位
Ｖ1，Ｖ2は抵抗Ｒ1〜Ｒ4で決定されており、製造パラメ
タの変動で抵抗Ｒ1〜Ｒ4の抵抗値が変化しても抵抗値の
比はほぼ一定なので、検知レベルは抵抗Ｒ1〜Ｒ4の変動
の影響を受けない。
【００３２】
【発明の効果】以上説明したように本発明は、電源立ち
上げ時に動作し、正常使用時には全く動作しない外部電
源基板電圧生成回路を設けたので、電源投入後基板電位
が所定の電位になるまでの時間を短くできる。しかしな
がら、それによって消費電流が増えることはない。
【００３３】基板電位の検知レベルを内部基準電位と基
板電位との差及び内部基準電位と接地電位との差をそれ
ぞれ抵抗で分割して決定するので抵抗値そのものが変化
しても、抵抗の比は変化せず、製造上のばらつきは電位
Ｖ1，Ｖ2に影響しないという効果を得られる。
【００３４】またトランジスタのしきい値が多少変化し
ても比較する電位Ｖ1，Ｖ2には影響なくカレントミラー
アンプの真出力Ｎ11は、真出力を入力とするインバータ
のしきい値の変化を無視できるほど急峻な出力特性があ
るので、回路全体でトランジスタのしきい値のばらつき
は問題とならず、安定的に基板電位を検知できるという
効果を有する。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すブロック図である。
【図２】第１実施例の外部電源基板電圧生成回路の回路
図である。
【図３】第１実施例の内部電源基板電圧生成回路の回路
図である。
【図４】第１実施例の外部電源基板電位検知回路の回路
図である。
【図５】第１実施例の電源投入検知回路関連の回路のブ
ロック図である。
【図６】第１実施例の動作を示す波形図である。
【図７】第１実施例において電源を急に立ち上げたとき
の動作を示す波形図である。
【図８】従来例の波形図である。
【図９】第２実施例の回路図である。
【図１０】第３実施例の回路図である。
【図１１】従来例のブロック図である。
【図１２】従来例の回路図である。
【符号の説明】
１ 内部電源基板電圧生成回路 ２ 外部電源基板電圧生成回路 ３ 基板電位検知回路 ４ 電源投入検知回路 Ｒ1〜Ｒ4 抵抗 Ｑ1，Ｑ6 ＮチャンネルＭＯＳトランジスタ Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ7 ＰチャンネルＭＯＳトラン
ジスタ ＩＶ1〜4 インバータＣＭＯＳ論理ゲート ＮＲ1 ＮＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−290894（ＪＰ，Ａ) 特開 平２−1156（ＪＰ，Ａ) 特開 昭61−95561（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 内部電源回路を有するダイナミック型ラ
    ンダムアクセスメモリ装置において、外部電源で駆動す
    る第１基板電圧生成回路と、内部電源で駆動する第２基
    板電圧生成回路と、基板電位検知回路と、電源投入検知
    回路とを有し、 通常動作時においては、上記第２基板電圧生成回路によ
    り基板電位を発生し、 電源投入時において、上記電源投入検知回路が所定の電
    源電圧を検知するまでの間は、上記基板電位検知回路が
    活性化され、上記基板電位検知回路が基板の電位が所定
    の電圧でないことを検知している間は、上記第１の基板
    電圧生成回路を活性化し、基板の所定の電圧を検知した
    場合は第１基板電圧生成回路を停止し、第２基板電圧生
    成回路のみで基板電圧を発生し、且つ、上記基板電位検
    知回路は第１入力トランジスタと第２入力トランジスタ
    とを有するカレントミラー回路と、直列接続された抵抗
    体で内部基準電圧と基板電圧との電圧差を抵抗分割して
    上記第１入力トランジスタに供給される入力電圧を発生
    させる第１抵抗体回路と、直列接続された抵抗体で内部
    基準電圧と接地電圧との電圧差を抵抗分割して上記第２
    入力トランジスタに供給される参照電圧を発生させる第
    ２抵抗体回路とを備えたことを特徴とするダイナミック
    型ランダムアクセスメモリ装置。
  2. 【請求項２】 内部電源回路を有するダイナミック型ラ
    ンダムアクセスメモリ装置において、外部電源で駆動す
    る第１基板電圧生成回路と、内部電源で駆動する第２基
    板電圧生成回路と、基板電位検知回路と、電源投入検知
    回路とを有し、通常動作時においては、上記第２基板電
    圧生成回路により基板電位を発生し、電源投入時におい
    て、上記電源投入検知回路が所定の電源電圧を検知する
    までの間、 上記基板電位検知回路が活性化され、上記基板電位検知
    回路が基板の電位が所定の電圧でないことを検知してい
    る間は、上記第１の基板電圧生成回路を活性化し、基板
    の所定の電圧を検知した場合は第１基板電圧生成回路を
    停止し、第２基板電圧生成回路のみで基板電圧を発生
    し、且つ、 外部電源を用いた第１基板電圧生成回路は
    出力部がＮチャンネルトランジスタで構成され、内部電
    源を用いた第２基板電圧生成回路はＰチャンネルトラン
    ジスタで構成されていることを特徴とする ダイナミック
    型ランダムアクセスメモリ装置。
  3. 【請求項３】 基板電位が検知レベルに達すると検出信
    号を出力する基板電位検知回路を備えた半導体集積回路
    において、上記基板電位検知回路は第１入力トランジス
    タと第２入力トランジスタとを有するカレントミラー回
    路と、直列接続された抵抗体で内部基準電圧と基板電圧
    との電圧差を抵抗分割して上記第１入力トランジスタに
    供給される入力電圧を発生させる第１抵抗体回路と、直
    列接続された抵抗体で内部基準電圧と接地電圧との電圧
    差を抵抗分割して上記第２入力トランジスタに供給され
    る参照電圧を発生させる第２抵抗体回路とを備えたこと
    を特徴とするダイナミック型ランダムアクセスメモリ装
    置。
  4. 【請求項４】 上記カレントミラー回路は電源電位と共
    通接点との間に接続されたＰチャンネル型トランジスタ
    とＮチャンネル型トランジスタとの第１直列接続体と、
    電源電位と共通接点との間に接続されたＰチャンネル型
    トランジスタとＮチャンネル型トランジスタとの第２直
    列接続体と、共通接点と接地電位との間に接続されたＮ
    チャンネル型トランジスタとを備えた請求項３記載のダ
    イナミック型ランダムアクセスメモリ装置。
  5. 【請求項５】 上記内部基準電圧と上記第１，第２抵抗
    体回路との間に制御信号に応答してオン及びオフする第
    １スイッチングトランジスタと第２スイッチングトラン
    ジスタをそれぞれ介在させた請求項３記載のダイナミッ
    ク型ランダムアクセスメモリ装置。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0554650A (ja) * 1991-08-26 1993-03-05 Nec Corp 半導体集積回路
JP2876854B2 (ja) * 1991-10-25 1999-03-31 日本電気株式会社 電位検出回路
US5329168A (en) * 1991-12-27 1994-07-12 Nec Corporation Semiconductor integrated circuit device equipped with substrate biasing system selectively powered from internal and external power sources
US5337284A (en) * 1993-01-11 1994-08-09 United Memories, Inc. High voltage generator having a self-timed clock circuit and charge pump, and a method therefor
US5347172A (en) * 1992-10-22 1994-09-13 United Memories, Inc. Oscillatorless substrate bias generator
US5280198A (en) * 1992-11-06 1994-01-18 Intel Corporation Power supply level detector
SE470527B (sv) * 1992-11-18 1994-07-04 Ericsson Telefon Ab L M Metod och anordning för att detektera om en signal har en önskad på förhand fastställd frekvens eller ej
KR950002084B1 (ko) * 1992-12-16 1995-03-10 현대전자산업주식회사 고전압 노이즈 감소용 데이타 출력 버퍼회로
US5367211A (en) * 1993-06-28 1994-11-22 Harris Corporation Differential amplifier with hysteresis
JP3157960B2 (ja) * 1993-08-19 2001-04-23 三菱電機株式会社 極性検出回路
US6882215B1 (en) * 1994-01-21 2005-04-19 Samsung Electronics Co., Ltd. Substrate bias generator in semiconductor memory device
JP3626521B2 (ja) 1994-02-28 2005-03-09 三菱電機株式会社 基準電位発生回路、電位検出回路および半導体集積回路装置
KR0127318B1 (ko) * 1994-04-13 1998-04-02 문정환 백바이어스전압 발생기
US5672997A (en) * 1994-09-21 1997-09-30 Intel Corporation Method and apparatus for reducing the nominal operating voltage supplied to an integrated circuit
US5990709A (en) * 1995-06-09 1999-11-23 Siemens Aktiengesellschaft Circuit for comparing two electrical quantities provided by a first neuron MOS field effect transistor and a reference source
JP3597281B2 (ja) * 1995-11-28 2004-12-02 株式会社ルネサステクノロジ 電位検出回路及び半導体集積回路
US6087892A (en) * 1998-06-08 2000-07-11 Sun Microsystems, Inc. Target Ion/Ioff threshold tuning circuit and method
JP2000339958A (ja) 1999-05-25 2000-12-08 Toshiba Corp 半導体集積回路
US6448823B1 (en) 1999-11-30 2002-09-10 Xilinx, Inc. Tunable circuit for detection of negative voltages
JP3943790B2 (ja) * 2000-02-24 2007-07-11 株式会社東芝 負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置
JP2001332696A (ja) * 2000-05-24 2001-11-30 Nec Corp 基板電位検知回路及び基板電位発生回路
US20030197546A1 (en) * 2001-07-09 2003-10-23 Samsung Electronics Co., Ltd. Negative voltage generator for a semiconductor memory device
US7336121B2 (en) * 2001-05-04 2008-02-26 Samsung Electronics Co., Ltd. Negative voltage generator for a semiconductor memory device
KR100955682B1 (ko) 2008-04-28 2010-05-03 주식회사 하이닉스반도체 센싱 지연회로 및 이를 이용한 반도체 메모리 장치
RU2474954C1 (ru) * 2011-12-13 2013-02-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Токовое зеркало

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57199335A (en) * 1981-06-02 1982-12-07 Toshiba Corp Generating circuit for substrate bias
JPS59122225A (ja) * 1982-12-28 1984-07-14 Nippon Texas Instr Kk 基準電圧検出回路
JPH0750552B2 (ja) * 1985-12-20 1995-05-31 三菱電機株式会社 内部電位発生回路
JPS63224665A (ja) * 1987-03-13 1988-09-19 Mitsubishi Electric Corp 基板電圧発生回路
US4780625A (en) * 1987-05-12 1988-10-25 Motorola, Inc. Integrated circuit sensor circuit
JPH021156A (ja) * 1988-06-01 1990-01-05 Hitachi Ltd 基板電圧検出回路
EP0360884A1 (de) * 1988-09-26 1990-04-04 Siemens Aktiengesellschaft CMOS-Differentialkomparator mit Offsetspannung
JP2557271B2 (ja) * 1990-04-06 1996-11-27 三菱電機株式会社 内部降圧電源電圧を有する半導体装置における基板電圧発生回路

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