Nothing Special   »   [go: up one dir, main page]

JPH07335896A - Manufacture of thin film transistor - Google Patents

Manufacture of thin film transistor

Info

Publication number
JPH07335896A
JPH07335896A JP14384694A JP14384694A JPH07335896A JP H07335896 A JPH07335896 A JP H07335896A JP 14384694 A JP14384694 A JP 14384694A JP 14384694 A JP14384694 A JP 14384694A JP H07335896 A JPH07335896 A JP H07335896A
Authority
JP
Japan
Prior art keywords
gate electrode
aluminum
film
impurities
poly
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP14384694A
Other languages
Japanese (ja)
Inventor
Ichiro Asai
市郎 浅井
Takeshi Nakamura
毅 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Business Innovation Corp
Original Assignee
Fuji Xerox Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Xerox Co Ltd filed Critical Fuji Xerox Co Ltd
Priority to JP14384694A priority Critical patent/JPH07335896A/en
Publication of JPH07335896A publication Critical patent/JPH07335896A/en
Pending legal-status Critical Current

Links

Landscapes

  • Thin Film Transistor (AREA)

Abstract

PURPOSE:To prevent damage on an Al gate electrode in the case of high dosage, by forming a protective film on the gate electrode composed of aluminum which film is composed of material having a sputtering resistance higher than aluminum. CONSTITUTION:After a-Si is deposited on a glass substrate 1, the a-Si is crystallized by excimer laser annealing, and a poly-Si film 2-0 turning to an operating layer is obtained. After aluminum is deposited and then molybdenum is deposited, by using a sputtering equipment, on the poly-Si film 2 patterned in an island type, a protective metal layer 5-1 and a gate electrode 5 are formed. These are used as masks, and impurities are introduced in a source electrode part 4-1 and a drain electrode part 4-2 by using an ion doping equipment. In a poly-Si TFT which is formed further by necessary processes, the damage on the gate electrode can be prevented in the case of high impurity dosage, because the aluminum of the gate electrode 5 is covered with the protective metal layer 5-1 composed of molybdenum.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は薄膜トランジスタの製
造方法に関し、とくに絶縁基板上に設けられた多結晶シ
リコン層を用いる薄膜トランジスタの製造方法に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor, and more particularly to a method of manufacturing a thin film transistor using a polycrystalline silicon layer provided on an insulating substrate.

【0002】[0002]

【従来の技術】近年、ポリシリコン薄膜トランジスタ
(以下「poly−Si TFT)を用いたアクティブ
マトリックス液晶表示装置の研究が盛んである。これ
は、従来のアモルファスシリコン(a−Si)薄膜トラ
ンジスタに比べ2ケタ以上動作速度が早いことなどか
ら、小型化や従来、表示パネル外部に配置されていたド
ライブICなどをパネル内に集積化し低コスト化できる
ことなどによる。表示サイズが大きくなると、信号ライ
ンに沿ってのRC時定数が大きくなり問題となる。そこ
で、文献、Extended Abstracts o
f the 1993International C
onference on Solid State
Devices and Materials、199
3、pp.425−427に示されているように、ゲー
ト電極にシート抵抗の非常に低いアルミニウム(Al)
を用いる構造が提案されこれによりゲートラインのRC
時定数を低減する試みがなされている。
2. Description of the Related Art In recent years, active matrix liquid crystal display devices using polysilicon thin film transistors (hereinafter referred to as "poly-Si TFTs") have been actively researched, which are two digits larger than those of conventional amorphous silicon (a-Si) thin film transistors. Due to the high operation speed, it is possible to reduce the size by reducing the size and integrating a drive IC, which has been conventionally arranged outside the display panel, into the panel. The RC time constant becomes large and becomes a problem, so the literature, Extended Abstracts o
f the 1993 International C
onence on Solid State
Devices and Materials, 199
3, pp. As shown in No. 425-427, the gate electrode is made of aluminum (Al) having a very low sheet resistance.
A structure using a gate line has been proposed.
Attempts have been made to reduce the time constant.

【0003】このような場合の作成プロセスを図3に示
す。ガラス基板(11)上にLPCVD法やp−CVD
法などによりa−Siを堆積した後、炉アニールあるい
はレーザーアニールにより結晶化し動作層となるpol
y−Si膜(21−0)をえる(a)。続いてpoly
−Si膜を島状にパターンニングし(21)、ECR−
CVD法などによりSiO2などのゲート絶縁膜(3
1)を堆積する(b)。ゲート電極(51)としてAl
を堆積・パターンニングした後、このゲート電極をマス
クにイオン注入装置あるいはイオンドーピング装置によ
りソース電極部(41−1)・ドレイン電極部(41−
2)に不純物を導入する(c)。ここで、大面積ではあ
るが歪点が600°C付近であるためプロセスの最高温
度を600°C以下の比較的低温に設定しなければなら
ないガラス基板をもちいる場合には、不純物導入装置と
してイオンドーピング装置が使用される場合が多い。こ
こで、一般にはイオンドーピング装置はイオン注入装置
と異なり質量分離できないため、現在、イオン源から発
生したすべてのイオンが資料に導入される構造となって
いる。しかし、イオン源から取り出したイオンビーム自
体の面積が大きいため大面積基板を短時間で処理しやす
い装置であり、また導入後の不純物活性化アニールの温
度を300°Cから500°C程度の比較的低温で実施
することができるという重要な特徴をもつ。後者の理由
については、前記文献に記載されているように、不純物
導入時に、イオン源で発生した多量の水素が同時に注入
されることによる、いわゆる水素ビームアニールの効果
(水素ビームアシスト)によるものであると一般には言
われている。Alは500°C以上の熱処理がかかると
変質してしまうことが知られており、従って、ゲート電
極にAlを使用する作製プロセスにおいては、不純物導
入の手段としてイオンドーピング装置などのように、注
入後のアニール温度を比較的低温にすますことのできる
装置を用いることは非常に重要である。逆に言えば、こ
のような装置の実現により、今までは温度に対する耐性
はあるがシート抵抗の高いクロムやタンタルしか用いる
ことしかできなかったという問題が解決されるのであ
る。なお、さらにTFTの作製プロセスにおいては、S
iO2などの層間絶縁膜(61)を堆積し、電極取り出
しのための開口(71−1、71−2)をあけ、Alを
堆積・パターンニングして配線(81)とし、poly
−Si TFTを形成していた(d)。
A production process in such a case is shown in FIG. LPCVD or p-CVD on glass substrate (11)
After depositing a-Si by the method such as pol, it is crystallized by furnace annealing or laser annealing to become an operating layer
A y-Si film (21-0) is obtained (a). Then poly
-Si film is patterned into islands (21), ECR-
A gate insulating film such as SiO 2 (3
1) is deposited (b). Al as the gate electrode (51)
After depositing and patterning, the gate electrode is used as a mask and the source electrode part (41-1) / drain electrode part (41-
Impurity is introduced into 2) (c). Here, when a glass substrate which has a large area but has a strain point near 600 ° C. and must be set to a comparatively low temperature of 600 ° C. or lower is used as an impurity introducing device. Ion doping equipment is often used. Here, in general, an ion doping apparatus is different from an ion implantation apparatus in that it cannot perform mass separation. Therefore, at present, all the ions generated from the ion source are introduced into the material. However, since the area of the ion beam itself taken out from the ion source is large, it is a device that can easily process a large area substrate in a short time. Moreover, the temperature of the impurity activation annealing after introduction is about 300 ° C to 500 ° C. It has the important feature that it can be carried out at extremely low temperatures. The reason for the latter is due to the effect of so-called hydrogen beam annealing (hydrogen beam assist), which is caused by the simultaneous implantation of a large amount of hydrogen generated in the ion source when introducing impurities as described in the above-mentioned document. It is generally said that there is. It is known that Al deteriorates when it is subjected to heat treatment at 500 ° C. or higher. Therefore, in a manufacturing process using Al for a gate electrode, as a means for introducing impurities, such as an ion doping apparatus, implantation is performed. It is very important to use a device that can cool the subsequent annealing temperature to a relatively low temperature. Conversely, the realization of such a device solves the problem that until now, only chromium or tantalum, which has high temperature resistance but high sheet resistance, can be used. Furthermore, in the process of manufacturing the TFT, S
An interlayer insulating film (61) such as iO 2 is deposited, openings (71-1, 71-2) for taking out electrodes are formed, and Al is deposited and patterned to form a wiring (81).
-Si TFT was formed (d).

【0004】[0004]

【発明が解決しようとする課題】ところで、この様にA
lゲート電極をマスクとしてイオンドーピング装置など
によりソース電極部・ドレイン電極部に不純物を導入す
るとAl電極が損傷を受け、膜べりしたり直線形状であ
ったAl電極パターンの一部に凹凸が入ってしまうとい
う問題があることを本発明者は見出した。前者によりゲ
ート電極のシート抵抗が上昇し、後者によりゲート電極
によって規定される所のチャネル長が基板内でばらつい
てしまった。これは、質量の小さなAlが、注入不純物
であるリン(P)やボロン(B)によりスパッタリング
されやすいためであり、特に、注入時の加速電圧が高い
場合や、注入ドーズ量が大きい場合に顕著であった。一
般にはソース電極・ドレイン電極のシート抵抗は1kΩ
/□以下の低い値である必要があり、そのためには不純
物のドーズ量としては5×1015 /cm3から1×10
16 /cm3程度の不純物を注入する必要がある。ここ
で、ドーズ量を減少させると、ソース電極・ドレイン電
極のシート抵抗が増加してしまうし、またAl配線との
コンタクト抵抗が高くなってしまう。しかし、1×10
16 /cm3程度の高いドーズ量の場合には、Alが激し
くスパッタリングされ、場合によってはパターンが消失
してしまいAlゲート電極自体を形成できないという重
大な問題があった。従って、従来、ゲート電極ラインに
関するRC時定数を低くすることのできるAlをゲート
電極に用いることは困難であった。あるいはAlをゲー
ト電極に用いても、その場合、ソース・ドレイン電極部
に十分な不純物量を導入できないため、今度はソース・
ドレイン電極のシート抵抗やAl配線とのコンタクト抵
抗が高くなってしまい表示装置などの装置性能が十分で
なくなってしまうという問題があった。
By the way, in this way, A
l When the impurities are introduced into the source electrode part / drain electrode part with an ion doping device using the gate electrode as a mask, the Al electrode is damaged, and the film is slipped or a part of the linear Al electrode pattern is uneven. The present inventor has found out that there is a problem that it will occur. The former increased the sheet resistance of the gate electrode, and the latter varied the channel length defined by the gate electrode in the substrate. This is because Al, which has a small mass, is easily sputtered by phosphorus (P) and boron (B) which are the implantation impurities, and particularly when the accelerating voltage at the time of implantation is high or the implantation dose amount is large. Met. Generally, the sheet resistance of the source and drain electrodes is 1 kΩ
It is necessary to have a low value of □ / □ or less. For that purpose, the dose amount of impurities is 5 × 10 15 / cm 3 to 1 × 10 5.
It is necessary to implant impurities of about 16 / cm 3 . Here, if the dose amount is reduced, the sheet resistance of the source electrode / drain electrode increases and the contact resistance with the Al wiring also increases. However, 1 × 10
When the dose amount is as high as 16 / cm 3 , Al is sputtered violently, and the pattern disappears in some cases, so that there is a serious problem that the Al gate electrode itself cannot be formed. Therefore, conventionally, it has been difficult to use Al for the gate electrode, which can reduce the RC time constant of the gate electrode line. Alternatively, even if Al is used for the gate electrode, in this case, a sufficient amount of impurities cannot be introduced into the source / drain electrode portion, so that the source / drain electrode portion is removed.
There is a problem that the sheet resistance of the drain electrode and the contact resistance with the Al wiring become high, and the device performance of the display device and the like becomes insufficient.

【0005】また、例えば、基板上にnチャネルTFT
しか作製しないプロセスにおいては、Alゲートを加工
する際に用いたAl上の例えばレジストマスクをそのま
ま配置しておき、不純物導入時にAlを直接、不純物に
さらさないようにすることはもちろんできる。しかし、
その場合、先の文献にも示されているように、多量に注
入される水素等によりレジストマスクの温度が上昇しや
すい。このためレジストが硬化され、注入後のレジスト
剥離が困難になるという重大な問題が発生する。また、
レジストマスクがスパッタリングされるため、飛散した
レジストによりドーピング装置内が汚染されるという問
題も発生する。したがって、Alゲートを加工する際に
用いたAl上のレジストマスクをそのまま配置してお
き、不純物導入することは実際には困難であった。
Further, for example, an n-channel TFT is formed on the substrate.
In the process of manufacturing only Al, for example, a resist mask on Al used when processing the Al gate may be arranged as it is, and Al may not be directly exposed to impurities when impurities are introduced. But,
In that case, the temperature of the resist mask is likely to rise due to a large amount of implanted hydrogen or the like, as shown in the above-mentioned document. As a result, the resist is hardened, which causes a serious problem that it becomes difficult to remove the resist after the injection. Also,
Since the resist mask is sputtered, there is a problem that the inside of the doping apparatus is contaminated by the scattered resist. Therefore, it is actually difficult to leave the resist mask on Al used when processing the Al gate as it is and introduce impurities.

【0006】また、作製される装置の性能上、a−Si
TFTとは異なり、poly−Si TFTを用いる
重要な利点の1つに、nチャネル、pチャネルの両方の
タイプを同一基板上に形成でき、いわゆるCMOS構成
の回路を内蔵できる点がある。しかし、このCMOS回
路を形成する場合には、nチャネルTFTとpチャネル
TFTのどちらのゲート電極も不純物にさらされ上記の
ような問題が発生してしまう。これは、両チャネルを作
製する場合には、ゲート電極を形成する際に使用した加
工用マスク(レジスト等)は除去され、その後、例えば
pチャネル部を新たなマクスを用いて保護し不純物が注
入されないようにした状態で、nチャネル部のソース・
ドレイン部に選択的に不純物(例えばリン)を注入する
手順となるからである。次にnチャネル部を保護してp
チャネル部のソース・ドレイン部に不純物(例えばボロ
ン)を注入する際にも、pチャネル部のAlゲート電極
が不純物にさらされることになる。従って、Alゲート
電極を用いた場合には基板上にpoly−Si TFT
でCMOS回路を構成できなくなってしまい問題であ
る。
[0006] Further, in terms of the performance of the device to be manufactured, a-Si
One of the important advantages of using a poly-Si TFT, unlike a TFT, is that both n-channel and p-channel types can be formed on the same substrate, and a so-called CMOS circuit can be built in. However, when this CMOS circuit is formed, the gate electrodes of both the n-channel TFT and the p-channel TFT are exposed to the impurities, and the above problems occur. This is because, in the case of forming both channels, the processing mask (resist or the like) used when forming the gate electrode is removed, and thereafter, for example, the p channel portion is protected by using a new mask and impurities are implanted. The source of the n-channel section is
This is because an impurity (for example, phosphorus) is selectively injected into the drain portion. Next, protect the n-channel part and p
Even when implanting an impurity (for example, boron) into the source / drain portion of the channel portion, the Al gate electrode of the p-channel portion is exposed to the impurity. Therefore, when the Al gate electrode is used, a poly-Si TFT is formed on the substrate.
Therefore, the CMOS circuit cannot be configured, which is a problem.

【0007】[0007]

【課題を解決するための手段】そこで請求項1乃至2記
載の発明においては、絶縁基板上に多結晶シリコン層と
ゲート絶縁層とアルミニウムからなるゲート電極層とを
順次設け、前記アルミニウムからなるゲート電極をマス
クとしてイオンドーピング法またはイオン注入法により
前記多結晶シリコン層に不純物を導入してソースドレイ
ン領域を形成する薄膜トランジスタの製造方法におい
て、前記不純物の導入前に前記アルミニウムからなるゲ
ート電極上にアルミニウムよりもスパッタリング耐性の
高い材料からなる保護膜を設けることにより課題を解決
する。前記イオン注入法により前記多結晶シリコン層に
不純物を導入する場合には不純物の導入時に同時に水素
イオンを注入する。
In order to solve the above problems, according to the present invention, a polycrystalline silicon layer, a gate insulating layer and a gate electrode layer made of aluminum are sequentially provided on an insulating substrate, and the gate made of aluminum is formed. In a method of manufacturing a thin film transistor in which an impurity is introduced into the polycrystalline silicon layer by an ion doping method or an ion implantation method using an electrode as a mask to form a source / drain region, aluminum is formed on the gate electrode made of aluminum before the introduction of the impurity. The problem is solved by providing a protective film made of a material having a higher sputtering resistance than that of the above. When impurities are introduced into the polycrystalline silicon layer by the ion implantation method, hydrogen ions are implanted at the same time when the impurities are introduced.

【0008】請求項3記載の発明においては、請求項1
記載の薄膜トラジスタの製造方法において、前記保護膜
が高融点金属または高融点金属の合金から成ることによ
り課題を解決する。
According to the invention of claim 3, claim 1
In the method of manufacturing a thin film transistor described above, the problem is solved by the protective film being made of a refractory metal or a refractory metal alloy.

【0009】請求項4記載の発明においては、請求項1
記載の薄膜トラジスタの製造方法において、前記保護膜
が無機絶縁膜であることにより課題を解決する。
According to the invention of claim 4, claim 1
In the method of manufacturing a thin film transistor described above, the problem is solved by the protective film being an inorganic insulating film.

【0010】[0010]

【作用】本発明によれば、イオンドーピング法または水
素イオンを同時に注入するイオン注入法により多結晶シ
リコン層に不純物を導入することにより活性化アニール
温度を低下させることができるためゲート電極をアルミ
ニウムで形成することができるとともに、このアルミニ
ウムからなるゲート電極上にアルミニウムよりもスパッ
タリング耐性の高い材料からなる保護膜を設けることに
より、高いドーズ量でもAlゲート電極の損傷を防止す
ることができる。
According to the present invention, the activation annealing temperature can be lowered by introducing impurities into the polycrystalline silicon layer by the ion doping method or the ion implantation method in which hydrogen ions are simultaneously implanted. By forming a protective film made of a material having higher sputtering resistance than aluminum on the gate electrode made of aluminum, it is possible to prevent damage to the Al gate electrode even with a high dose amount.

【0011】[0011]

【実施例】以下、本発明を実施例に基づいて具体的に説
明する。 (実施例1)本発明の第1の実施例を図1に示す。ま
ず、ガラス基板(1)上にLPCVD法により450°
Cにて100nm厚さのa−Siを堆積した後、248
nm波長でパルス幅25nsecのエキシマレーザーア
ニールを用いて450mJ/cm2のエネルギーにて結
晶化し動作層となるpoly−Si膜(2−0)を得た
(a)。レーザーによりa−Siは1000°C以上に
瞬間的に昇温され溶融するが、その溶融時間は約100
nsec程度と極めて短いためガラス基板に熱ダメージ
を与えることはない。続いてpoly−Si膜を島状に
パターンニングし(2)、ECR−CVD法により室温
にて100nm厚さのSiO2からなるゲート絶縁膜
(3)を堆積した(b)。ゲート電極としてスパッタ装
置により150°Cにて400nm厚さのAl(5)を
堆積し、さらに連続して同一装置内でモリブデン(M
o)(5−1)を100nm堆積した。このゲート電極
上にフォトリソグラフィー技術を使ってレジストパター
ンを形成し、リン酸/硝酸からなる液を用いてレジスト
をマスクにMo/Alを連続エッチングした。レジスト
を剥離しパターンを形成した後、このゲート電極をマス
クにイオンドーピング装置によりソース電極部(4−
1)・ドレイン電極部(4−2)に不純物を導入した
(c)。注入条件は、ソース・ドレイン電極部をn+
にする場合とp+型にする場合とで異なり、それぞれ、
100keVで水素希釈の5%PH3を1×1016cm
-2、40keVで水素希釈の5%B26を1×1016
cm-2であった。導入後、不純物の活性化アニールを窒
素雰囲気中で400°C、1時間行った。活性化アニー
ル温度がこの程度の低温であれば、Al自体が熱により
変質することはない。さらにp−CVDにより250°
Cにて1μm厚さのSiO2からなる層間絶縁膜(6)
を堆積し、電極取り出しのための開口(7−1、7−
2)をフッ酸によるウエットエッチングによりあけ、ス
パッタ装置により150°Cにて1μm厚さのAlを堆
積・パターンニングして配線(8)を形成した(d)。
EXAMPLES The present invention will be specifically described below based on examples. (Embodiment 1) A first embodiment of the present invention is shown in FIG. First, 450 ° by the LPCVD method on the glass substrate (1).
248 after depositing 100 nm thick a-Si in C
A poly-Si film (2-0) was obtained which was crystallized with an energy of 450 mJ / cm 2 by using excimer laser annealing with a wavelength of nm and a pulse width of 25 nsec to form an operating layer (a). The a-Si is momentarily heated to 1000 ° C or higher by a laser and melted, but the melting time is about 100
Since it is extremely short, about nsec, the glass substrate is not damaged by heat. Subsequently, the poly-Si film was patterned into an island shape (2), and a gate insulating film (3) made of SiO 2 and having a thickness of 100 nm was deposited at room temperature by the ECR-CVD method (b). As a gate electrode, Al (5) with a thickness of 400 nm is deposited at 150 ° C. by a sputtering device, and molybdenum (M) is continuously deposited in the same device.
o) (5-1) was deposited to 100 nm. A resist pattern was formed on the gate electrode by using a photolithography technique, and Mo / Al was continuously etched by using a solution of phosphoric acid / nitric acid with the resist as a mask. After the resist is peeled off to form a pattern, the gate electrode is used as a mask and the source electrode portion (4-
1) -Impurities were introduced into the drain electrode portion (4-2) (c). The implantation conditions are different depending on whether the source / drain electrode portion is of n + type or p + type.
5% PH 3 diluted with hydrogen at 100 keV 1 × 10 16 cm
-2 , 40 keV 1x10 16 of 5% B 2 H 6 diluted with hydrogen
It was cm -2 . After introduction, activation annealing of impurities was performed at 400 ° C. for 1 hour in a nitrogen atmosphere. If the activation annealing temperature is such a low temperature, Al itself will not be altered by heat. 250 ° by p-CVD
Interlayer insulating film made of SiO 2 with a thickness of 1 μm at C (6)
And deposit openings (7-1, 7-
2) was opened by wet etching with hydrofluoric acid, and Al having a thickness of 1 μm was deposited and patterned at 150 ° C. by a sputtering device to form a wiring (8) (d).

【0012】このようにして作製されたpoly−Si
TFTのソース・ドレイン電極部のシート抵抗はn+
型、p+型でそれぞれ590Ω/□、940Ω/□と良
好なものであった。また、1×1016 cm-2と高い不
純物ドーズ量を導入したにもかかわらず、ゲート電極の
AlはMoで覆われていたため導入によるアタックは発
生しておらずゲート電極の変質や破損あるいは膜べりは
なかった。作製されたpoly−Si TFTのゲート
電極のシート抵抗は、0.8Ω/□と良好なものであっ
た。なお、Moのみならず、タンタルやクロム、チタン
にもこのようなドーピング耐性があることがわかった。
Moのような高融点金属でAl表面を覆うことにより、
不純物導入時のAlへのアタックを回避することができ
る。これは、一般にAlに比べ高融点金属やそれらの合
金の方がスパッタリングされにくいことによる。従っ
て、本発明によりシート抵抗の低いAlを主体とした高
性能で高均一なpoly−Si TFTを作製すること
ができた。
Poly-Si produced in this way
The sheet resistance of the source and drain electrodes of the TFT is n +
Type and p + type were 590 Ω / □ and 940 Ω / □, respectively. In addition, although the impurity dose amount as high as 1 × 10 16 cm -2 was introduced, since the Al of the gate electrode was covered with Mo, the attack due to the introduction did not occur, and the alteration or damage of the gate electrode or the film formation. There was no slip. The sheet resistance of the gate electrode of the produced poly-Si TFT was 0.8Ω / □, which was a good value. It was found that not only Mo but also tantalum, chromium, and titanium have such doping resistance.
By covering the Al surface with a refractory metal such as Mo,
It is possible to avoid attack on Al when introducing impurities. This is because refractory metals and their alloys are generally less likely to be sputtered than Al. Therefore, according to the present invention, a high-performance and highly uniform poly-Si TFT mainly composed of Al having a low sheet resistance could be manufactured.

【0013】金属材料を保護膜とした場合は、Al堆積
時に連続して金属保護膜も堆積でき、また、Alゲート
電極のエッチングの際も一挙に加工できるため工程が簡
単となる。Alを保護する金属膜の膜厚は10nm以
上、できれば100nm以上が望ましい。これは、スパ
ッタ装置あるいは電子ビーム蒸着装置などにより金属膜
を着膜する場合、10nm以下と膜厚が薄いと、金属は
島状になっており膜にまで成長していないからである。
その場合、シート抵抗を含む膜質が不安定となり、再現
性良く保護金属膜を形成できなくなる。また、金属膜の
膜厚が薄すぎると金属膜下のAlがスパッタリングされ
てしまうのでできれば100nm以上の膜厚が望まし
い。なお、他の問題がなければ、このAl上の保護金属
膜は、不純物導入時のみに使用し最終的には除去しても
かまわない。
When a metal material is used as the protective film, the metal protective film can be continuously deposited at the time of Al deposition, and the process can be simplified because the Al gate electrode can be processed all at once. The thickness of the metal film for protecting Al is preferably 10 nm or more, and more preferably 100 nm or more. This is because when a metal film is deposited by a sputtering device or an electron beam evaporation device, if the film thickness is as thin as 10 nm or less, the metal has an island shape and has not grown to a film.
In that case, the film quality including the sheet resistance becomes unstable, and the protective metal film cannot be formed with good reproducibility. Further, if the film thickness of the metal film is too thin, Al under the metal film is sputtered, so a film thickness of 100 nm or more is desirable if possible. If there is no other problem, the protective metal film on Al may be used only at the time of introducing impurities and finally removed.

【0014】(実施例2)本発明の第2の実施例を図2
に示す。まず、ガラス基板(1)上にLPCVD法によ
り450°Cにて100nm厚さのa−Siを堆積した
後、248nm波長でパルス幅25nsのエキシマレー
ザーアニールを用いて450mJ/cm2のエネルギー
にて結晶化し動作層となるpoly−Si膜(2−0)
を得た(a)。続いてpoly−Si膜を島状にパター
ンニングし(2)、ECR−CVD法により室温にて1
00nm厚さのSiO2からなるゲート絶縁膜(3)を
堆積した(b)。ゲート電極としてスパッタ装置により
150°Cにて400nm厚さのAl(5)を堆積し、
さらにp−CVD法により250°Cにて酸化シリコン
(SiO2)(5−2)を100nm堆積した。このゲ
ート電極上にフォトリソグラフィー技術を使ってレジス
トパターンを形成し、フッ酸にてSiO2をエッチング
し、続いてリン酸/硝酸からなる液を用いてAlをエッ
チングした。レジストを剥離しパターンを形成した後、
このゲート電極をマスクにイオンドーピング装置により
ソース電極部(4−1)・ドレイン電極部(4−2)に
不純物を導入した(c)。注入条件は、ソース・ドレイ
ン電極部をn+型にする場合とp+型にする場合とで異な
り、それぞれ、100keVで水素希釈の5%PH3
1×1016cm-2、40keVで水素希釈の5%B26
を1×1016 cm-2であった。導入後、不純物の活性
化アニールを窒素雰囲気中で400°C、1時間行っ
た。さらにp−CVDにより250°Cにて1μm厚さ
のSiO2からなる層間絶縁膜(6)を堆積し、電極取
り出しのための開口(7−1、7−2)をフッ酸による
ウエットエッチングによりあけ、スパッタ装置により1
50°Cにて1μm厚さのAlを堆積・パターンニング
して配線(8)を形成した(d)。
(Embodiment 2) A second embodiment of the present invention is shown in FIG.
Shown in. First, 100-nm-thick a-Si was deposited on a glass substrate (1) at 450 ° C. by LPCVD, and then an excimer laser annealing with a pulse width of 25 ns and a wavelength of 248 nm was used at an energy of 450 mJ / cm 2 . Poly-Si film (2-0) that crystallizes and becomes an operating layer
Was obtained (a). Subsequently, the poly-Si film is patterned into an island shape (2), and is subjected to 1 at room temperature by ECR-CVD method.
A gate insulating film (3) made of SiO 2 having a thickness of 00 nm was deposited (b). As a gate electrode, Al (5) having a thickness of 400 nm is deposited at 150 ° C. by a sputtering device,
Further, silicon oxide (SiO 2 ) (5-2) was deposited to 100 nm by the p-CVD method at 250 ° C. A resist pattern was formed on the gate electrode by photolithography, SiO 2 was etched with hydrofluoric acid, and then Al was etched with a solution of phosphoric acid / nitric acid. After removing the resist and forming the pattern,
Using this gate electrode as a mask, impurities were introduced into the source electrode portion (4-1) and the drain electrode portion (4-2) by an ion doping apparatus (c). The implantation conditions differ depending on whether the source / drain electrode portion is of n + type or p + type, and 5% PH 3 diluted with hydrogen at 100 keV is used at 1 × 10 16 cm -2 and 40 keV, respectively. 5% diluted B 2 H 6
Was 1 × 10 16 cm -2 . After introduction, activation annealing of impurities was performed at 400 ° C. for 1 hour in a nitrogen atmosphere. Furthermore, an interlayer insulating film (6) made of SiO 2 having a thickness of 1 μm is deposited at 250 ° C. by p-CVD, and openings (7-1, 7-2) for taking out electrodes are formed by wet etching with hydrofluoric acid. Aperture, 1 by sputtering equipment
Wiring (8) was formed by depositing and patterning 1 μm thick Al at 50 ° C. (d).

【0015】このようにして作製されたpoly−Si
TFTのソース・ドレイン電極部のシート抵抗はn+
型、p+型でそれぞれ590Ω/□、940Ω/□と良
好なものであった。また、1×1016 cm-2と高い不
純物ドーズ量を導入したにもかかわらず、ゲート電極の
AlはSiO2で覆われていたため導入によるアタック
は発生しておらずゲート電極の変質や破損あるいは膜べ
りはなかった。作製されたpoly−Si TFTのゲ
ート電極のシート抵抗は、0.9Ω/□と良好なもので
あった。なお、SiO2のみならず、窒化シリコン(S
iN)や窒化・酸化シリコン(SiON)もこのような
ドーピング耐性があるのがわかった。スパッタリング耐
性の高い無機絶縁膜でAl表面を覆うことにより、不純
物導入時のAlへのアタックを回避することができる。
従って、本発明によりシート抵抗の低いAlを主体とし
た高性能で高均一なpoly−Si TFTを作製する
ことができた。
The poly-Si produced in this way
The sheet resistance of the source and drain electrodes of the TFT is n +
Type and p + type were 590 Ω / □ and 940 Ω / □, respectively. In addition, although the impurity dose amount as high as 1 × 10 16 cm -2 was introduced, since the Al of the gate electrode was covered with SiO 2 , the attack due to the introduction did not occur and the alteration or damage of the gate electrode or There was no membrane slip. The sheet resistance of the gate electrode of the produced poly-Si TFT was as good as 0.9Ω / □. Not only SiO 2 but also silicon nitride (S
It has been found that iN) and silicon nitride / silicon oxide (SiON) also have such doping resistance. By covering the Al surface with an inorganic insulating film having high sputtering resistance, it is possible to avoid attack on Al when introducing impurities.
Therefore, according to the present invention, a high-performance and highly uniform poly-Si TFT mainly composed of Al having a low sheet resistance could be manufactured.

【0016】この実施例2が先の実施例1と異なるの
は、Alゲート電極の保護膜が金属でなく無機絶縁膜で
あることである。Alゲート電極の保護膜は、一般に
は、金属に比べて無機絶縁膜の方がスパッタリング耐性
が高く望ましい。Alを保護する無機絶縁膜の膜厚は1
0nm以上、できれば100nm以上が望ましい。これ
は、実施例1と同様、安定な膜質の無機絶縁膜を形成し
かつ保護膜下のAlがスパッタリングされない膜厚が望
ましいことによる。なお、他の問題がなければ、このA
l上の保護膜は、不純物導入時のみに使用し最終的には
除去してもかまわないのは実施例1と同様である。
The second embodiment is different from the first embodiment in that the protective film of the Al gate electrode is not a metal but an inorganic insulating film. As the protective film for the Al gate electrode, an inorganic insulating film is generally preferable because it has higher sputtering resistance than metal. The thickness of the inorganic insulating film that protects Al is 1
It is preferably 0 nm or more, and preferably 100 nm or more. This is because, similarly to the first embodiment, it is desirable that the inorganic insulating film having a stable film quality is formed and Al under the protective film is not sputtered. If there are no other problems, this A
As in the first embodiment, the protective film on l may be used only at the time of introducing impurities and may be finally removed.

【0017】(実施例3)第3の実施例は不純物の導入
手段として、イオンドーピング装置でなくイオン注入装
置にて行なうものである。イオン注入装置の通常の操作
においてはイオン源から発生するイオンのうち質量分離
して所望のイオン(例えばリン)のみを資料に導入する
が、イオン注入装置においても、所望のイオンと水素イ
オンを注入することによりイオンドーピング装置と同様
な水素ビームアニール効果を実現できる。実施例1でも
ちいた図1に基づいて、本実施例を具体的に説明する。
(Embodiment 3) In the third embodiment, an ion implantation apparatus is used as an impurity introducing means instead of an ion doping apparatus. In the normal operation of the ion implantation device, only the desired ions (for example, phosphorus) among the ions generated from the ion source are separated into the material, and the desired ions and hydrogen ions are also implanted in the ion implantation device. By doing so, the hydrogen beam annealing effect similar to that of the ion doping apparatus can be realized. This embodiment will be specifically described with reference to FIG. 1 used in the first embodiment.

【0018】まず、ガラス基板(1)上にLPCVD法
により450°Cにて100nm厚さのa−Siを堆積
した後、248nm波長でパルス幅25nsecのエキ
シマレーザーアニールを用いて450mJ/cm2のエ
ネルギーにて結晶化し動作層となるpoly−Si膜
(2−0)を得た(a)。レーザーによりa−Siは1
000°C以上に瞬間的に昇温され溶融するが、その溶
融時間は約100nsec程度と極めて短いためガラス
基板に熱ダメージを与えることはない。続いてpoly
−Si膜を島状にパターンニングし(2)、ECR−C
VD法により室温にて100nm厚さのSiO2からな
るゲート絶縁膜(3)を堆積した(b)。ゲート電極と
してスパッタ装置により150°Cにて400nm厚さ
のAl(5)を堆積し、さらに連続して同一装置内でモ
リブデン(Mo)(5−1)を100nm堆積した。こ
のゲート電極上にフォトリソグラフィー技術を使ってレ
ジストパターンを形成し、リン酸/硝酸からなる液を用
いてレジストをマスクにMo/Alを連続エッチングし
た。レジストを剥離しパターンを形成した後、このゲー
ト電極をマスクにイオン注入装置によりソース電極部
(4−1)・ドレイン電極部(4−2)に不純物を導入
した(c)。注入条件は、ソース・ドレイン電極部をn
+型にする場合とp+型にする場合とで異なり、それぞ
れ、100keVでP(リン)を1×1016cm-2、4
0keVでB(ボロン)を1×1016 cm-2であっ
た。ただし、同時に水素もそれぞれ100keVあるい
は40keVにおいて1×1016cm-2導入した。な
お、同時に所望イオン以外にも水素イオンを導入するた
めに、イオン源を最低2か所設けてこの同時注入ができ
るようにした。導入後、不純物の活性化アニールを窒素
雰囲気中で400°C、1時間行った。活性化アニール
温度がこの程度の低温であれば、Al自体が熱により変
質することはない。さらにp−CVDにより250°C
にて1μm厚さのSiO2からなる層間絶縁膜(6)を
堆積し、電極取り出しのための開口(7−1、7−2)
をフッ酸によるウエットエッチングによりあけ、スパッ
タ装置により150°Cにて1μm厚さのAlを堆積・
パターンニングして配線(8)を形成した(d)。
First, 100-nm-thick a-Si was deposited on the glass substrate (1) at 450 ° C. by the LPCVD method, and then 450 mJ / cm 2 was obtained by using excimer laser annealing with a pulse width of 25 nsec at a wavelength of 248 nm. A poly-Si film (2-0) which was crystallized by energy and became an operation layer was obtained (a). 1 for a-Si by laser
The glass substrate is momentarily heated to 000 ° C. or higher and melted, but the melting time is extremely short, about 100 nsec, so that the glass substrate is not thermally damaged. Then poly
-Si film is patterned into islands (2), ECR-C
A gate insulating film (3) made of SiO 2 and having a thickness of 100 nm was deposited at room temperature by the VD method (b). As a gate electrode, Al (5) having a thickness of 400 nm was deposited at 150 ° C. by a sputtering device, and then 100 nm of molybdenum (Mo) (5-1) was continuously deposited in the same device. A resist pattern was formed on the gate electrode by using a photolithography technique, and Mo / Al was continuously etched by using a solution of phosphoric acid / nitric acid with the resist as a mask. After the resist was peeled off to form a pattern, impurities were introduced into the source electrode portion (4-1) and the drain electrode portion (4-2) by an ion implantation device using this gate electrode as a mask (c). The implantation conditions are as follows:
The difference between the case of the + type and the case of the p + type is that P (phosphorus) is 1 × 10 16 cm −2 and 4 at 100 keV, respectively.
B (boron) was 1 × 10 16 cm -2 at 0 keV. However, at the same time, hydrogen was also introduced at 1 × 10 16 cm -2 at 100 keV or 40 keV, respectively. In order to introduce hydrogen ions in addition to the desired ions at the same time, at least two ion sources were provided so that this simultaneous injection could be performed. After introduction, activation annealing of impurities was performed at 400 ° C. for 1 hour in a nitrogen atmosphere. If the activation annealing temperature is such a low temperature, Al itself will not be altered by heat. 250 ° C by p-CVD
At this time, an interlayer insulating film (6) made of SiO 2 having a thickness of 1 μm is deposited, and openings (7-1, 7-2) for taking out electrodes are formed.
Is opened by wet etching with hydrofluoric acid, and Al having a thickness of 1 μm is deposited at 150 ° C. by a sputtering device.
The wiring (8) was formed by patterning (d).

【0019】このようにして作製されたpoly−Si
TFTのソース・ドレイン電極部のシート抵抗はn+
型、p+型でそれぞれ590Ω/□、940Ω/□と良
好なものであった。また、1×1016 cm-2と高い不
純物ドーズ量を導入したにもかかわらず、ゲート電極の
AlはMoで覆われていたため導入によるアタックは発
生しておらずゲート電極の変質や破損あるいは膜べりは
なかった。作製されたpoly−Si TFTのゲート
電極のシート抵抗は、0.8Ω/□と良好なものであっ
た。従って、本発明によりシート抵抗の低いAlを主体
とした高性能で高均一なpoly−Si TFTを作製
することができた。なお、本実施例3は実施例1と異な
りイオン注入装置を用いるためイオンビームの大きさが
小さく、そのため実施例1に比べてスループットが低下
している。しかし、水素も同時に注入できたため、イオ
ンーピング装置同様に、導入後のアニール温度を比較的
低温に保てかつ良好なシート抵抗を実現できている。
The poly-Si produced in this way
The sheet resistance of the source and drain electrodes of the TFT is n +
Type and p + type were 590 Ω / □ and 940 Ω / □, respectively. In addition, although the impurity dose amount as high as 1 × 10 16 cm -2 was introduced, since the Al of the gate electrode was covered with Mo, the attack due to the introduction did not occur, and the alteration or damage of the gate electrode or the film formation. There was no slip. The sheet resistance of the gate electrode of the produced poly-Si TFT was 0.8Ω / □, which was a good value. Therefore, according to the present invention, a high-performance and highly uniform poly-Si TFT mainly composed of Al having a low sheet resistance could be manufactured. In the third embodiment, unlike the first embodiment, the ion implantation apparatus is used, so that the size of the ion beam is small, and thus the throughput is lower than that in the first embodiment. However, since hydrogen can be injected at the same time, the annealing temperature after the introduction can be maintained at a relatively low temperature and a good sheet resistance can be realized, as in the ion-ooping apparatus.

【0020】[0020]

【発明の効果】本発明によればシート抵抗の低いアルミ
ニウムから成るゲート電極を損傷を生じることなく製造
することができる。またアルミニウムよりもスパッタリ
ング耐性の高い材料からなる保護膜をゲート電極上に設
けることにより、高いドーズ量でもゲート電極の損傷を
生じることなくソースドレイン電極を形成することがで
きる。このため高性能・高均一なpoly−Si TF
Tを提供することができる。
According to the present invention, a gate electrode made of aluminum having a low sheet resistance can be manufactured without causing damage. Further, by providing a protective film made of a material having a higher sputtering resistance than aluminum on the gate electrode, the source / drain electrode can be formed without damaging the gate electrode even with a high dose amount. Therefore, high performance and highly uniform poly-Si TF
T can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1および第3の実施例を説明するた
めの各工程における素子断面図。
FIG. 1 is a sectional view of an element in each step for explaining first and third embodiments of the present invention.

【図2】本発明の第2の実施例を説明するための各工程
における素子断面図。
FIG. 2 is a sectional view of an element in each step for explaining a second embodiment of the present invention.

【図3】従来のpoly−Si TFTの製造方法にお
ける素子断面図。
FIG. 3 is a sectional view of an element in a conventional method for manufacturing a poly-Si TFT.

【符号の説明】[Explanation of symbols]

1、11・・・ガラス基板、2、21・・・poly−
Si動作層、3、31・・・ゲート絶縁膜、4−1、4
1−1・・・ソース電極部、4−2、41−2・・・ド
レイン電極部、5、51・・・Alゲート電極、5−1
・・・保護金属層、5−2・・・保護絶縁膜層、6、6
1・・・層間絶縁膜、7−1、71−1・・・ソース電
極部の開口、7−2、71−2・・・ドレイン電極部の
開口、8、81・・・Al配線
1, 11 ... Glass substrate, 2, 21 ... poly-
Si operating layer, 3, 31 ... Gate insulating film, 4-1, 4
1-1 ... Source electrode part, 4-2, 41-2 ... Drain electrode part, 5, 51 ... Al gate electrode, 5-1
... Protective metal layer, 5-2 ... Protective insulating film layer, 6,6
DESCRIPTION OF SYMBOLS 1 ... Interlayer insulating film, 7-1, 71-1 ... Source electrode part opening, 7-2, 71-2 ... Drain electrode part opening, 8, 81 ... Al wiring

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 9056−4M H01L 29/78 311 G ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location 9056-4M H01L 29/78 311 G

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 絶縁基板上に多結晶シリコン層とゲート
絶縁層とアルミニウムからなるゲート電極層とを順次設
け、前記アルミニウムからなるゲート電極をマスクとし
てイオンドーピング法により前記多結晶シリコン層に不
純物を導入してソースドレイン領域を形成する薄膜トラ
ンジスタの製造方法において、 前記不純物の導入前に前記アルミニウムからなるゲート
電極上にアルミニウムよりもスパッタリング耐性の高い
材料からなる保護膜を設けることを特徴とする薄膜トラ
ンジスタの製造方法。
1. A polycrystalline silicon layer, a gate insulating layer, and a gate electrode layer made of aluminum are sequentially provided on an insulating substrate, and impurities are doped into the polycrystalline silicon layer by an ion doping method using the gate electrode made of aluminum as a mask. In a method of manufacturing a thin film transistor in which a source / drain region is formed by introduction, a protective film made of a material having higher sputtering resistance than aluminum is provided on the gate electrode made of aluminum before the introduction of the impurities. Production method.
【請求項2】 絶縁基板上に多結晶シリコン層とゲート
絶縁層とアルミニウムからなるゲート電極層とを順次設
け、前記アルミニウムからなるゲート電極をマスクとし
てイオン注入法により前記多結晶シリコン層に不純物を
導入してソースドレイン領域を形成する薄膜トランジス
タの製造方法において、 前記不純物の導入前に前記アルミニウムからなるゲート
電極上にアルミニウムよりもスパッタリング耐性の高い
材料からなる保護膜を設けるとともに、 前記不純物の導入と同時に水素イオンを注入することを
特徴とする薄膜トランジスタの製造方法。
2. A polycrystalline silicon layer, a gate insulating layer, and a gate electrode layer made of aluminum are sequentially provided on an insulating substrate, and impurities are added to the polycrystalline silicon layer by an ion implantation method using the gate electrode made of aluminum as a mask. In a method of manufacturing a thin film transistor in which a source / drain region is formed by introducing, a protective film made of a material having higher sputtering resistance than aluminum is provided on the gate electrode made of aluminum before the introduction of the impurity, and the introduction of the impurity is performed. A method of manufacturing a thin film transistor, which comprises simultaneously implanting hydrogen ions.
【請求項3】 請求項1乃至2記載の薄膜トラジスタの
製造方法において、前記保護膜が高融点金属または高融
点金属の合金から成ること。
3. The method of manufacturing a thin film transistor according to claim 1, wherein the protective film is made of a refractory metal or an alloy of a refractory metal.
【請求項4】 請求項1乃至2記載の薄膜トラジスタの
製造方法において、前記保護膜が無機絶縁膜であるこ
と。
4. The method of manufacturing a thin film transistor according to claim 1, wherein the protective film is an inorganic insulating film.
JP14384694A 1994-06-02 1994-06-02 Manufacture of thin film transistor Pending JPH07335896A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14384694A JPH07335896A (en) 1994-06-02 1994-06-02 Manufacture of thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14384694A JPH07335896A (en) 1994-06-02 1994-06-02 Manufacture of thin film transistor

Publications (1)

Publication Number Publication Date
JPH07335896A true JPH07335896A (en) 1995-12-22

Family

ID=15348319

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14384694A Pending JPH07335896A (en) 1994-06-02 1994-06-02 Manufacture of thin film transistor

Country Status (1)

Country Link
JP (1) JPH07335896A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216936A (en) * 2005-12-16 2006-08-17 Mitsubishi Electric Corp Liquid crystal display device, manufacturing method thereof the same and tft array substrate used therefor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216936A (en) * 2005-12-16 2006-08-17 Mitsubishi Electric Corp Liquid crystal display device, manufacturing method thereof the same and tft array substrate used therefor

Similar Documents

Publication Publication Date Title
JP3713232B2 (en) Method of manufacturing thin film transistor including crystalline silicon active layer
KR100402845B1 (en) Manufacturing method of liquid crystal display device
JP4663202B2 (en) Semiconductor device using metal-induced self-aligned crystallization of Si layer for TFT, top-gate TFT, and method for manufacturing the top-gate TFT
JP2004214615A (en) Amorphous silicon film crystallization method, amorphous silicon crystallization mask, and array substrate manufacturing method
JP3369244B2 (en) Thin film transistor
JP2007258453A (en) Thin film transistor and manufacturing method thereof
US6541323B2 (en) Method for fabricating polysilicon thin film transistor
KR20020057382A (en) Method and apparatus for fabricating a semiconductor device
JPS62205664A (en) Manufacture of thin film transistor
US7166501B2 (en) Method for fabricating polycrystalline silicon liquid crystal display device
KR100488958B1 (en) METHOD OF MANUFACTURE POLYCRYSTALLINE Si TFT
JPH07335896A (en) Manufacture of thin film transistor
JPH0697073A (en) Formation of polycrystalline silicon layer and polycrystalline silicon thin film transistor using the same
JP2001345448A (en) Thin-film transistor and manufacturing method thereof
JP2003257992A (en) Method for manufacturing thin film transistor
JPH11163366A (en) Manufacture of thin-film transistor
US6482685B1 (en) Method for fabricating a low temperature polysilicon thin film transistor incorporating multi-layer channel passivation step
JP2000068515A (en) Manufacture of thin-film semiconductor device
JP3331642B2 (en) Method for manufacturing thin film transistor
JPH08139016A (en) Manufacture of thin film integrated circuit
JP3216269B2 (en) Method for manufacturing thin film transistor array
JPH11111634A (en) Method for forming N-type semiconductor film
JP3166263B2 (en) Method for manufacturing thin film transistor
KR100254924B1 (en) Manufacturing Method of Image Display Device
JP3052489B2 (en) Method for manufacturing thin film transistor