JPH07235618A - 多端子半導体パッケージ - Google Patents
多端子半導体パッケージInfo
- Publication number
- JPH07235618A JPH07235618A JP2707994A JP2707994A JPH07235618A JP H07235618 A JPH07235618 A JP H07235618A JP 2707994 A JP2707994 A JP 2707994A JP 2707994 A JP2707994 A JP 2707994A JP H07235618 A JPH07235618 A JP H07235618A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor package
- copper foil
- protrusion
- foil layer
- protrusions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0284—Details of three-dimensional rigid printed circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
Landscapes
- Structure Of Printed Boards (AREA)
- Insulated Metal Substrates For Printed Circuits (AREA)
Abstract
(57)【要約】
【目的】端子数の増加に対応でき、プリント基板ヘの従
来からの表面実装技術が使用できる、廉価な多端子半導
体パッケージを提供する。 【構成】金属板１２上に絶縁層１３を介して回路加工さ
れた銅箔層１４を有する金属ベース基板２５を用い、こ
の金属ベース基板２５に折り曲げ加工や絞り加工を施し
て開口面１５の周縁につば部１６を有した形状とし、つ
ば部１６に複数の突起部１７を設ける。配線パターンに
回路加工された銅箔層１４の一端が突起部１７に露出す
るようにし、他端が半導体集積回路素子１１に対するイ
ンナーリード部となるようにする。この半導体パッケー
ジ１０をプリント基板上に表面実装する場合には、突起
部１７とプリント基板上のパッドとを対応させ、リフロ
ー半田付けで接合する。
来からの表面実装技術が使用できる、廉価な多端子半導
体パッケージを提供する。 【構成】金属板１２上に絶縁層１３を介して回路加工さ
れた銅箔層１４を有する金属ベース基板２５を用い、こ
の金属ベース基板２５に折り曲げ加工や絞り加工を施し
て開口面１５の周縁につば部１６を有した形状とし、つ
ば部１６に複数の突起部１７を設ける。配線パターンに
回路加工された銅箔層１４の一端が突起部１７に露出す
るようにし、他端が半導体集積回路素子１１に対するイ
ンナーリード部となるようにする。この半導体パッケー
ジ１０をプリント基板上に表面実装する場合には、突起
部１７とプリント基板上のパッドとを対応させ、リフロ
ー半田付けで接合する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路素子用
の半導体パッケージに関し、特に、半導体集積回路素子
に対して電気的に接続されたアウターリード部分がパッ
ケージ下面から多数導出されている多端子半導体パッケ
ージに関する。
の半導体パッケージに関し、特に、半導体集積回路素子
に対して電気的に接続されたアウターリード部分がパッ
ケージ下面から多数導出されている多端子半導体パッケ
ージに関する。
【０００２】
【従来の技術】集積回路用の半導体パッケージとして
は、ＤＩＰ(Dual In-line Package)など各種のものがあ
るが、外部端子数の多いＬＳＩ用の半導体パッケージと
して、フラットパッケージの１種であるＱＦＰ(Quad Fl
at Package)や、図７に示すようなＰＧＡ(Pin Grid Arr
ay)８０などがある。ＱＦＰでは、半導体集積回路素子
（ＩＣチップ）に接続されたリードが、アウターリード
としてパッケージ外周（４方向）に複数本導出されてい
る。一方、ＰＧＡ８０では、ＩＣチップに接続されるリ
ードが、パッケージの下面より、端子（ピン）８１とし
て導出されている。ＱＦＰでは、パッケージの外周の４
辺からしかアウターリードが取り出せないため、多ピン
化すなわちアウターリードの本数を増加させた場合に、
アウターリード相互の間隔すなわちピンピッチを狭小化
せざるを得ないが、ＰＧＡでは、パッケージの下面全体
をリードの導出空間として利用できるため、端子ピッチ
をそれほど狭小化することなく、多ピン化をなすことが
できる。半導体素子の大規模集積化及び半導体素子サイ
ズの大型化に伴い、今後、アウターリードの本数は４０
０〜ｌ０００本程度にまで増加すると予想され、この場
合、従来のＱＦＰでは対応困難であると考えられてい
る。
は、ＤＩＰ(Dual In-line Package)など各種のものがあ
るが、外部端子数の多いＬＳＩ用の半導体パッケージと
して、フラットパッケージの１種であるＱＦＰ(Quad Fl
at Package)や、図７に示すようなＰＧＡ(Pin Grid Arr
ay)８０などがある。ＱＦＰでは、半導体集積回路素子
（ＩＣチップ）に接続されたリードが、アウターリード
としてパッケージ外周（４方向）に複数本導出されてい
る。一方、ＰＧＡ８０では、ＩＣチップに接続されるリ
ードが、パッケージの下面より、端子（ピン）８１とし
て導出されている。ＱＦＰでは、パッケージの外周の４
辺からしかアウターリードが取り出せないため、多ピン
化すなわちアウターリードの本数を増加させた場合に、
アウターリード相互の間隔すなわちピンピッチを狭小化
せざるを得ないが、ＰＧＡでは、パッケージの下面全体
をリードの導出空間として利用できるため、端子ピッチ
をそれほど狭小化することなく、多ピン化をなすことが
できる。半導体素子の大規模集積化及び半導体素子サイ
ズの大型化に伴い、今後、アウターリードの本数は４０
０〜ｌ０００本程度にまで増加すると予想され、この場
合、従来のＱＦＰでは対応困難であると考えられてい
る。
【０００３】ＰＧＡに対して半導体集積回路素子のパッ
ケージングを行なう場合、下面に金属製のピン端子がろ
う付けされかつ上面にはダイパッド及びインナーリード
がメタライズ処理によって形成されたセラミックパッケ
ージを使用し、このセラミックパッケージにＩＣチップ
をマウントし、ボンディングワイヤによってＩＣチップ
とインナーリードとの電気的接続を完成させた後、セラ
ミックまたは金属製の蓋が取り付けられる。この他、セ
ラミック基板あるいはプリント基板上にダイパッド及び
インナーリードをパターン形成し、その後、これらセラ
ミック基板あるいはプリント基板の下面に端子を取付
け、ＩＣチップを搭載し、最後に全体を樹脂でモールド
することによりＰＧＡへのパッケージングを行なう方法
もある。
ケージングを行なう場合、下面に金属製のピン端子がろ
う付けされかつ上面にはダイパッド及びインナーリード
がメタライズ処理によって形成されたセラミックパッケ
ージを使用し、このセラミックパッケージにＩＣチップ
をマウントし、ボンディングワイヤによってＩＣチップ
とインナーリードとの電気的接続を完成させた後、セラ
ミックまたは金属製の蓋が取り付けられる。この他、セ
ラミック基板あるいはプリント基板上にダイパッド及び
インナーリードをパターン形成し、その後、これらセラ
ミック基板あるいはプリント基板の下面に端子を取付
け、ＩＣチップを搭載し、最後に全体を樹脂でモールド
することによりＰＧＡへのパッケージングを行なう方法
もある。
【０００４】また、従来のＱＦＰの有する問題点を解決
し、アウターリード間隔の狭小化に対応できるものとし
て、例えば特開平1-132147号公報に記載された半導体パ
ッケージや、本発明者らによる特開平4-6893号公報に記
載された電子回路パッケージがある。特開平1-131247号
公報記載のパッケージは、アルミニウムまたは銅をベー
ス金属とし、絶縁層として数十μｍ厚のエポキシ樹脂か
らなる樹脂層を設け、その後、銅箔を積層してパターニ
ングし、プレス加工によって屈曲部を形成したものであ
り、中央部にＩＣチップが搭載され、周辺部がアウター
リードとして使用される。また特開平4-6893号公報記載
のパッケージは、金属ベース基板に対して折り曲げ加工
あるいは絞り加工を行なってスープ皿状としたものであ
り、開口面から見てその底部にＩＣチップがマウントさ
れ、開口面の周縁部がアウターリードとして使用される
ものである。これらパッケージでは、アウターリードが
絶縁層を介して金属基板上に形成された構成となってい
るので、アウターリードの変形にともなう諸問題を回避
でき、ＱＦＰに比べてアウターリード間隔を小さくする
ことができる。しかしこれらパッケージでは、基本的に
はパッケージの外周４方向からのアウターリード端子の
取り出しとなっているので、アウターリード本数を増大
させる場合に限界がある。
し、アウターリード間隔の狭小化に対応できるものとし
て、例えば特開平1-132147号公報に記載された半導体パ
ッケージや、本発明者らによる特開平4-6893号公報に記
載された電子回路パッケージがある。特開平1-131247号
公報記載のパッケージは、アルミニウムまたは銅をベー
ス金属とし、絶縁層として数十μｍ厚のエポキシ樹脂か
らなる樹脂層を設け、その後、銅箔を積層してパターニ
ングし、プレス加工によって屈曲部を形成したものであ
り、中央部にＩＣチップが搭載され、周辺部がアウター
リードとして使用される。また特開平4-6893号公報記載
のパッケージは、金属ベース基板に対して折り曲げ加工
あるいは絞り加工を行なってスープ皿状としたものであ
り、開口面から見てその底部にＩＣチップがマウントさ
れ、開口面の周縁部がアウターリードとして使用される
ものである。これらパッケージでは、アウターリードが
絶縁層を介して金属基板上に形成された構成となってい
るので、アウターリードの変形にともなう諸問題を回避
でき、ＱＦＰに比べてアウターリード間隔を小さくする
ことができる。しかしこれらパッケージでは、基本的に
はパッケージの外周４方向からのアウターリード端子の
取り出しとなっているので、アウターリード本数を増大
させる場合に限界がある。
【０００５】結局、ある程度以上の多ピン化、多端子化
を実現する場合には、ＰＧＡなどのようにパッケージ下
面からのリード端子など電気的接続部位の導出が不可欠
となる。ＰＧＡの場合、プリント基板へのパッケージの
取付けはピン挿入型の実装となり、プリント基板に設け
られたスルーホールにアウターリード端子を差し込む必
要がある。しかし、このようなピン挿入型の実装は、表
面実装に比べて高密度実装時に実装面積の縮小が困難で
ある。このため、表面実装に適したアウターリード構造
がさらに求められている。またＰＧＡでは多数のアウタ
ーリード端子をろう付けする必要があり、パッケージン
グコストはＱＦＰと比較するとかなり高くなる。
を実現する場合には、ＰＧＡなどのようにパッケージ下
面からのリード端子など電気的接続部位の導出が不可欠
となる。ＰＧＡの場合、プリント基板へのパッケージの
取付けはピン挿入型の実装となり、プリント基板に設け
られたスルーホールにアウターリード端子を差し込む必
要がある。しかし、このようなピン挿入型の実装は、表
面実装に比べて高密度実装時に実装面積の縮小が困難で
ある。このため、表面実装に適したアウターリード構造
がさらに求められている。またＰＧＡでは多数のアウタ
ーリード端子をろう付けする必要があり、パッケージン
グコストはＱＦＰと比較するとかなり高くなる。
【０００６】現在、表面実装に適合させるため、アウタ
ーリード端子を短くしたショートリードＰＧＡ、またリ
ード端子をなくしたＢＧＡ(Ball Grid Array)等が開発
されている。図８(a)はＢＧＡの構成の概略を示す下面
図、図８(b)はＢＧＡをプリント基板に実装した状態を
示す模式断面図である。ＢＧＡ９０では、ＰＧＡのアウ
ターリード端子の代りにボール状の半田バンプ９１がパ
ッケージ下面に形成されている。プリント基板９２にＢ
ＧＡ９０を実装する場合、半田バンプ９１を電気的接続
部位として、リフロー加熱によりプリント基板９２上の
パッドと電気的に接続させている。ＢＧＡ９０では、Ｉ
Ｃチップ９３は、セラミックないしガラスエポキシ製の
基板９４上にダイパッド９５を介して搭載されており、
基板９４上の銅箔配線９６（インナーリード）に対して
ボンディングワイヤ９７によって接続されている。さら
に、基板９４を貫通するスルーホールビア９８が設けら
れ、このスルホールビア９８を介して銅箔配線９６と半
田バンプ９１とが電気的に接続されている。さらに、Ｉ
Ｃチップ９３や銅箔配線９６、ボンディングワイヤ９７
を封止するために、エポキシなどからなるモールド材９
９が基板９４の上面に設けられている。
ーリード端子を短くしたショートリードＰＧＡ、またリ
ード端子をなくしたＢＧＡ(Ball Grid Array)等が開発
されている。図８(a)はＢＧＡの構成の概略を示す下面
図、図８(b)はＢＧＡをプリント基板に実装した状態を
示す模式断面図である。ＢＧＡ９０では、ＰＧＡのアウ
ターリード端子の代りにボール状の半田バンプ９１がパ
ッケージ下面に形成されている。プリント基板９２にＢ
ＧＡ９０を実装する場合、半田バンプ９１を電気的接続
部位として、リフロー加熱によりプリント基板９２上の
パッドと電気的に接続させている。ＢＧＡ９０では、Ｉ
Ｃチップ９３は、セラミックないしガラスエポキシ製の
基板９４上にダイパッド９５を介して搭載されており、
基板９４上の銅箔配線９６（インナーリード）に対して
ボンディングワイヤ９７によって接続されている。さら
に、基板９４を貫通するスルーホールビア９８が設けら
れ、このスルホールビア９８を介して銅箔配線９６と半
田バンプ９１とが電気的に接続されている。さらに、Ｉ
Ｃチップ９３や銅箔配線９６、ボンディングワイヤ９７
を封止するために、エポキシなどからなるモールド材９
９が基板９４の上面に設けられている。
【０００７】しかしＢＧＡにおいては、パッケージ下面
に形成される半田バンプの高さが不揃いになりやすく、
プリント基板への実装時に接触不良が発生しやすいとい
う問題点のほか、一度表面実装した後にパッケージを取
り外した場合には、半田バンプを再度形成する必要があ
るなどの問題点がある。
に形成される半田バンプの高さが不揃いになりやすく、
プリント基板への実装時に接触不良が発生しやすいとい
う問題点のほか、一度表面実装した後にパッケージを取
り外した場合には、半田バンプを再度形成する必要があ
るなどの問題点がある。
【０００８】
【発明が解決しようとする課題】本発明の目的は、端子
数の増加に対応でき、ＰＧＡのようにアウターリードピ
ンを取り付けることなくパッケージの下面から複数の電
気的接続部位を取り出せ、プリント基板ヘの従来からの
表面実装技術が使用できる、廉価な多端子半導体パッケ
ージを提供することにある。
数の増加に対応でき、ＰＧＡのようにアウターリードピ
ンを取り付けることなくパッケージの下面から複数の電
気的接続部位を取り出せ、プリント基板ヘの従来からの
表面実装技術が使用できる、廉価な多端子半導体パッケ
ージを提供することにある。
【０００９】
【課題を解決するための手段】本発明の多端子半導体パ
ッケージは、銅箔層と金属板とが絶縁層を介して積層さ
れかつ前記銅箔層に回路加工が行なわれた金属べース基
板を用い、前記金属ベース基板に折り曲げ加工あるいは
絞り加工を行なうことによりつば部を備えた形状とされ
た立体印刷基板により構成される、半導体素子搭載用の
多端子半導体パッケージにおいて、前記つば部面上に複
数の突起部が設けられ、前記回路加工された銅箔層の一
端側が前記突起部の表面に露出し、前記回路加工された
銅箔層が搭載される半導体素子と前記突起部との電気的
接続に使用される。
ッケージは、銅箔層と金属板とが絶縁層を介して積層さ
れかつ前記銅箔層に回路加工が行なわれた金属べース基
板を用い、前記金属ベース基板に折り曲げ加工あるいは
絞り加工を行なうことによりつば部を備えた形状とされ
た立体印刷基板により構成される、半導体素子搭載用の
多端子半導体パッケージにおいて、前記つば部面上に複
数の突起部が設けられ、前記回路加工された銅箔層の一
端側が前記突起部の表面に露出し、前記回路加工された
銅箔層が搭載される半導体素子と前記突起部との電気的
接続に使用される。
【００１０】
【作用】本発明の多端子半導体パッケージでは、つば部
に形成され銅箔層の一端が露出する突起部が、この多端
子半導体パッケージと他のプリント配線基板などとの電
気的接続部位として使用される。すなわちこの突起部
は、ＰＧＡパッケージでのアウターリード端子や、ＢＧ
Ａパッケージでの半田バンプに相当することになる。本
発明の多端子半導体パッケージは、従来のＰＧＡと比較
してピン状のアウターリード端子を取り付ける必要がな
く、また金属ベース基板に曲げ絞り加工やプレス加工を
施すことで突起部を形成できるので、パッケージ形成工
程が廉価に行なえ、かつアウターリード端子をろう付け
するよりもピンピッチを狭小化でき、さらなる多端子
化、多ピン化が可能である。突起部が金属ベース基板と
一体化した構成となっているので、ＢＧＡと比較して、
一度表面実装された半導体パッケージを取り外し再度そ
のままで表面実装すること可能である。
に形成され銅箔層の一端が露出する突起部が、この多端
子半導体パッケージと他のプリント配線基板などとの電
気的接続部位として使用される。すなわちこの突起部
は、ＰＧＡパッケージでのアウターリード端子や、ＢＧ
Ａパッケージでの半田バンプに相当することになる。本
発明の多端子半導体パッケージは、従来のＰＧＡと比較
してピン状のアウターリード端子を取り付ける必要がな
く、また金属ベース基板に曲げ絞り加工やプレス加工を
施すことで突起部を形成できるので、パッケージ形成工
程が廉価に行なえ、かつアウターリード端子をろう付け
するよりもピンピッチを狭小化でき、さらなる多端子
化、多ピン化が可能である。突起部が金属ベース基板と
一体化した構成となっているので、ＢＧＡと比較して、
一度表面実装された半導体パッケージを取り外し再度そ
のままで表面実装すること可能である。
【００１１】本発明の半導体パッケージにおいて、金属
ベース基板を構成する金属板としては、厚み０.０５〜
２.０ｍｍ程度のものが使用されるが、好ましくは厚さ
０.１〜１.０ｍｍのアルミニウム、洋白や真鍮等の銅合
金、銅、銅クラッドインバー、ステンレス鋼、鉄、ケイ
素鋼、電解酸化処理されたアルミニウム等を用いること
ができる。
ベース基板を構成する金属板としては、厚み０.０５〜
２.０ｍｍ程度のものが使用されるが、好ましくは厚さ
０.１〜１.０ｍｍのアルミニウム、洋白や真鍮等の銅合
金、銅、銅クラッドインバー、ステンレス鋼、鉄、ケイ
素鋼、電解酸化処理されたアルミニウム等を用いること
ができる。
【００１２】本発明に用いられる絶縁層としては、例え
ば、エポキシフェノール、ビスマレイミド等の熱硬化性
樹脂、及びポリアミドイミド、ポリスルフォン、ポリパ
ラバン酸、ポリフェニレンサルファイド等の熱可塑性樹
脂、及び熱可塑性ポリイミドの前駆体であるポリアミド
酸ワニスを加熱イミド化して得られるものを使用でき
る。あるいは耐熱性有機高分子フィルム、例えばポリイ
ミド、ポリアミドイミド、アラミド、ポリエーテルスル
フォン、ポリエーテルエーテルケトン等の各フィルムの
両面に、熱可塑性ポリイミドの前駆体であるポリアミド
酸ワニスを塗布し加熱イミド化して得られるものも使用
できる。また有機溶媒に可溶な熱可塑性ポリイミドの場
合であれば、熱可塑性ワニスを上述のフィルム形成方法
と同様にキャスト、あるいはコートし乾燥して得られる
フィルム、また熱可塑性ポリイミドの押し出し成形フィ
ルムあるいはシートも使用できる。さらには、使用する
金属ベース基板及び／または銅箔層の裏面に、ポリイミ
ド酸ワニス、あるいは熱可塑性ポリイミドを塗布し乾燥
し、積層させてもかまわない。
ば、エポキシフェノール、ビスマレイミド等の熱硬化性
樹脂、及びポリアミドイミド、ポリスルフォン、ポリパ
ラバン酸、ポリフェニレンサルファイド等の熱可塑性樹
脂、及び熱可塑性ポリイミドの前駆体であるポリアミド
酸ワニスを加熱イミド化して得られるものを使用でき
る。あるいは耐熱性有機高分子フィルム、例えばポリイ
ミド、ポリアミドイミド、アラミド、ポリエーテルスル
フォン、ポリエーテルエーテルケトン等の各フィルムの
両面に、熱可塑性ポリイミドの前駆体であるポリアミド
酸ワニスを塗布し加熱イミド化して得られるものも使用
できる。また有機溶媒に可溶な熱可塑性ポリイミドの場
合であれば、熱可塑性ワニスを上述のフィルム形成方法
と同様にキャスト、あるいはコートし乾燥して得られる
フィルム、また熱可塑性ポリイミドの押し出し成形フィ
ルムあるいはシートも使用できる。さらには、使用する
金属ベース基板及び／または銅箔層の裏面に、ポリイミ
ド酸ワニス、あるいは熱可塑性ポリイミドを塗布し乾燥
し、積層させてもかまわない。
【００１３】前述の絶縁層材料を組み合わせて用いるこ
とも可能である。さらに、放熱性を向上させる目的で、
曲げ等の機械加工性を阻害しない範囲で、前記絶縁層に
無機フィラを加えても構わない。これらフィラとして
は、アルミナ、シリカ、炭化ケイ素、窒化アルミニウ
ム、窒化ホウ素等が挙げられる。
とも可能である。さらに、放熱性を向上させる目的で、
曲げ等の機械加工性を阻害しない範囲で、前記絶縁層に
無機フィラを加えても構わない。これらフィラとして
は、アルミナ、シリカ、炭化ケイ素、窒化アルミニウ
ム、窒化ホウ素等が挙げられる。
【００１４】このような絶縁層のうち、本発明において
最も好ましいものは、主鎖にイミド構造を有する熱可塑
性ポリイミドであって、ガラス転移温度（Ｔg）が１６
０℃以上３５０℃以下であり、ＪＩＳ（日本工業規格）
−Ｃ２３１８に規定された方法により測定される破断時
の伸び率が３０％以上のものである。ガラス転移温度を
上述のように規定することにより、金属板−銅箔層間の
接着強度とワイヤボンディング時の熱信頼性がともに優
れたものとなる。また伸び率３０％以上とすることによ
り、機械加工時の信頼性が優れたものとなる。このよう
な熱可塑性ポリイミドにおいても、もちろん無機フィラ
を混入することができる。
最も好ましいものは、主鎖にイミド構造を有する熱可塑
性ポリイミドであって、ガラス転移温度（Ｔg）が１６
０℃以上３５０℃以下であり、ＪＩＳ（日本工業規格）
−Ｃ２３１８に規定された方法により測定される破断時
の伸び率が３０％以上のものである。ガラス転移温度を
上述のように規定することにより、金属板−銅箔層間の
接着強度とワイヤボンディング時の熱信頼性がともに優
れたものとなる。また伸び率３０％以上とすることによ
り、機械加工時の信頼性が優れたものとなる。このよう
な熱可塑性ポリイミドにおいても、もちろん無機フィラ
を混入することができる。
【００１５】本発明において、導体層形成に使用される
銅箔層には、比較的に安価に容易に入手可能な、市販の
電解銅箔、圧延銅箔等が用いられる。本発明において
は、回路加工された銅箔層が、インナーリードおよびア
ウターリードに相当する。銅箔層の回路加工の方法とし
ては、通常のプリント配線基板で使用される公知のパタ
ーニング（エッチング）法などが使用できる。
銅箔層には、比較的に安価に容易に入手可能な、市販の
電解銅箔、圧延銅箔等が用いられる。本発明において
は、回路加工された銅箔層が、インナーリードおよびア
ウターリードに相当する。銅箔層の回路加工の方法とし
ては、通常のプリント配線基板で使用される公知のパタ
ーニング（エッチング）法などが使用できる。
【００１６】パターニングされた銅箔層表面には、後述
のワイヤボンディングを行なうために、Ｎｉ／Ａｕメッ
キ、Ａｇメッキ等のメッキ処理を行なうことが好まし
い。このメッキ処理は、各部の曲げ加工を行なう前に実
施することも可能であるが、曲げ加工後に行なう方が、
信頼性の面で優れている。
のワイヤボンディングを行なうために、Ｎｉ／Ａｕメッ
キ、Ａｇメッキ等のメッキ処理を行なうことが好まし
い。このメッキ処理は、各部の曲げ加工を行なう前に実
施することも可能であるが、曲げ加工後に行なう方が、
信頼性の面で優れている。
【００１７】金属板、絶縁層、銅箔層を相互に積層する
方法としては、熱ロール法や熱プレス法等がある。また
金属板上に絶縁層を形成後、蒸着法またはメッキ法など
で導体層としての銅箔層を形成するビルドアップ法も使
用可能である。
方法としては、熱ロール法や熱プレス法等がある。また
金属板上に絶縁層を形成後、蒸着法またはメッキ法など
で導体層としての銅箔層を形成するビルドアップ法も使
用可能である。
【００１８】本発明において、放熱性の改善のためなど
に半導体集積回路素子を金属板上に直接搭載するときに
は、金属ベース基板上の絶縁層を除去する必要がある。
絶縁層を除去する方法として、熱プレス法における場合
には、除去部分を打ち抜き加工するか、または熱プレス
後のＮＣルータによる切削除去、ウェットまたはドライ
エッチング法、レーザ加工法が用いられる。
に半導体集積回路素子を金属板上に直接搭載するときに
は、金属ベース基板上の絶縁層を除去する必要がある。
絶縁層を除去する方法として、熱プレス法における場合
には、除去部分を打ち抜き加工するか、または熱プレス
後のＮＣルータによる切削除去、ウェットまたはドライ
エッチング法、レーザ加工法が用いられる。
【００１９】絶縁層がポリイミドからなる場合、ウェッ
トエッチングとしては、アルカリ溶液エッチングが用い
られ、例えば水酸化カリウム、水酸化ナトリウム等のア
ルコール溶液を用いることができ、必要に応じてこれに
ヒドラジン化合物を加えてもよい。
トエッチングとしては、アルカリ溶液エッチングが用い
られ、例えば水酸化カリウム、水酸化ナトリウム等のア
ルコール溶液を用いることができ、必要に応じてこれに
ヒドラジン化合物を加えてもよい。
【００２０】ドライエッチングとしては酸素プラズマを
用いたプラズマ灰化法や反応性イオンエッチング法等が
あり、必要に応じてＣＦ4等のフルオロカーボン系のガ
スを混合してもよい。レーザ加工法としては、エキシマ
レーザや炭酸ガスレーザ、ＹＡＧレーザなどを使用する
方法があり、エキシマレーザとしては例えばＡｒＦ系及
びＫｒＦ系のものを挙げることができる。
用いたプラズマ灰化法や反応性イオンエッチング法等が
あり、必要に応じてＣＦ4等のフルオロカーボン系のガ
スを混合してもよい。レーザ加工法としては、エキシマ
レーザや炭酸ガスレーザ、ＹＡＧレーザなどを使用する
方法があり、エキシマレーザとしては例えばＡｒＦ系及
びＫｒＦ系のものを挙げることができる。
【００２１】本発明における絞り、曲げ機械加工は、通
常の金型を用いたプレス加工で行なうことができる。回
路加工された銅箔層を絞り加工時に保護するために、金
型表面に樹脂をコートして用いたり、銅箔層の配線パタ
ーン形状に合わせて金型に凹形状を設けてもよい。深絞
り、曲率半径が小さい曲げ加工においては、熱をかけて
の加工や、絶縁層を溶剤等で膨潤させる等の処理を行な
ってもよい。
常の金型を用いたプレス加工で行なうことができる。回
路加工された銅箔層を絞り加工時に保護するために、金
型表面に樹脂をコートして用いたり、銅箔層の配線パタ
ーン形状に合わせて金型に凹形状を設けてもよい。深絞
り、曲率半径が小さい曲げ加工においては、熱をかけて
の加工や、絶縁層を溶剤等で膨潤させる等の処理を行な
ってもよい。
【００２２】本発明の半導体パッケージの断面形状は適
宜選択し得るが、加工の優位性からたとえばスープ皿型
とし、その屈曲部での曲率半径が０.１ｍｍ〜５.０ｍｍ
の範囲となるように加工を行なうことが望ましい。後述
の実施例では１.０ｍｍとした。
宜選択し得るが、加工の優位性からたとえばスープ皿型
とし、その屈曲部での曲率半径が０.１ｍｍ〜５.０ｍｍ
の範囲となるように加工を行なうことが望ましい。後述
の実施例では１.０ｍｍとした。
【００２３】つば部に形成される複数の突起部は、加工
の優位性及びプリント基板ヘの電気的接続信頼性を考慮
して、その形状は例えば半球状とする。あるいはこの形
状は、円錐、三角錐などの錐状や、方形すなわち四角柱
などの角柱状とすることも可能である。いずれの形状に
せよ、各突起部の頂点（頂面）が同一平面に対して実質
的に接するようにすることが望ましい。つば部に設けら
れる突起部の形成方法としては、絞り機械加工や、通常
の金型を用いたプレス加工で行なうことができる。立体
印刷基板としてスープ皿状に絞り加工や曲げ加工を行な
うときに、つば部面に同時にプレス加工で突起部を形成
することも可能であるし、スープ皿状に加工した後、別
の金型を用いたプレス加工で突起部を形成することも可
能である。突起部において、接続信頼性を高め、絶縁層
や銅箔層に損傷が生じることを防ぐために、その曲率半
径は、０.１〜２.０ｍｍの範囲となるようにすることが
望ましい。後述の実施例では曲率半径を０.５ｍｍとし
た。さらに、プリント基板への実装時における金属板側
との短絡を防ぐために、突起部はつば部の外周端から
０.０５ｍｍ以上離れて形成されるようにすることが望
ましい。また、突起部相互の短絡を防ぎ、突起部間に配
線パターンなどを通過させるために、個々の突起部が各
々０.１ｍｍ以上離れて形成されるようにすることが望
ましい。
の優位性及びプリント基板ヘの電気的接続信頼性を考慮
して、その形状は例えば半球状とする。あるいはこの形
状は、円錐、三角錐などの錐状や、方形すなわち四角柱
などの角柱状とすることも可能である。いずれの形状に
せよ、各突起部の頂点（頂面）が同一平面に対して実質
的に接するようにすることが望ましい。つば部に設けら
れる突起部の形成方法としては、絞り機械加工や、通常
の金型を用いたプレス加工で行なうことができる。立体
印刷基板としてスープ皿状に絞り加工や曲げ加工を行な
うときに、つば部面に同時にプレス加工で突起部を形成
することも可能であるし、スープ皿状に加工した後、別
の金型を用いたプレス加工で突起部を形成することも可
能である。突起部において、接続信頼性を高め、絶縁層
や銅箔層に損傷が生じることを防ぐために、その曲率半
径は、０.１〜２.０ｍｍの範囲となるようにすることが
望ましい。後述の実施例では曲率半径を０.５ｍｍとし
た。さらに、プリント基板への実装時における金属板側
との短絡を防ぐために、突起部はつば部の外周端から
０.０５ｍｍ以上離れて形成されるようにすることが望
ましい。また、突起部相互の短絡を防ぎ、突起部間に配
線パターンなどを通過させるために、個々の突起部が各
々０.１ｍｍ以上離れて形成されるようにすることが望
ましい。
【００２４】本発明の半導体パッケージと半導体集積回
路素子との接着には、ダイボンディングとして金−シリ
コン共晶を用いた熱圧着法、あるいは導電性接着樹脂を
用いる方法、半田メッキ、金メッキ、銀メッキ等が用い
られる。半導体集積回路素子と配線パターンである回路
加工された銅箔層との電気的接続には、ワイヤボンディ
ング法またバンプ形成を用いたフリップチップ法などが
用いられる。
路素子との接着には、ダイボンディングとして金−シリ
コン共晶を用いた熱圧着法、あるいは導電性接着樹脂を
用いる方法、半田メッキ、金メッキ、銀メッキ等が用い
られる。半導体集積回路素子と配線パターンである回路
加工された銅箔層との電気的接続には、ワイヤボンディ
ング法またバンプ形成を用いたフリップチップ法などが
用いられる。
【００２５】本発明の多端子半導体パッケージ上に搭載
される半導体集積回路素子の個数は１個に限定されるも
のではなく、複数個の素子を搭載することも可能であ
る。複数個の素子を搭載する場合、各素子間の相互の配
線は、銅箔層を用いるか、またはボンディングワイヤを
併用する方法を採用する。また搭載した半導体集積回路
素子は一般に気密封止されるが、気密封止には、例えば
エポキシ樹脂等によるトランスファモールド成形または
ポッティング法を使用することができる。封止樹脂には
放熱性及び熱膨張係数整合等の理由により、必要に応じ
て無機フィラ（アルミナ、シリカ、窒化アルミニウム、
窒化ケイ素、窒化ホウ素、炭化ケイ素など）を混入す
る。
される半導体集積回路素子の個数は１個に限定されるも
のではなく、複数個の素子を搭載することも可能であ
る。複数個の素子を搭載する場合、各素子間の相互の配
線は、銅箔層を用いるか、またはボンディングワイヤを
併用する方法を採用する。また搭載した半導体集積回路
素子は一般に気密封止されるが、気密封止には、例えば
エポキシ樹脂等によるトランスファモールド成形または
ポッティング法を使用することができる。封止樹脂には
放熱性及び熱膨張係数整合等の理由により、必要に応じ
て無機フィラ（アルミナ、シリカ、窒化アルミニウム、
窒化ケイ素、窒化ホウ素、炭化ケイ素など）を混入す
る。
【００２６】本発明の半導体パッケージをプリント基板
に表面実装する場合には、表面実装法として通常の半田
クリーム印刷法が使用される。半田クリームとしては、
不定形状あるいは球形の共晶半田（Ｓｎ６３％、Ｐｂ３
７％）または高温半田（Ｓｎ５％、Ｐｂ９５％）などの
半田粒子を含むものが使用できる。半田クリームの印刷
後、自動搭載機によりプリント基板上に本発明の半導体
パッケージを搭載し、リフロー炉を用いて半田付けを行
なう。リフロー炉としては、赤外線加熱及びエアー併用
タイプ、窒素リフロー、及びべーパーフェイズタイブの
ものなどを使用することが望ましい。
に表面実装する場合には、表面実装法として通常の半田
クリーム印刷法が使用される。半田クリームとしては、
不定形状あるいは球形の共晶半田（Ｓｎ６３％、Ｐｂ３
７％）または高温半田（Ｓｎ５％、Ｐｂ９５％）などの
半田粒子を含むものが使用できる。半田クリームの印刷
後、自動搭載機によりプリント基板上に本発明の半導体
パッケージを搭載し、リフロー炉を用いて半田付けを行
なう。リフロー炉としては、赤外線加熱及びエアー併用
タイプ、窒素リフロー、及びべーパーフェイズタイブの
ものなどを使用することが望ましい。
【００２７】
【実施例】以下、本発明の実施例について、図面を参照
して説明する。
して説明する。
【００２８】《第１実施例》図１(a)は本発明の第１実
施例の半導体パッケージの上面図、図１(b),(c)はそれ
ぞれこの半導体パッケージの側面図、上面斜視図であ
る。図２は、図１(a)のＡ−Ａ'線での断面図である。
施例の半導体パッケージの上面図、図１(b),(c)はそれ
ぞれこの半導体パッケージの側面図、上面斜視図であ
る。図２は、図１(a)のＡ−Ａ'線での断面図である。
【００２９】この半導体パッケージ１０は、半導体集積
回路素子（ＩＣチップ）１１を搭載するものである。半
導体パッケージ１０は、金属板１２上に絶縁層１３を介
して銅箔層１４が積層された金属ベース基板２５を使用
し、銅箔層１４に対して回路パターンを形成した後に、
金属ベース基板２５に対して折り曲げ加工あるいは絞り
加工を行なって開口面１５を有するスープ皿状にし、さ
らに開口面１５の周縁に形成されたつば部１６の表面に
複数の突起部１７を絞り加工によって設けることによ
り、形成されている。本実施例では、開口面１５は略正
方形であり、つば部１６は開口面１５の形成する正方形
の４辺を取り囲むロの字型に形成されている。そして、
突起部１７は各辺ごとに２列に配置され、合計７２個設
けられている。また、回路パターンが形成された銅箔層
１４の表面には、曲げ絞り加工を行なった後に、無電解
メッキ法により厚さ３〜５μｍのニッケル（Ｎｉ）層
（不図示）が形成され、さらにこのニッケル層の上に、
無電解メッキ法により厚さ０.０５〜０.１μｍの金（Ａ
ｕ）層（不図示）が形成されている。
回路素子（ＩＣチップ）１１を搭載するものである。半
導体パッケージ１０は、金属板１２上に絶縁層１３を介
して銅箔層１４が積層された金属ベース基板２５を使用
し、銅箔層１４に対して回路パターンを形成した後に、
金属ベース基板２５に対して折り曲げ加工あるいは絞り
加工を行なって開口面１５を有するスープ皿状にし、さ
らに開口面１５の周縁に形成されたつば部１６の表面に
複数の突起部１７を絞り加工によって設けることによ
り、形成されている。本実施例では、開口面１５は略正
方形であり、つば部１６は開口面１５の形成する正方形
の４辺を取り囲むロの字型に形成されている。そして、
突起部１７は各辺ごとに２列に配置され、合計７２個設
けられている。また、回路パターンが形成された銅箔層
１４の表面には、曲げ絞り加工を行なった後に、無電解
メッキ法により厚さ３〜５μｍのニッケル（Ｎｉ）層
（不図示）が形成され、さらにこのニッケル層の上に、
無電解メッキ法により厚さ０.０５〜０.１μｍの金（Ａ
ｕ）層（不図示）が形成されている。
【００３０】突起部１７の形状は半球状であって、スー
プ皿状部の底面とは逆方向（図１(b)および図２におい
て図示下方向）に突出している。各突起部１７の頂点
は、同一平面に対して実質的に接するようになってお
り、後述の説明から明らかなように、この平面は、この
半導体パッケージが実装されるプリント基板に相当す
る。スープ皿状部の各屈曲部、すなわち底面を取り囲む
屈曲部１８と、つば部１６および開口面１５の境界に位
置する屈曲部１９は、いずれも曲率半径（内半径）が
１.０ｍｍとなるように加工されている。半球状の突起
部１７の曲率半径（外半径）は０.５ｍｍとなってい
る。
プ皿状部の底面とは逆方向（図１(b)および図２におい
て図示下方向）に突出している。各突起部１７の頂点
は、同一平面に対して実質的に接するようになってお
り、後述の説明から明らかなように、この平面は、この
半導体パッケージが実装されるプリント基板に相当す
る。スープ皿状部の各屈曲部、すなわち底面を取り囲む
屈曲部１８と、つば部１６および開口面１５の境界に位
置する屈曲部１９は、いずれも曲率半径（内半径）が
１.０ｍｍとなるように加工されている。半球状の突起
部１７の曲率半径（外半径）は０.５ｍｍとなってい
る。
【００３１】図３は、この半導体パッケージ１０を開口
面１５側から見た図である。銅箔層１４は、回路加工に
よって、突起部１７にそれぞれ対応する配線パターンと
されており、各配線パターンの一端側は突起部１７に至
ってその突起部１７の外周に沿った形状の円形部となっ
ている。したがって、突起部１７の表面は配線パターン
によって覆われており、これによって突起部１７におい
て配線パターンすなわち銅箔層１４が露出する構成とな
っている。各配線パターンの他端側は半導体集積回路素
子１１の近傍のインナーリード領域にまで延びている。
面１５側から見た図である。銅箔層１４は、回路加工に
よって、突起部１７にそれぞれ対応する配線パターンと
されており、各配線パターンの一端側は突起部１７に至
ってその突起部１７の外周に沿った形状の円形部となっ
ている。したがって、突起部１７の表面は配線パターン
によって覆われており、これによって突起部１７におい
て配線パターンすなわち銅箔層１４が露出する構成とな
っている。各配線パターンの他端側は半導体集積回路素
子１１の近傍のインナーリード領域にまで延びている。
【００３２】突起部１７の外周部からつば部１６の外周
端までの距離、すなわち図３のｘは、０.０５ｍｍ以上
となっている。これは、この半導体パッケージ１０を他
のプリント基板などに実装する際に半田の回り込みなど
によって突起部１７と金属板１２とが短絡することを防
ぐためである。また、隣接する突起部１７の間に、他の
突起部１７への配線パターンを通過させるために、これ
ら隣接する突起部１７の外周部相互の間隔、すなわち図
３のｙは、０.１ｍｍ以上に設定されている。
端までの距離、すなわち図３のｘは、０.０５ｍｍ以上
となっている。これは、この半導体パッケージ１０を他
のプリント基板などに実装する際に半田の回り込みなど
によって突起部１７と金属板１２とが短絡することを防
ぐためである。また、隣接する突起部１７の間に、他の
突起部１７への配線パターンを通過させるために、これ
ら隣接する突起部１７の外周部相互の間隔、すなわち図
３のｙは、０.１ｍｍ以上に設定されている。
【００３３】金属板１２としては厚み０.２ｍｍの銅板
を用い、絶縁層１３としては、三井東圧化学（株）製の
熱可塑性ポリイミドの中からガラス転移温度が１６０℃
〜３５０℃であってＪＩＳ−Ｃ２３１８に規定される伸
び率が３０％以上であるものを選択して使用した。絶縁
層１３の厚みは２０μｍとした。銅箔層１４としては厚
さ１８μｍの銅箔を用い、金属板１２、絶縁層１３及び
銅箔層１４は熱プレス法により相互に接着・積層を行な
った。
を用い、絶縁層１３としては、三井東圧化学（株）製の
熱可塑性ポリイミドの中からガラス転移温度が１６０℃
〜３５０℃であってＪＩＳ−Ｃ２３１８に規定される伸
び率が３０％以上であるものを選択して使用した。絶縁
層１３の厚みは２０μｍとした。銅箔層１４としては厚
さ１８μｍの銅箔を用い、金属板１２、絶縁層１３及び
銅箔層１４は熱プレス法により相互に接着・積層を行な
った。
【００３４】半導体集積回路素子１１は、開口面１５側
から、この半導体パッケージ１０の中央部すなわちスー
プ皿状の底面にマウントされている。この場合、半導体
集積回路素子１１は半導体パッケージ１０上のダイパッ
ド（不図示）上に、金−シリコン共晶法、導電性接着
剤、あるいは半田、金、銀メッキ等によって接合されて
いる。また上述したように銅箔層１４は配線パターンと
して回路加工され、この配線パターンはつば部１６から
半導体集積回路素子１１の近傍にまで延びているが、配
線パターンのインナーリード部に相当するボンディング
領域と半導体集積回路素子１１とが、ボンディングワイ
ヤ２０によって電気的に接続されている。
から、この半導体パッケージ１０の中央部すなわちスー
プ皿状の底面にマウントされている。この場合、半導体
集積回路素子１１は半導体パッケージ１０上のダイパッ
ド（不図示）上に、金−シリコン共晶法、導電性接着
剤、あるいは半田、金、銀メッキ等によって接合されて
いる。また上述したように銅箔層１４は配線パターンと
して回路加工され、この配線パターンはつば部１６から
半導体集積回路素子１１の近傍にまで延びているが、配
線パターンのインナーリード部に相当するボンディング
領域と半導体集積回路素子１１とが、ボンディングワイ
ヤ２０によって電気的に接続されている。
【００３５】さらに、半導体集積回路素子１１及びボン
ディングワイヤ２０の気密封止のために、つば部１６を
除いて、トランスファモールド成形によって、フィラ
（アルミナ、シリカ、窒化アルミニウム、窒化ホウ素
等）入りのエポキシ樹脂２１が充填されている。エポキ
シ樹脂２１を半導体パッケージ１０内に充填することに
より、半導体パッケージ１０の機械的強度も向上する。
ディングワイヤ２０の気密封止のために、つば部１６を
除いて、トランスファモールド成形によって、フィラ
（アルミナ、シリカ、窒化アルミニウム、窒化ホウ素
等）入りのエポキシ樹脂２１が充填されている。エポキ
シ樹脂２１を半導体パッケージ１０内に充填することに
より、半導体パッケージ１０の機械的強度も向上する。
【００３６】次に、この半導体パッケージのプリント基
板ヘの表面実装について、図４を用いて説明する。
板ヘの表面実装について、図４を用いて説明する。
【００３７】プリント基板２２への半導体パッケージ１
０の実装は、突起部１７において露出している銅箔層１
４とプリント基板２２上のパッド（不図示）とを半田フ
ィレット２３によって接合することにより、すなわち通
常の半田クリーム印刷法によって行なわれる。まず、突
起部１７に対向する位置にパッドが形成されたプリント
基板を用意してパッド上に半田クリームを印刷し、自動
搭載機によって半導体パッケージをプリント基板上に搭
載し、最後のリフロー炉によってリフロー加熱を行なう
ことにより、半導体パッケージ１０の表面実装が完了す
る。
０の実装は、突起部１７において露出している銅箔層１
４とプリント基板２２上のパッド（不図示）とを半田フ
ィレット２３によって接合することにより、すなわち通
常の半田クリーム印刷法によって行なわれる。まず、突
起部１７に対向する位置にパッドが形成されたプリント
基板を用意してパッド上に半田クリームを印刷し、自動
搭載機によって半導体パッケージをプリント基板上に搭
載し、最後のリフロー炉によってリフロー加熱を行なう
ことにより、半導体パッケージ１０の表面実装が完了す
る。
【００３８】《第２実施例》上述の第１実施例において
突起部１７は２列格子で計７２個設けられていたが、本
発明の多端子半導体パッケージでの突起部の配置および
個数は任意である。図５に示す半導体パッケージ３０で
は、半球状の突起部３１の曲率半径を小さくし（例えば
０.２５ｍｍ）、開口面を囲む各辺のつば部において３
列以上あるいは千鳥格子状に突起部３１を配列すること
により、限られた面積内により多くの電気的接続部位を
設けることが可能となる。
突起部１７は２列格子で計７２個設けられていたが、本
発明の多端子半導体パッケージでの突起部の配置および
個数は任意である。図５に示す半導体パッケージ３０で
は、半球状の突起部３１の曲率半径を小さくし（例えば
０.２５ｍｍ）、開口面を囲む各辺のつば部において３
列以上あるいは千鳥格子状に突起部３１を配列すること
により、限られた面積内により多くの電気的接続部位を
設けることが可能となる。
【００３９】また、突起部の形状は半球状に限られるも
のではない。図６(a)〜(c)に示されるように、突起部を
形成する際の絞り加工やプレス加工によって絶縁層１３
及び銅箔層１４が損傷を受けることがなく、プリント基
板への接続信頼性が保たれる範囲において、種々の形状
とすることができる。図６(a)に示したものでは、突起
部３２は半球を高さ方向に長くした形状となっている。
図６(b)に示したものでは、突起部３３は、さらに高さ
方向に長くした形状であって、円錐状に近い形状となっ
ている。図６(c)に示したものでは、突起部３４は角柱
（方形）状となっている。この他、三角錐状の突起部と
することも可能である。
のではない。図６(a)〜(c)に示されるように、突起部を
形成する際の絞り加工やプレス加工によって絶縁層１３
及び銅箔層１４が損傷を受けることがなく、プリント基
板への接続信頼性が保たれる範囲において、種々の形状
とすることができる。図６(a)に示したものでは、突起
部３２は半球を高さ方向に長くした形状となっている。
図６(b)に示したものでは、突起部３３は、さらに高さ
方向に長くした形状であって、円錐状に近い形状となっ
ている。図６(c)に示したものでは、突起部３４は角柱
（方形）状となっている。この他、三角錐状の突起部と
することも可能である。
【００４０】
【発明の効果】以上説明したように本発明は、絶縁層を
介して回路加工された銅箔層を有する金属ベース基板を
使用し、金属ベース基板に折り曲げ加工あるいは絞り加
工を行なうことによりつば部を備えた形状とし、さらに
つば部面上に複数の突起部を設けて他のプリント基板な
どとの電気的接続部位とすることにより、ＰＧＡにおけ
るようなアウターリード端子のろう付け作業やＢＧＡに
おけるような半田バンプの形成を行なうことなしに、廉
価に多端子（多ピン）の半導体パッケージを作製するこ
とができるという効果がある。
介して回路加工された銅箔層を有する金属ベース基板を
使用し、金属ベース基板に折り曲げ加工あるいは絞り加
工を行なうことによりつば部を備えた形状とし、さらに
つば部面上に複数の突起部を設けて他のプリント基板な
どとの電気的接続部位とすることにより、ＰＧＡにおけ
るようなアウターリード端子のろう付け作業やＢＧＡに
おけるような半田バンプの形成を行なうことなしに、廉
価に多端子（多ピン）の半導体パッケージを作製するこ
とができるという効果がある。
【００４１】本発明の多端子半導体パッケージの外部接
続端子数は、パッケージの下面の全領域を使用できるＢ
ＧＡと比較すれば劣るものの、ＰＧＡと比較した場合に
は、ＰＧＡのピンピッチよりも突起部のピッチを狭小化
できるため、ＰＧＡの１.５〜２倍程度まで外部接続端
子数を増加させることが可能である。この場合の突起部
相互のピッチは、ＱＦＰによる表面実装時に問題になる
ような０.３〜０.５ｍｍ程度の狭小ピッチである必要は
なく、０.８〜１.０ｍｍ程度のピッチで十分な外部接続
端子数を確保することができる。
続端子数は、パッケージの下面の全領域を使用できるＢ
ＧＡと比較すれば劣るものの、ＰＧＡと比較した場合に
は、ＰＧＡのピンピッチよりも突起部のピッチを狭小化
できるため、ＰＧＡの１.５〜２倍程度まで外部接続端
子数を増加させることが可能である。この場合の突起部
相互のピッチは、ＱＦＰによる表面実装時に問題になる
ような０.３〜０.５ｍｍ程度の狭小ピッチである必要は
なく、０.８〜１.０ｍｍ程度のピッチで十分な外部接続
端子数を確保することができる。
【００４２】本発明の多端子半導体パッケージにおい
て、つば部に設けれる突起部は、金型等による機械的加
工により金属ベース基板自身で形成されるため、ＢＧＡ
に用いられる半田バンプより形状の安定性が良く、また
高さの不揃いを小さくすることができる。一度プリント
基板に表面実装された後に修理などで取り外した場合で
あっても、再度そのままで表面実装を行なうことが可能
である。
て、つば部に設けれる突起部は、金型等による機械的加
工により金属ベース基板自身で形成されるため、ＢＧＡ
に用いられる半田バンプより形状の安定性が良く、また
高さの不揃いを小さくすることができる。一度プリント
基板に表面実装された後に修理などで取り外した場合で
あっても、再度そのままで表面実装を行なうことが可能
である。
【００４３】本発明の多端子半導体パッケージは、ダイ
ボンディングや、ワイヤボンディング技術、あるいはプ
リント基板ヘの表面実装技術など、従来からの技術を適
用することが可能なので、半導体集積回路用のパッケー
ジの多ピン化に寄与することが大である。
ボンディングや、ワイヤボンディング技術、あるいはプ
リント基板ヘの表面実装技術など、従来からの技術を適
用することが可能なので、半導体集積回路用のパッケー
ジの多ピン化に寄与することが大である。
【図１】(a)は本発明の第１実施例の半導体パッケージ
を示す上面図、(b),(c)はそれぞれ図１(a)の半導体パッ
ケージの側面図、上面斜視図である。
を示す上面図、(b),(c)はそれぞれ図１(a)の半導体パッ
ケージの側面図、上面斜視図である。
【図２】図１(a)のＡ−Ａ'線での断面図である。
【図３】図１(a)の半導体パッケージをその開口面側か
ら見た図である。
ら見た図である。
【図４】図１(a)の半導体パッケージをプリント基板上
に実装した状態を示す断面図である。
に実装した状態を示す断面図である。
【図５】本発明の第２実施例の半導体パッケージにおけ
る突起部の配置を示す図である。
る突起部の配置を示す図である。
【図６】(a),(b),(c)はそれぞれ突起部の形状を示す破
断斜視図である。
断斜視図である。
【図７】従来の半導体パッケージの一例であるＰＧＡの
構成を示す斜視図である。
構成を示す斜視図である。
【図８】(a)は従来の半導体パッケージの一例であるＢ
ＧＡの構成を示す下面図、(b)はプリント基板上へのＢ
ＧＡの実装方法を示す模式断面図である。
ＧＡの構成を示す下面図、(b)はプリント基板上へのＢ
ＧＡの実装方法を示す模式断面図である。
１０,３０ 半導体パッケージ １１ 半導体集積回路素子 １２ 金属板 １３ 絶縁層 １４ 銅箔層 １５ 開口面 １６ つば部 １７,３１〜３４ 突起部 １８,１９ 屈曲部 ２０,９７ ボンディングワイヤ ２１ エポキシ樹脂 ２２,９２ プリント基板 ２３ 半田フィレット ２５ 金属ベース基板 ８０ ＰＧＡ ８１ 端子 ９０ ＢＧＡ ９１ 半田バンプ ９３ ＩＣチップ ９４ 基板 ９５ ダイパッド ９６ 銅箔配線 ９８ スルホールビア ９９ モールド材
フロントページの続き (72)発明者 星野 ▲巽▼ 神奈川県横浜市栄区笠間町1190番地 三井 東圧化学株式会社内
Claims (8)
- 【請求項１】 銅箔層と金属板とが絶縁層を介して積層
されかつ前記銅箔層に回路加工が行なわれた金属べース
基板を用い、前記金属ベース基板に折り曲げ加工あるい
は絞り加工を行なうことによりつば部を備えた形状とさ
れた立体印刷基板により構成される、半導体素子搭載用
の多端子半導体パッケージにおいて、 前記つば部面上に複数の突起部が設けられ、前記回路加
工された銅箔層の一端側が前記突起部の表面に露出し、
前記回路加工された銅箔層が搭載される半導体素子と前
記突起部との電気的接続に使用されることを特徴とする
多端子半導体パッケージ。 - 【請求項２】 前記各突起部の頂点が同一平面に対して
実質的に接するように、前記各突起部が配置されている
請求項１に記載の多端子半導体パッケージ。 - 【請求項３】 前記突起部の形状が半球状である請求項
１または２に記載の多端子半導体パッケージ - 【請求項４】 前記突起部の形状が錐状または角柱状で
ある請求項１または２に記載の半導体パッケージ。 - 【請求項５】 前記立体印刷基板の形状がスープ皿状で
あり、その屈曲部の曲率半径が０.１ｍｍ以上５ｍｍ以
下である請求項１ないし４いずれか１項記載の半導体パ
ッケージ。 - 【請求項６】 前記突起部の頂点近傍の曲率半径が０.
１ｍｍ以上２ｍｍ以下である請求項３に記載の半導体パ
ッケージ。 - 【請求項７】 前記絶縁層が、伸び率が３０％以上であ
りかつガラス転移温度が１６０℃以上３５０℃以下であ
る熱可塑性ポリイミドで構成されている、請求項１ない
し６いずれか１項に記載されている半導体パッケージ。 - 【請求項８】 前記突起部が、つば部の外周端より０.
０５ｍｍ以上離れ、かつ個々の突起部が各々０.１ｍｍ
以上離れて形成されている請求項１ないし７いずれか１
項に記載の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2707994A JPH07235618A (ja) | 1994-02-25 | 1994-02-25 | 多端子半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2707994A JPH07235618A (ja) | 1994-02-25 | 1994-02-25 | 多端子半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235618A true JPH07235618A (ja) | 1995-09-05 |
Family
ID=12211079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2707994A Pending JPH07235618A (ja) | 1994-02-25 | 1994-02-25 | 多端子半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235618A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10125705A (ja) * | 1996-10-18 | 1998-05-15 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| JPH1126632A (ja) * | 1997-07-02 | 1999-01-29 | Hitachi Cable Ltd | Ｂｇａ型半導体装置 |
| EP0773584A3 (en) * | 1995-11-08 | 2000-02-02 | Fujitsu Limited | Device having resin package and method of producing the same |
| US6159770A (en) * | 1995-11-08 | 2000-12-12 | Fujitsu Limited | Method and apparatus for fabricating semiconductor device |
| US6329711B1 (en) | 1995-11-08 | 2001-12-11 | Fujitsu Limited | Semiconductor device and mounting structure |
| US6573121B2 (en) | 1995-11-08 | 2003-06-03 | Fujitsu Limited | Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame |
| US6881611B1 (en) | 1996-07-12 | 2005-04-19 | Fujitsu Limited | Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device |
| EP2587533A1 (en) * | 2011-10-24 | 2013-05-01 | Shinko Electric Industries Co., Ltd. | Wiring substrate, light emitting device, and method for manufacturing wiring substrate |
| JP2015037181A (ja) * | 2013-08-12 | 2015-02-23 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 印刷回路基板およびその製造方法 |
| JP2016043574A (ja) * | 2014-08-22 | 2016-04-04 | ブラザー工業株式会社 | 液体吐出装置、及び、液体吐出装置の製造方法 |
| JP2016043570A (ja) * | 2014-08-22 | 2016-04-04 | ブラザー工業株式会社 | 液体吐出装置 |
| CN112151389A (zh) * | 2019-06-26 | 2020-12-29 | 方乔颖 | 薄膜封装卡的制造方法及其薄膜封装卡 |
-
1994
- 1994-02-25 JP JP2707994A patent/JPH07235618A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6856017B2 (en) | 1995-11-08 | 2005-02-15 | Fujitsu Limited | Device having resin package and method of producing the same |
| US7144754B2 (en) | 1995-11-08 | 2006-12-05 | Fujitsu Limited | Device having resin package and method of producing the same |
| EP0773584A3 (en) * | 1995-11-08 | 2000-02-02 | Fujitsu Limited | Device having resin package and method of producing the same |
| US6159770A (en) * | 1995-11-08 | 2000-12-12 | Fujitsu Limited | Method and apparatus for fabricating semiconductor device |
| US6329711B1 (en) | 1995-11-08 | 2001-12-11 | Fujitsu Limited | Semiconductor device and mounting structure |
| EP1284502A1 (en) * | 1995-11-08 | 2003-02-19 | Fujitsu Limited | Device having resin package and method of producing the same |
| US6573121B2 (en) | 1995-11-08 | 2003-06-03 | Fujitsu Limited | Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame |
| US6881611B1 (en) | 1996-07-12 | 2005-04-19 | Fujitsu Limited | Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device |
| JPH10125705A (ja) * | 1996-10-18 | 1998-05-15 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| JPH1126632A (ja) * | 1997-07-02 | 1999-01-29 | Hitachi Cable Ltd | Ｂｇａ型半導体装置 |
| EP2587533A1 (en) * | 2011-10-24 | 2013-05-01 | Shinko Electric Industries Co., Ltd. | Wiring substrate, light emitting device, and method for manufacturing wiring substrate |
| US9257354B2 (en) | 2011-10-24 | 2016-02-09 | Shinko Electric Industries Co., Ltd. | Wiring substrate, light emitting device, and method for manufacturing wiring substrate |
| JP2015037181A (ja) * | 2013-08-12 | 2015-02-23 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 印刷回路基板およびその製造方法 |
| US9386706B2 (en) | 2013-08-12 | 2016-07-05 | Samsung Electro-Mechanics Co., Ltd. | Line width protector printed circuit board and method of manufacturing the same |
| JP2016043574A (ja) * | 2014-08-22 | 2016-04-04 | ブラザー工業株式会社 | 液体吐出装置、及び、液体吐出装置の製造方法 |
| JP2016043570A (ja) * | 2014-08-22 | 2016-04-04 | ブラザー工業株式会社 | 液体吐出装置 |
| CN112151389A (zh) * | 2019-06-26 | 2020-12-29 | 方乔颖 | 薄膜封装卡的制造方法及其薄膜封装卡 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100326347B1 (ko) | Ni-b도금층을가진c4기판접점패드 | |
| KR100459971B1 (ko) | 반도체 장치 및 그 제조 방법, 제조 장치, 회로 기판 및전자기기 | |
| US6653575B2 (en) | Electronic package with stacked connections and method for making same | |
| US6285086B1 (en) | Semiconductor device and substrate for semiconductor device | |
| US20080188037A1 (en) | Method of manufacturing semiconductor chip assembly with sacrificial metal-based core carrier | |
| JPH0888245A (ja) | 半導体装置 | |
| JPH10200012A (ja) | ボールグリッドアレイ半導体のパッケージ及び製造方法 | |
| US10770446B2 (en) | Semiconductor packages and methods of manufacturing the same | |
| US6486551B1 (en) | Wired board and method of producing the same | |
| US7554039B2 (en) | Electronic device | |
| US20020189853A1 (en) | BGA substrate with direct heat dissipating structure | |
| JPH07235618A (ja) | 多端子半導体パッケージ | |
| JP2606603B2 (ja) | 半導体装置及びその製造方法及びその実装検査方法 | |
| JPH11163024A (ja) | 半導体装置とこれを組み立てるためのリードフレーム、及び半導体装置の製造方法 | |
| US7241640B1 (en) | Solder ball assembly for a semiconductor device and method of fabricating same | |
| JP3939707B2 (ja) | 樹脂封止型半導体パッケージおよびその製造方法 | |
| US6908788B1 (en) | Method of connecting a conductive trace to a semiconductor chip using a metal base | |
| US20110061907A1 (en) | Printed circuit board and method of manufacturing the same | |
| JPH08204103A (ja) | 多端子半導体パッケージ | |
| JP3003510B2 (ja) | 配線基板の電極部形成方法 | |
| JPH09148484A (ja) | 半導体装置及びその製造方法 | |
| JPH08107127A (ja) | 半導体装置 | |
| US20240379524A1 (en) | Semiconductor packages and substrates for packages | |
| JP2004172425A (ja) | 電子装置 | |
| KR19990065599A (ko) | 반도체 패키지와 그 제조방법 및 그 적층방법 |