JPH0651752A - ビジュアルデータ処理装置 - Google Patents
ビジュアルデータ処理装置Info
- Publication number
- JPH0651752A JPH0651752A JP5172729A JP17272993A JPH0651752A JP H0651752 A JPH0651752 A JP H0651752A JP 5172729 A JP5172729 A JP 5172729A JP 17272993 A JP17272993 A JP 17272993A JP H0651752 A JPH0651752 A JP H0651752A
- Authority
- JP
- Japan
- Prior art keywords
- storage means
- data
- bus
- storage
- graphics
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
- G09G5/397—Arrangements specially adapted for transferring the contents of two or more bit-mapped memories to the screen simultaneously, e.g. for mixing or overlay
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
- H04N5/44504—Circuit details of the additional information generator, e.g. details of the character or graphics signal generator, overlay mixing circuits
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
- G09G2340/125—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels wherein one of the images is motion video
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/363—Graphics controllers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Graphics (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】
【目的】 ビデオ／グラフィックス統合型システムを得
る。 【構成】 ビジュアルデータ処理装置はビジュアルデー
タの第１のビット平面を第１のフォーマットで記憶する
ＶＲＡＭ（１１０）を有する。このＶＲＡＭにデータバ
スと記憶バスによってグラフィックス・コントローラ
（１４０）が結合されている。第１のフォーマットとは
異なる第２のフォーマットでビジュアルデータの第２の
ビット平面を記憶する第２のＶＲＡＭを受入れる手段
（１２０）が設けられており、第２のＶＲＡＭはデータ
及び記憶バスによってグラフィックス・コントローラに
結合される。ＶＲＡＭに記憶されたビジュアルデータか
ら結合ピクセルストリームが形成され、Ａ／Ｄ変換器
（１６０）によってアナログ信号に変換される。各ＶＲ
ＡＭ用のデータ転送アドレスは、同時に、あるいは順
次、あるいは互いに重なりあう時間関係で生成される。
る。 【構成】 ビジュアルデータ処理装置はビジュアルデー
タの第１のビット平面を第１のフォーマットで記憶する
ＶＲＡＭ（１１０）を有する。このＶＲＡＭにデータバ
スと記憶バスによってグラフィックス・コントローラ
（１４０）が結合されている。第１のフォーマットとは
異なる第２のフォーマットでビジュアルデータの第２の
ビット平面を記憶する第２のＶＲＡＭを受入れる手段
（１２０）が設けられており、第２のＶＲＡＭはデータ
及び記憶バスによってグラフィックス・コントローラに
結合される。ＶＲＡＭに記憶されたビジュアルデータか
ら結合ピクセルストリームが形成され、Ａ／Ｄ変換器
（１６０）によってアナログ信号に変換される。各ＶＲ
ＡＭ用のデータ転送アドレスは、同時に、あるいは順
次、あるいは互いに重なりあう時間関係で生成される。
Description
【０００１】
【産業上の利用分野】この発明はビデオ信号処理に、特
に、ビデオ及びグラフィックス情報を表すデジタル信号
を供給するシステムに関するものである。
に、ビデオ及びグラフィックス情報を表すデジタル信号
を供給するシステムに関するものである。
【０００２】
【発明の背景】総合的なビデオ／グラフィックス・シス
テムを得るためには、システムの設計者は、互いに相容
れないことが多いビデオ・サブシステムとグラフィック
ス・サブシステムの要求をバランスさせることを要求さ
れる。例えば、水平及び垂直解像度を増加させることは
グラフィックス画像には有利であるが、デジタルビデオ
・サブシステムにおいては、水平・垂直解像度を増加さ
せると全体としての画質が低下する。同様に、グラフィ
ックス・システムにおいては、ピクセル深度、即ち、一
時に利用できる色の数は、ビデオ・システムにおける程
重要ではない。グラフィックス・システム用として、１
６ビットで表される真の色に近い色（ｎｅａｒ−ｔｒｕ
ｅ ｃｏｌｏｒ）のピクセルを得るようにシステムを充
実させることは余り当を得たこととは考えられないが、
ビデオ・システムにはより「深い」２４ビットピクセル
を用いることができる。
テムを得るためには、システムの設計者は、互いに相容
れないことが多いビデオ・サブシステムとグラフィック
ス・サブシステムの要求をバランスさせることを要求さ
れる。例えば、水平及び垂直解像度を増加させることは
グラフィックス画像には有利であるが、デジタルビデオ
・サブシステムにおいては、水平・垂直解像度を増加さ
せると全体としての画質が低下する。同様に、グラフィ
ックス・システムにおいては、ピクセル深度、即ち、一
時に利用できる色の数は、ビデオ・システムにおける程
重要ではない。グラフィックス・システム用として、１
６ビットで表される真の色に近い色（ｎｅａｒ−ｔｒｕ
ｅ ｃｏｌｏｒ）のピクセルを得るようにシステムを充
実させることは余り当を得たこととは考えられないが、
ビデオ・システムにはより「深い」２４ビットピクセル
を用いることができる。
【０００３】再生時における、デジタルビデオ・サブシ
ステム中のビデオプロセッサの動作能力は、２つのタス
クのために分割して使用される。即ち、１つは、圧縮さ
れたデータストリームからビデオ画像を形成することで
あり、他方は表示バッファへの画像のコピー／拡大・縮
小である。ビデオ・サブシステムの動作能力は、コピー
／拡大・縮小動作とビデオ・デコンプレッション（圧縮
されたビデオデータの復号）動作との間でバランスさせ
ねばならない。滑らかで自然な動きを持ったビデオを得
るためには、両方の動作が１秒間に３０回行われる必要
がある。通常、動作能力の分割は事態を悪くし、全スク
リーン動きを持つビデオのコピー／拡大・縮小動作に対
し充分な動作能力が割かれ、残りの能力がビデオ・デコ
ンプレッション動作に用いられる。コピー／拡大・縮小
動作中に書き込まれるべきピクセル（及び／またはバイ
ト）の数が増えると、必然的にビデオ・デコンプレッシ
ョンの性能が低下する。ビデオ技術のある与えられたレ
ベルについて言えば、解像度がどんどん増加すると、デ
コンプレッション処理を受けた画像の情報量が余りにも
少なくなって、ビデオ画像の画質が低下し始める点に達
するであろう。この点を超えて解像度を増加させること
は、最高価格の最高品質のＴＶでＶＨＳテープの悪いコ
ピーを再生しているようなもので、ＴＶは低画質の画像
を完全に再生する。
ステム中のビデオプロセッサの動作能力は、２つのタス
クのために分割して使用される。即ち、１つは、圧縮さ
れたデータストリームからビデオ画像を形成することで
あり、他方は表示バッファへの画像のコピー／拡大・縮
小である。ビデオ・サブシステムの動作能力は、コピー
／拡大・縮小動作とビデオ・デコンプレッション（圧縮
されたビデオデータの復号）動作との間でバランスさせ
ねばならない。滑らかで自然な動きを持ったビデオを得
るためには、両方の動作が１秒間に３０回行われる必要
がある。通常、動作能力の分割は事態を悪くし、全スク
リーン動きを持つビデオのコピー／拡大・縮小動作に対
し充分な動作能力が割かれ、残りの能力がビデオ・デコ
ンプレッション動作に用いられる。コピー／拡大・縮小
動作中に書き込まれるべきピクセル（及び／またはバイ
ト）の数が増えると、必然的にビデオ・デコンプレッシ
ョンの性能が低下する。ビデオ技術のある与えられたレ
ベルについて言えば、解像度がどんどん増加すると、デ
コンプレッション処理を受けた画像の情報量が余りにも
少なくなって、ビデオ画像の画質が低下し始める点に達
するであろう。この点を超えて解像度を増加させること
は、最高価格の最高品質のＴＶでＶＨＳテープの悪いコ
ピーを再生しているようなもので、ＴＶは低画質の画像
を完全に再生する。
【０００４】ピクセルデータをビデオ・サブシステムに
記憶するために、幾つかのフォーマットが提案されてい
る。１つのアプローチは、１ピクセル当たりのＲＧＢ情
報を２４ビットにすることである。これによれば、１ピ
クセル当たり３バイトで、ビデオに必要な最大カラース
ペースが得られる。ビデオ・サブシステム中のピクセル
の数によっては、コピー／拡大・縮小動作が過負荷にな
ってしまうことがある。
記憶するために、幾つかのフォーマットが提案されてい
る。１つのアプローチは、１ピクセル当たりのＲＧＢ情
報を２４ビットにすることである。これによれば、１ピ
クセル当たり３バイトで、ビデオに必要な最大カラース
ペースが得られる。ビデオ・サブシステム中のピクセル
の数によっては、コピー／拡大・縮小動作が過負荷にな
ってしまうことがある。
【０００５】第２のアプローチは、２４ビット方式の妥
協案で、１ピクセル当たりのＲＧＢ情報を１６ビットに
したものである。このようなシステムでは、コピー／拡
大・縮小動作用のバイトは少ないが、同様に、カラー深
度も浅い。さらに、強度（明るさ）及びカラー情報がピ
クセルのＲ、Ｇ、Ｂ成分に等しく符号化されるので、こ
の方法では、人間の視覚の明るさに対する感性と色飽和
に対する不感性は利用されない。別の１６ビット方式が
提案されているが、これは、ピクセルを６，５，５及び
８，４，４というようなＹＵＶフォーマットで符号化す
るものである。１６ビットＹＵＶフォーマットは１６ビ
ットＲＧＢフォーマットよりも幾らかよいものである
が、２４ビット方式には及ばない。
協案で、１ピクセル当たりのＲＧＢ情報を１６ビットに
したものである。このようなシステムでは、コピー／拡
大・縮小動作用のバイトは少ないが、同様に、カラー深
度も浅い。さらに、強度（明るさ）及びカラー情報がピ
クセルのＲ、Ｇ、Ｂ成分に等しく符号化されるので、こ
の方法では、人間の視覚の明るさに対する感性と色飽和
に対する不感性は利用されない。別の１６ビット方式が
提案されているが、これは、ピクセルを６，５，５及び
８，４，４というようなＹＵＶフォーマットで符号化す
るものである。１６ビットＹＵＶフォーマットは１６ビ
ットＲＧＢフォーマットよりも幾らかよいものである
が、２４ビット方式には及ばない。
【０００６】第３のアプローチは８ビットＣＬＵＴ（Ｃ
ｏｌｏｒ Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ＝カラー・ルッ
クアップテーブル）の使用である。この方法は、代表的
にはエントリとして２４ビットのカラー・スペース（１
ピクセルにつき予め定められた数のビットを用いて表示
のピクセルの色を表したもの）を持つ、カラー・マップ
へのインデックス（指標）として１ピクセルにつき８ビ
ットを用いる。このアプローチはバイト数が少ないこと
と２４ビットカラー・スペースの利点を持っている。し
かし、スクリーン上では２５６色しか用いられないの
で、画質に影響がでる。他の色を造るために隣接するピ
クセルを利用する技術は、静止画像の場合でも、良好な
画質を提供することがわかった。しかし、このディザリ
ング技法はしばしば複雑なアルゴリズムや、デジタル−
アナログ変換器の特別のパレットエントリ、さらにＣＬ
ＵＴのほぼ独占的な使用を必要とする。ディザリングア
ルゴリズムを実行するオーバヘッドがコピー／拡大・縮
小動作に付加される必要がある。
ｏｌｏｒ Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ＝カラー・ルッ
クアップテーブル）の使用である。この方法は、代表的
にはエントリとして２４ビットのカラー・スペース（１
ピクセルにつき予め定められた数のビットを用いて表示
のピクセルの色を表したもの）を持つ、カラー・マップ
へのインデックス（指標）として１ピクセルにつき８ビ
ットを用いる。このアプローチはバイト数が少ないこと
と２４ビットカラー・スペースの利点を持っている。し
かし、スクリーン上では２５６色しか用いられないの
で、画質に影響がでる。他の色を造るために隣接するピ
クセルを利用する技術は、静止画像の場合でも、良好な
画質を提供することがわかった。しかし、このディザリ
ング技法はしばしば複雑なアルゴリズムや、デジタル−
アナログ変換器の特別のパレットエントリ、さらにＣＬ
ＵＴのほぼ独占的な使用を必要とする。ディザリングア
ルゴリズムを実行するオーバヘッドがコピー／拡大・縮
小動作に付加される必要がある。
【０００７】ピクセルデータをビデオ・サブシステムに
記憶する１つのアプローチは、色飽和を表すのに用いる
場合よりも多くのビットで強度情報を表すことであっ
た。色情報はメモリでサブサンプルされ、情報が表示さ
れている時に、表示コントローラによって２４ビット／
ピクセルまで補間される。この方法は、１ピクセル当た
りのビット数を少なくしたまま、フルカラー・スペース
をを利用する。ピクセル深度／密度のトレードオフ（折
衷点を求めること）は全て、効果があまり目立たない色
飽和の領域で行われる。
記憶する１つのアプローチは、色飽和を表すのに用いる
場合よりも多くのビットで強度情報を表すことであっ
た。色情報はメモリでサブサンプルされ、情報が表示さ
れている時に、表示コントローラによって２４ビット／
ピクセルまで補間される。この方法は、１ピクセル当た
りのビット数を少なくしたまま、フルカラー・スペース
をを利用する。ピクセル深度／密度のトレードオフ（折
衷点を求めること）は全て、効果があまり目立たない色
飽和の領域で行われる。
【０００８】動きを伴うビデオは「９ビットフォーマッ
ト」と呼ばれる４：１：１フォーマットで表示すること
ができる。この「４：１：１」は、各ＵＶサンプルに対
し水平方向にＹサンプルが４個、各ＵＶサンプルに対し
垂直方向にＹサンプルが４個あるという意味である。各
サンプルが８ビットであれば、４×４のピクセルブロッ
クは１８バイトの情報、即ち、９ビット／ピクセルを用
いることになる。画質は、高画質の静止画像の表示には
不可と見られるかも知れない。さらに、９ビットフォー
マットはグラフィックス・サブシステムとはうまく結合
出来ないことがわかった。ＹＵＶサブサンプル法の他の
変形例の中には８ビットフォーマットがある。
ト」と呼ばれる４：１：１フォーマットで表示すること
ができる。この「４：１：１」は、各ＵＶサンプルに対
し水平方向にＹサンプルが４個、各ＵＶサンプルに対し
垂直方向にＹサンプルが４個あるという意味である。各
サンプルが８ビットであれば、４×４のピクセルブロッ
クは１８バイトの情報、即ち、９ビット／ピクセルを用
いることになる。画質は、高画質の静止画像の表示には
不可と見られるかも知れない。さらに、９ビットフォー
マットはグラフィックス・サブシステムとはうまく結合
出来ないことがわかった。ＹＵＶサブサンプル法の他の
変形例の中には８ビットフォーマットがある。
【０００９】上述したように、グラフィックス・システ
ムに対する条件の中には、ピクセル深度が浅く、水平・
垂直解像度が高いということがある。表示が１２８０×
１０２４×８ビットＣＬＵＴピクセルであるグラフィッ
クス・システムは需要の多い分野における殆ど全ての要
求に応えられる。それに対して、ビデオシステムに対す
る条件には、表示器バッファにおけるバイトの数を最少
にして、２４ビットの真の色の（ｔｒｕｅ ｃｏｌｏ
ｒ）ピクセルを生成する能力が含まれる。表示が６４０
×５１２×８ビット（２４ビットに補間され、１２８０
×１０２４にアップサンプルされたＹＵＶ）であるビデ
オシステムも、殆どの応用で求められる要求を満たす。
ムに対する条件の中には、ピクセル深度が浅く、水平・
垂直解像度が高いということがある。表示が１２８０×
１０２４×８ビットＣＬＵＴピクセルであるグラフィッ
クス・システムは需要の多い分野における殆ど全ての要
求に応えられる。それに対して、ビデオシステムに対す
る条件には、表示器バッファにおけるバイトの数を最少
にして、２４ビットの真の色の（ｔｒｕｅ ｃｏｌｏ
ｒ）ピクセルを生成する能力が含まれる。表示が６４０
×５１２×８ビット（２４ビットに補間され、１２８０
×１０２４にアップサンプルされたＹＵＶ）であるビデ
オシステムも、殆どの応用で求められる要求を満たす。
【００１０】グラフィックス・サブシステムの表示バッ
ファをビデオ・サブシステムの表示バッファと結合する
システムは、一般に２つのカテゴリーに分類される。こ
れらの２つのアプローチは、単一フレームバッファ・ア
ーキテクチャとデュアル・フレームバッファ・アーキテ
クチャとして知られている。
ファをビデオ・サブシステムの表示バッファと結合する
システムは、一般に２つのカテゴリーに分類される。こ
れらの２つのアプローチは、単一フレームバッファ・ア
ーキテクチャとデュアル・フレームバッファ・アーキテ
クチャとして知られている。
【００１１】単一フレームバッファ・アーキテクチャ
（ＳＦＢＡ）アプローチは、１つのグラフィックス・コ
ントローラと、１つのデジタル−アナログ変換器（ＤＡ
Ｃ）と、１つのフレームバッファを用いる。最も簡単な
形では、ＳＦＢＡでは、表示器上の各ピクセルが、表示
器上でのそのピクセルの意味には関係なくそのフォーマ
ットが一致する、表示器バッファ中のビットで表され
る。換言すると、グラフィックス・ピクセルとビデオ・
ピクセルはフレームバッファのＲＡＭ中では見分けられ
ない。グラフィックス／ビデオ・サブシステム総合型Ｓ
ＦＢＡは、ビデオ・サブシステムの条件に充分に対処で
きない。
（ＳＦＢＡ）アプローチは、１つのグラフィックス・コ
ントローラと、１つのデジタル−アナログ変換器（ＤＡ
Ｃ）と、１つのフレームバッファを用いる。最も簡単な
形では、ＳＦＢＡでは、表示器上の各ピクセルが、表示
器上でのそのピクセルの意味には関係なくそのフォーマ
ットが一致する、表示器バッファ中のビットで表され
る。換言すると、グラフィックス・ピクセルとビデオ・
ピクセルはフレームバッファのＲＡＭ中では見分けられ
ない。グラフィックス／ビデオ・サブシステム総合型Ｓ
ＦＢＡは、ビデオ・サブシステムの条件に充分に対処で
きない。
【００１２】ＳＦＢＡグラフィックス／ビデオ・サブシ
ステム上の全スクリーンの動きを有するビデオは、表示
器バッファ中の全てのピクセルを好ましくは１秒に３０
回更新することを要求する。表示器バッファのサイズが
１２８０×１０２４×８ビットであるとすると、表示器
バッファにおける各ピクセルの１秒間に３０回の更新に
必要な速度は、１０２８×１０２４×３０／秒、即ち３
０メガバイト／秒強である。表示器バッファへの３０メ
ガバイト／秒強の書込みという負担がなかったとして
も、８ビットビデオでは必要なビデオ画質を与えること
はできないということが分かった。即ち、この問題を解
決するためには、ＳＦＢＡシステムは１６ビット／ピク
セルを採用するか、８ビットＹＵＶサブサンプル技法を
実施するというような方法が考えられる。１６ビット／
ピクセル法はフレームバッファへの入力が６０メガバイ
ト／秒強となるので、明らかに許容できない。
ステム上の全スクリーンの動きを有するビデオは、表示
器バッファ中の全てのピクセルを好ましくは１秒に３０
回更新することを要求する。表示器バッファのサイズが
１２８０×１０２４×８ビットであるとすると、表示器
バッファにおける各ピクセルの１秒間に３０回の更新に
必要な速度は、１０２８×１０２４×３０／秒、即ち３
０メガバイト／秒強である。表示器バッファへの３０メ
ガバイト／秒強の書込みという負担がなかったとして
も、８ビットビデオでは必要なビデオ画質を与えること
はできないということが分かった。即ち、この問題を解
決するためには、ＳＦＢＡシステムは１６ビット／ピク
セルを採用するか、８ビットＹＵＶサブサンプル技法を
実施するというような方法が考えられる。１６ビット／
ピクセル法はフレームバッファへの入力が６０メガバイ
ト／秒強となるので、明らかに許容できない。
【００１３】高性能のビジュアル・システムは、表示上
でビデオとグラフィックスとをミックスする能力が要求
され、そのためには、表示器は時として１つのビデオピ
クセルをグラフィックスピクセル中に表示せねばならな
いことがある。ビデオとグラフィックスとをミックスす
る必要があるために、表示器バッファ中の全てのピクセ
ルが、スクリーン上で独立した自立ピクセルでなければ
ならないという、厳しいルールがある。８ビットＹＵＶ
サブサンプル技法は、その性質のゆえに、１つのビデオ
ピクセルを生成するまでに８ビットのサンプルを必要と
し、そのために、この技法はＳＦＢＡビジュアルシステ
ムには適していない。
でビデオとグラフィックスとをミックスする能力が要求
され、そのためには、表示器は時として１つのビデオピ
クセルをグラフィックスピクセル中に表示せねばならな
いことがある。ビデオとグラフィックスとをミックスす
る必要があるために、表示器バッファ中の全てのピクセ
ルが、スクリーン上で独立した自立ピクセルでなければ
ならないという、厳しいルールがある。８ビットＹＵＶ
サブサンプル技法は、その性質のゆえに、１つのビデオ
ピクセルを生成するまでに８ビットのサンプルを必要と
し、そのために、この技法はＳＦＢＡビジュアルシステ
ムには適していない。
【００１４】ビデオとグラフィックスを統合する第２の
カテゴリのアーキテクチャは、デュアルフレームバッフ
ァ・アーキテクチャ（ＤＦＢＡ）である。ＤＦＢＡビジ
ュアルシステムは、それぞれは独立している単一のフレ
ームバッファシステムを、高速アナログスイッチを有す
るアナログ後端でミックスしている。ビデオ及びグラフ
ィックス・サブシステムは両方共、単一フレームバッフ
ァとして設計されているから、それぞれ、空間解像度及
びピクセル深度に関して、他方のサブシステムを殆ど完
全に無視して、必要なトレードオフができる。ＤＦＢＡ
ビジュアルシステムはまた、緩結合（ｌｏｏｓｅ−ｃｏ
ｕｐｌｉｎｇ）という特徴も持っている。２つのシステ
ムの結合は最終出力段のみで行われているので、２つの
サブシステムをそのシステムのそれぞれ異なるバス上に
配置することができる。ＤＦＢＡビデオ・サブシステム
がグラフィックス・サブシステムに緩やかに結合されて
いるということが、これらのシステムが相当な短所を持
っているにも係わらず、採用される理由である。
カテゴリのアーキテクチャは、デュアルフレームバッフ
ァ・アーキテクチャ（ＤＦＢＡ）である。ＤＦＢＡビジ
ュアルシステムは、それぞれは独立している単一のフレ
ームバッファシステムを、高速アナログスイッチを有す
るアナログ後端でミックスしている。ビデオ及びグラフ
ィックス・サブシステムは両方共、単一フレームバッフ
ァとして設計されているから、それぞれ、空間解像度及
びピクセル深度に関して、他方のサブシステムを殆ど完
全に無視して、必要なトレードオフができる。ＤＦＢＡ
ビジュアルシステムはまた、緩結合（ｌｏｏｓｅ−ｃｏ
ｕｐｌｉｎｇ）という特徴も持っている。２つのシステ
ムの結合は最終出力段のみで行われているので、２つの
サブシステムをそのシステムのそれぞれ異なるバス上に
配置することができる。ＤＦＢＡビデオ・サブシステム
がグラフィックス・サブシステムに緩やかに結合されて
いるということが、これらのシステムが相当な短所を持
っているにも係わらず、採用される理由である。
【００１５】ＤＦＢＡ構成は、典型的には、ビデオ・サ
ブシステムがグラフィックス・サブシステムにゲンロッ
クされるようなモードで動作する。この場合、「ゲンロ
ックされる」というのは、２つのサブシステムがそれぞ
れの１番目のピクセルを同時に表示し始めるようにされ
ることを言う。両方のサブシステムが、同じ水平ライン
数で、完全に同じ水平ライン周波数で動作している場合
は、２つの別々のビデオストリームの混合を行っても、
その結果は非常に正確に予測ができる。両方のピクセル
・ストリームが同じ時間に流れているので、ビデオピク
セルがグラフィックスピクセルの下側にあると見なすこ
とができる。グラフィックスピクセルが検出されない時
は、其を通してビデオ情報が現れることになる。ＤＦＢ
Ａ構成では、２つのサブシステムの水平ピクセルが同数
である必要はない。例えば、１０２４個のグラフィック
スピクセルの下に３５２個のビデオピクセルを配置する
ということは充分考えられる。
ブシステムがグラフィックス・サブシステムにゲンロッ
クされるようなモードで動作する。この場合、「ゲンロ
ックされる」というのは、２つのサブシステムがそれぞ
れの１番目のピクセルを同時に表示し始めるようにされ
ることを言う。両方のサブシステムが、同じ水平ライン
数で、完全に同じ水平ライン周波数で動作している場合
は、２つの別々のビデオストリームの混合を行っても、
その結果は非常に正確に予測ができる。両方のピクセル
・ストリームが同じ時間に流れているので、ビデオピク
セルがグラフィックスピクセルの下側にあると見なすこ
とができる。グラフィックスピクセルが検出されない時
は、其を通してビデオ情報が現れることになる。ＤＦＢ
Ａ構成では、２つのサブシステムの水平ピクセルが同数
である必要はない。例えば、１０２４個のグラフィック
スピクセルの下に３５２個のビデオピクセルを配置する
ということは充分考えられる。
【００１６】ＤＦＢＡビジュアルシステムにおいて、ビ
デオ情報を表示するかグラフィックス情報を表示するか
の決定は、通常、ピクセル毎にグラフィックス・サブシ
ステムで行われる。ここでしばしば用いられる技術が
「クロマ・キーイング」である。クロマ・キーイングで
は、グラフィックス・デジタル・ピクセルストリーム中
のある特定の色（あるいは、ＣＬＵＴ中の色エントリ）
を検出する。「黒検出（ｂｌａｃｋ ｄｅｔｅｃｔ）」
と呼ばれる別のアプローチでは、黒を検出するためにグ
ラフィックス・アナログ・ピクセルストリームが用いら
れる。黒は検出が最も容易なグラフィックス・レベルで
あるからである。いずれの場合でも、キーイング情報は
高速アナログスイッチを制御するために用いられ、表示
器上でビデオ及びグラフィックスを統合する作業は、グ
ラフィックス表示中のビデオピクセルが望まれる場所に
キーイングカラーを塗ること（ｐａｉｎｔｉｎｇ）に緩
和される。
デオ情報を表示するかグラフィックス情報を表示するか
の決定は、通常、ピクセル毎にグラフィックス・サブシ
ステムで行われる。ここでしばしば用いられる技術が
「クロマ・キーイング」である。クロマ・キーイングで
は、グラフィックス・デジタル・ピクセルストリーム中
のある特定の色（あるいは、ＣＬＵＴ中の色エントリ）
を検出する。「黒検出（ｂｌａｃｋ ｄｅｔｅｃｔ）」
と呼ばれる別のアプローチでは、黒を検出するためにグ
ラフィックス・アナログ・ピクセルストリームが用いら
れる。黒は検出が最も容易なグラフィックス・レベルで
あるからである。いずれの場合でも、キーイング情報は
高速アナログスイッチを制御するために用いられ、表示
器上でビデオ及びグラフィックスを統合する作業は、グ
ラフィックス表示中のビデオピクセルが望まれる場所に
キーイングカラーを塗ること（ｐａｉｎｔｉｎｇ）に緩
和される。
【００１７】ＤＦＢＡビジュアルシステムには幾つかの
欠点がある。統合化を進めるには、２つの別々の独立し
たサブシステムが必要である。ＤＡＣ、表示バッファ及
びＣＲＴ制御器をそれぞれ２つずつ設けることはコスト
的に望ましくない。その他に、ゲンロックが困難である
こと、高速アナログスイッチが高価であるという問題も
ある。さらには、アナログスイッチをグラフィックス信
号路に配置すると、グラフィックス表示の画質に悪影響
がでる。この問題は、グラフィックス・サブシステムの
空間解像度及び／またはライン周波数が高くなるに従っ
て大きくなる。
欠点がある。統合化を進めるには、２つの別々の独立し
たサブシステムが必要である。ＤＡＣ、表示バッファ及
びＣＲＴ制御器をそれぞれ２つずつ設けることはコスト
的に望ましくない。その他に、ゲンロックが困難である
こと、高速アナログスイッチが高価であるという問題も
ある。さらには、アナログスイッチをグラフィックス信
号路に配置すると、グラフィックス表示の画質に悪影響
がでる。この問題は、グラフィックス・サブシステムの
空間解像度及び／またはライン周波数が高くなるに従っ
て大きくなる。
【００１８】この発明の目的はグラフィックス情報とビ
デオ情報を記憶し表示するための統合型システムを提供
することである。この発明の別の目的は、グラフィック
ス情報とビデオ情報の一方を記憶し表示するシステムで
あって、これにメモリを付加するだけで、グラフィック
ス情報とビデオ情報を記憶し表示できる統合型システム
に簡単にグレードアップできるようなシステムを提供す
ることである。さらに、この発明の別の目的は、異なる
形式のビジュアルデータに対するアクセスのために異な
るデータ転送アドレスが生成される、ビジュアル情報を
記憶し表示するための統合型システムを提供することで
ある。
デオ情報を記憶し表示するための統合型システムを提供
することである。この発明の別の目的は、グラフィック
ス情報とビデオ情報の一方を記憶し表示するシステムで
あって、これにメモリを付加するだけで、グラフィック
ス情報とビデオ情報を記憶し表示できる統合型システム
に簡単にグレードアップできるようなシステムを提供す
ることである。さらに、この発明の別の目的は、異なる
形式のビジュアルデータに対するアクセスのために異な
るデータ転送アドレスが生成される、ビジュアル情報を
記憶し表示するための統合型システムを提供することで
ある。
【００１９】
【発明の概要】この発明の一実施例においては、ビジュ
アルデータを処理するための装置は、ビジュアルデータ
の第１のビット平面を第１のフォーマットで記憶するた
めの第１の記憶手段を備えている。この第１の記憶手段
にグラフィックス・コントローラがデータバスと記憶バ
スとによって結合されている。第１のフォーマットとは
異なる少なくとも１つの別のフォーマットでビジュアル
データの少なくとも１つの別のビット平面を記憶するた
めの少なくとも１つの別の記憶手段を受け入れるための
手段が設けられている。この受入れ手段は記憶手段をデ
ータバスと記憶バスとによってグラフィックス・コント
ローラに結合するようにされている。この発明は、さら
に、第１の記憶手段に記憶されたビジュアルデータと上
記別の記憶手段の各々に記憶されたビジュアルデータか
ら合成ピクセルストリームを形成するための手段も備え
ている。この合成ピクセルストリームを表すアナログ信
号を生成する手段がグラフィックス・コントローラに結
合されている。
アルデータを処理するための装置は、ビジュアルデータ
の第１のビット平面を第１のフォーマットで記憶するた
めの第１の記憶手段を備えている。この第１の記憶手段
にグラフィックス・コントローラがデータバスと記憶バ
スとによって結合されている。第１のフォーマットとは
異なる少なくとも１つの別のフォーマットでビジュアル
データの少なくとも１つの別のビット平面を記憶するた
めの少なくとも１つの別の記憶手段を受け入れるための
手段が設けられている。この受入れ手段は記憶手段をデ
ータバスと記憶バスとによってグラフィックス・コント
ローラに結合するようにされている。この発明は、さら
に、第１の記憶手段に記憶されたビジュアルデータと上
記別の記憶手段の各々に記憶されたビジュアルデータか
ら合成ピクセルストリームを形成するための手段も備え
ている。この合成ピクセルストリームを表すアナログ信
号を生成する手段がグラフィックス・コントローラに結
合されている。
【００２０】この発明の別の実施例では、ビジュアルデ
ータ処理装置はビジュアルデータの第１のビット平面を
第１のフォーマットで記憶するための第１の記憶手段を
備えている。この第１の記憶手段にグラフィックス・コ
ントローラがデータバスと記憶バスとによって結合され
ている。第１のフォーマットとは異なる少なくとも１つ
の別のフォーマットでビジュアルデータの少なくとも１
つの別のビット平面を記憶するための少なくとも１つの
記憶手段が付加されている。付加された記憶手段の各々
はデータバスと記憶バスによってグラフィックス・コン
トローラに結合されている。さらに、第１の記憶手段に
記憶されているビジュアルデータと付加された記憶手段
の各々に記憶されているビジュアルデータから合成ピク
セルストリームを形成するための手段が設けられてい
る。この合成されたピクセルストリームを表すアナログ
信号を発生するための手段がグラフィックス・コントロ
ーラに結合されている。
ータ処理装置はビジュアルデータの第１のビット平面を
第１のフォーマットで記憶するための第１の記憶手段を
備えている。この第１の記憶手段にグラフィックス・コ
ントローラがデータバスと記憶バスとによって結合され
ている。第１のフォーマットとは異なる少なくとも１つ
の別のフォーマットでビジュアルデータの少なくとも１
つの別のビット平面を記憶するための少なくとも１つの
記憶手段が付加されている。付加された記憶手段の各々
はデータバスと記憶バスによってグラフィックス・コン
トローラに結合されている。さらに、第１の記憶手段に
記憶されているビジュアルデータと付加された記憶手段
の各々に記憶されているビジュアルデータから合成ピク
セルストリームを形成するための手段が設けられてい
る。この合成されたピクセルストリームを表すアナログ
信号を発生するための手段がグラフィックス・コントロ
ーラに結合されている。
【００２１】さらに別の実施例では、ビジュアルデータ
処理装置はこれらに加えて、各記憶手段に対して少なく
とも１つの形式のデータ転送アドレスを、予め定められ
た時間に発生するための手段が設けられている。
処理装置はこれらに加えて、各記憶手段に対して少なく
とも１つの形式のデータ転送アドレスを、予め定められ
た時間に発生するための手段が設けられている。
【００２２】
【実施例】図１は、この発明の第１の実施例によるビジ
ュアルデータを処理するための装置１００の動作を説明
するためのブロック図である。図示の実施例はビジュア
ルデータの第１のビット平面を第１のフォーマットで記
憶するための第１の記憶手段１１０を備えている。第１
の記憶手段１１０は、好ましくは、ビデオ・ランダム・
アクセス・メモリ（以下、ＶＲＡＭ）である。ＶＲＡＭ
は、この技術分野で公知のように、２ポート・ランダム
・アクセス・メモリである。このようなＶＲＡＭとして
は、例えば、ランダム・アクセス・メモリ（ＲＡＭ）ポ
ートと直列アクセスメモリ（ＳＡＭ）ポートとを備えた
東芝ＭＯＳメモリ製品、ＴＣ５２４２５６Ｐ／Ｚ／Ｊ
ＣＭＯＳマルチポートメモリがある。この東芝製ＶＲＡ
Ｍの動作は、東芝ＭＯＳメモリ製品ＴＣ５２４２５６Ｐ
／Ｚ／Ｊ−１０、ＴＣ５２４２５６Ｐ／Ｚ／Ｊ−１２仕
様書中の仕様に記載されているので、これを参照された
い。
ュアルデータを処理するための装置１００の動作を説明
するためのブロック図である。図示の実施例はビジュア
ルデータの第１のビット平面を第１のフォーマットで記
憶するための第１の記憶手段１１０を備えている。第１
の記憶手段１１０は、好ましくは、ビデオ・ランダム・
アクセス・メモリ（以下、ＶＲＡＭ）である。ＶＲＡＭ
は、この技術分野で公知のように、２ポート・ランダム
・アクセス・メモリである。このようなＶＲＡＭとして
は、例えば、ランダム・アクセス・メモリ（ＲＡＭ）ポ
ートと直列アクセスメモリ（ＳＡＭ）ポートとを備えた
東芝ＭＯＳメモリ製品、ＴＣ５２４２５６Ｐ／Ｚ／Ｊ
ＣＭＯＳマルチポートメモリがある。この東芝製ＶＲＡ
Ｍの動作は、東芝ＭＯＳメモリ製品ＴＣ５２４２５６Ｐ
／Ｚ／Ｊ−１０、ＴＣ５２４２５６Ｐ／Ｚ／Ｊ−１２仕
様書中の仕様に記載されているので、これを参照された
い。
【００２３】第１の記憶手段１１０は記憶バス１３２を
通してグラフィックス・コントローラ１４０に結合され
ている。第１の記憶手段１１０とグラフィックス・コン
トローラ１４０は同じくデータバス１３０を通して接続
されている。データバス１３０は、好ましくは、第１の
記憶手段１１０であるＶＲＡＭの直列アクセスメモリ
（ＳＡＭ）ポートに結合されている。制御信号とアドレ
ス信号は、好ましくは、記憶バス１３２を通してＶＲＡ
Ｍに供給される。
通してグラフィックス・コントローラ１４０に結合され
ている。第１の記憶手段１１０とグラフィックス・コン
トローラ１４０は同じくデータバス１３０を通して接続
されている。データバス１３０は、好ましくは、第１の
記憶手段１１０であるＶＲＡＭの直列アクセスメモリ
（ＳＡＭ）ポートに結合されている。制御信号とアドレ
ス信号は、好ましくは、記憶バス１３２を通してＶＲＡ
Ｍに供給される。
【００２４】この実施例では、さらに、ビジュアルデー
タの第２のビット平面を第１のフォーマットとは異なる
第２のフォーマットで記憶する第２の記憶手段を受入れ
る手段１２０が設けられている。手段１２０は第２の記
憶手段を記憶バス１３２を介してグラフィックス・コン
トローラ１４０に結合するように構成されている。この
手段１２０は、さらに、第２の記憶手段をデータバス１
３０ａによってグラフィックス・コントローラ１４０に
結合するようにされている。推奨実施例では、第２の記
憶手段もＶＲＡＭである。グラフィックス・コントロー
ラ１４０は、これらの第１と第２の記憶手段中に記憶さ
れたビジュアルデータから合成ピクセルストリームを形
成する手段を含んでいる。
タの第２のビット平面を第１のフォーマットとは異なる
第２のフォーマットで記憶する第２の記憶手段を受入れ
る手段１２０が設けられている。手段１２０は第２の記
憶手段を記憶バス１３２を介してグラフィックス・コン
トローラ１４０に結合するように構成されている。この
手段１２０は、さらに、第２の記憶手段をデータバス１
３０ａによってグラフィックス・コントローラ１４０に
結合するようにされている。推奨実施例では、第２の記
憶手段もＶＲＡＭである。グラフィックス・コントロー
ラ１４０は、これらの第１と第２の記憶手段中に記憶さ
れたビジュアルデータから合成ピクセルストリームを形
成する手段を含んでいる。
【００２５】手段１６０は合成ピクセルストリーム中の
デジタル情報をアナログ形式に変換する。手段１６０
は、好ましくは、ビデオモニタを駆動するデジタル−ア
ナログ変換器（ＤＡＣ）を含む。この手段１６０はピク
セルバス１５０によってグラフィックス・コントローラ
１４０に結合されている。推奨実施例においては、デー
タバス１３０とデータバス１３０ａは別々の８ビットバ
スである。あるいは、第１の記憶手段１１０と第２の記
憶手段をグラフィックス・コントローラ１４０に結合す
るために１つの１６ビットデータバスを用いてもよい。
また、この他の幅を持ったデータバスを用いることも可
能である。
デジタル情報をアナログ形式に変換する。手段１６０
は、好ましくは、ビデオモニタを駆動するデジタル−ア
ナログ変換器（ＤＡＣ）を含む。この手段１６０はピク
セルバス１５０によってグラフィックス・コントローラ
１４０に結合されている。推奨実施例においては、デー
タバス１３０とデータバス１３０ａは別々の８ビットバ
スである。あるいは、第１の記憶手段１１０と第２の記
憶手段をグラフィックス・コントローラ１４０に結合す
るために１つの１６ビットデータバスを用いてもよい。
また、この他の幅を持ったデータバスを用いることも可
能である。
【００２６】図１はこの発明のベースとなる構成を示
し、第１の記憶手段１１０はＶＲＡＭＢＡＮＫ ０で代
表されている。このベース構成は、例えば、８ビットＣ
ＬＵＴモードで動作させることができる。８ビット／ピ
クセルモードのＶＧＡあるいはＸＧＡシステムと同様
に、このモードでは、ＶＲＡＭ ＢＡＮＫ ０は単一フ
レームバッファ・アーキテクチャ（ＳＦＢＡ）として動
作させることができる。また、８ビットＣＬＵＴモード
は、ベース構成を、この技術分野で公知のように、８ビ
ットＣＬＵＴモード・ハードウェア環境で動作するソフ
トウェア・ビデオサブシステム機能を用いたビデオサブ
システムとして動作させることができる。また、このベ
ース構成は、発明の背景で説明したように、ある限界を
持ったグラフィックス／ビデオ統合性（８ビット／ピク
セル）を有するＳＦＢＡとして動作させることができ
る。８ビットＣＬＵＴモードでは、データバス１３０の
帯域幅は、独立型の８ビットＣＬＵＴグラフィックス・
サブシステムで必要な帯域幅と同じである。
し、第１の記憶手段１１０はＶＲＡＭＢＡＮＫ ０で代
表されている。このベース構成は、例えば、８ビットＣ
ＬＵＴモードで動作させることができる。８ビット／ピ
クセルモードのＶＧＡあるいはＸＧＡシステムと同様
に、このモードでは、ＶＲＡＭ ＢＡＮＫ ０は単一フ
レームバッファ・アーキテクチャ（ＳＦＢＡ）として動
作させることができる。また、８ビットＣＬＵＴモード
は、ベース構成を、この技術分野で公知のように、８ビ
ットＣＬＵＴモード・ハードウェア環境で動作するソフ
トウェア・ビデオサブシステム機能を用いたビデオサブ
システムとして動作させることができる。また、このベ
ース構成は、発明の背景で説明したように、ある限界を
持ったグラフィックス／ビデオ統合性（８ビット／ピク
セル）を有するＳＦＢＡとして動作させることができ
る。８ビットＣＬＵＴモードでは、データバス１３０の
帯域幅は、独立型の８ビットＣＬＵＴグラフィックス・
サブシステムで必要な帯域幅と同じである。
【００２７】第２の記憶手段を受入れる手段１２０を用
いることにより、この発明のベース構成を、第２の記憶
手段、好ましくは、前述したように第２のＶＲＡＭを付
加するのみで、（１）グラフィックス情報とビデオ情報
の両方を記憶し表示する（デュアル・カラー・スペース
・モード）統合システムとして、または、（２）ピクセ
ル深度を深くし、及び／または解像度レベルを高めて、
グラフィックスのみあるいはビデオのみの情報を記憶し
表示する（拡張単一フレームバッファモード）拡張単一
フレームバッファとして動作するように容易に改変（ア
ップグレード）することが出来る。
いることにより、この発明のベース構成を、第２の記憶
手段、好ましくは、前述したように第２のＶＲＡＭを付
加するのみで、（１）グラフィックス情報とビデオ情報
の両方を記憶し表示する（デュアル・カラー・スペース
・モード）統合システムとして、または、（２）ピクセ
ル深度を深くし、及び／または解像度レベルを高めて、
グラフィックスのみあるいはビデオのみの情報を記憶し
表示する（拡張単一フレームバッファモード）拡張単一
フレームバッファとして動作するように容易に改変（ア
ップグレード）することが出来る。
【００２８】デュアル・カラー・スペース・モードで
は、第１のタイプのビジュアルデータが第１のフォーマ
ットで第１の記憶手段１１０に記憶され、第２のタイプ
のビジュアルデータが、第１のフォーマットとは異なる
第２のフォーマットで、第２の記憶手段に記憶される。
例えば、グラフィックスデータを第１の記憶手段１１０
にＲＧＢフォーマットで記憶し、ビデオデータをＹＵＶ
フォーマットで第２の記憶手段に記憶する。拡張単一フ
レームバッファモードでは、好ましくは、第１の記憶手
段１１０と第２の記憶手段は、１６ビット／ピクセルで
システムをビデオ・オンリのシステムとして、または、
グラフィックス・オンリのサブシステムとして動作させ
る。また、この拡張単一フレームバッファモードは、前
述したように、グラフィックスとビデオの統合には限界
（１６ビット／ピクセル）が有るがＳＦＢＡとして動作
させることもできる。
は、第１のタイプのビジュアルデータが第１のフォーマ
ットで第１の記憶手段１１０に記憶され、第２のタイプ
のビジュアルデータが、第１のフォーマットとは異なる
第２のフォーマットで、第２の記憶手段に記憶される。
例えば、グラフィックスデータを第１の記憶手段１１０
にＲＧＢフォーマットで記憶し、ビデオデータをＹＵＶ
フォーマットで第２の記憶手段に記憶する。拡張単一フ
レームバッファモードでは、好ましくは、第１の記憶手
段１１０と第２の記憶手段は、１６ビット／ピクセルで
システムをビデオ・オンリのシステムとして、または、
グラフィックス・オンリのサブシステムとして動作させ
る。また、この拡張単一フレームバッファモードは、前
述したように、グラフィックスとビデオの統合には限界
（１６ビット／ピクセル）が有るがＳＦＢＡとして動作
させることもできる。
【００２９】グラフィックス・コントローラ１４０は、
記憶手段１１０に第１のフォーマットで記憶されている
データと、第２の記憶手段に第２のフォーマットで記憶
されているデータとから、この第２の記憶手段が手段１
２０によって受入れられた時に、合成ピクセルストリー
ムを形成するための手段を含んでいる。好ましい実施例
によれば、ベースシステムがアップグレードされ（例え
ば、第２の記憶手段が手段１２０によって受入れら
れ）、デュアル・カラー・スペース・モードで動作して
いる時は、グラフィックスデータは、８ビットＣＬＵＴ
フォーマットで記憶手段の一方に記憶され、ビデオデー
タは８ビットＹＵＶデータとして他方の記憶手段に記憶
される。デュアル・カラー・スペース・モードにおける
８ビットＹＵＶデータの推奨フォーマットは次の通り
で、各位置は１つのバイトである。
記憶手段１１０に第１のフォーマットで記憶されている
データと、第２の記憶手段に第２のフォーマットで記憶
されているデータとから、この第２の記憶手段が手段１
２０によって受入れられた時に、合成ピクセルストリー
ムを形成するための手段を含んでいる。好ましい実施例
によれば、ベースシステムがアップグレードされ（例え
ば、第２の記憶手段が手段１２０によって受入れら
れ）、デュアル・カラー・スペース・モードで動作して
いる時は、グラフィックスデータは、８ビットＣＬＵＴ
フォーマットで記憶手段の一方に記憶され、ビデオデー
タは８ビットＹＵＶデータとして他方の記憶手段に記憶
される。デュアル・カラー・スペース・モードにおける
８ビットＹＵＶデータの推奨フォーマットは次の通り
で、各位置は１つのバイトである。
【表１】 Ｙa Ｕa Ｙb Ｖa Ｙc Ｕb Ｙd Ｖb Ｙe Ｕc ．．．
【００３０】デュアル・カラー・スペース・モードで
は、ＲＧＢグラフィックスピクセル（ＧＰn ）を表す第
１のピクセルストリームはＹＵＶビデオピクセル（ＶＰ
n ）を表す第２のピクセルストリームと並列に処理され
る。これらの２つの並列ピクセルストリームは次の表２
のフォーマットに従って並列に記憶される。
は、ＲＧＢグラフィックスピクセル（ＧＰn ）を表す第
１のピクセルストリームはＹＵＶビデオピクセル（ＶＰ
n ）を表す第２のピクセルストリームと並列に処理され
る。これらの２つの並列ピクセルストリームは次の表２
のフォーマットに従って並列に記憶される。
【表２】 ＧＰ1 ＧＰ2 ＧＰ3 ＧＰ4 ＧＰ5 ＧＰ6 ＧＰ7 ＧＰ8 ＧＰ9 ．．． Ｙa Ｕa Ｙb Ｖa Ｙc Ｕb Ｙd Ｖb Ｙe ．．．
【００３１】デュアル・カラー・スペース・モードにお
いて、ビデオ・サブシステムによって生成されるピクセ
ル（ＶＰn ）は好ましくは、２４ビットＹＵＶピクセル
から取り出された２４ビットＲＧＢ値である。この２４
ビットＹＵＶピクセルは次の数１に示す式に従って、各
ビデオピクセルＶＰn について求められる。
いて、ビデオ・サブシステムによって生成されるピクセ
ル（ＶＰn ）は好ましくは、２４ビットＹＵＶピクセル
から取り出された２４ビットＲＧＢ値である。この２４
ビットＹＵＶピクセルは次の数１に示す式に従って、各
ビデオピクセルＶＰn について求められる。
【数１】 ＶＰ1 に対しては、Ｙ＝Ｙa ，Ｕ＝Ｕa 及びＶ＝Ｖa ＶＰ2 に対しては、Ｙ＝０．５Ｙa ＋０．５Ｙb ，Ｕ＝０．７５Ｕa ＋０．２ ５Ｕb ，Ｖ＝０．７５Ｖa ＋０．２５Ｖb ＶＰ3 に対しては、Ｙ＝Ｙb ，Ｕ＝０．５Ｕa ＋０．５Ｕb ，Ｖ＝０．５Ｖa ＋０．５Ｖb ＶＰ4 に対しては、Ｙ＝０．５Ｙb ＋０．５Ｙc ，Ｕ＝０．２５Ｕa ＋０．７ ５Ｕb ，Ｖ＝０．２５Ｖa ＋０．７５Ｖb ＶＰ5 に対しては、Ｙ＝Ｙc ，Ｕ＝Ｕb ，Ｖ＝Ｖb ・ ・ ・
【００３２】ＲＧＢ値を形成するために、他のサブサン
プリング技法を用いてもよい。
プリング技法を用いてもよい。
【００３３】好ましい実施例においては、グラフィック
スピクセルを示すか、ビデオピクセルを示すかを決める
ために、グラフィックスピクセル・ストリームに対しク
ロマキーイングが用いられる。表２の例においては、Ｇ
Ｐ3 とＧＰ4 がクロマキー値と等しいピクセル値を持っ
ていたなら、デジタル−アナログ変換器へ供給される合
成グラフィックス／ビデオピクセル・ストリーム（ビジ
ュアル・ピクセル・ストリーム）は次の表３に示すフォ
ーマットを持っていることになる。
スピクセルを示すか、ビデオピクセルを示すかを決める
ために、グラフィックスピクセル・ストリームに対しク
ロマキーイングが用いられる。表２の例においては、Ｇ
Ｐ3 とＧＰ4 がクロマキー値と等しいピクセル値を持っ
ていたなら、デジタル−アナログ変換器へ供給される合
成グラフィックス／ビデオピクセル・ストリーム（ビジ
ュアル・ピクセル・ストリーム）は次の表３に示すフォ
ーマットを持っていることになる。
【表３】 ＧＰ1 ＧＰ2 ＶＰ3 ＶＰ4 ＧＰ5 ＧＰ6 ＧＰ7 ＧＰ8 ＧＰ9 ．．．
【００３４】図２は、この発明の第２の実施例によるビ
ジュアルデータ処理装置２００の動作を説明するブロッ
ク図である。図示の実施例は、ビジュアルデータの第１
のビット平面を第１のフォーマットで記憶するための第
１の記憶手段２１０を含んでいる。第１の記憶手段２１
０は記憶バス２３２を介してグラフィックス・コントロ
ーラ２４０に結合されている。第１の記憶手段２１０と
グラフィックス・コントローラ２４０はまたデータバス
２３０によっても結合されている。この実施例は、さら
に、ビジュアルデータの第２のビット平面を第１のフォ
ーマットとは異なる第２のフォーマットで記憶するため
の第２の記憶手段２２０を含んでいる。この第２の記憶
手段２２０は記憶バス２３２を介してグラフィックス・
コントローラ２４０に結合されている。第２の記憶手段
２２０とグラフィックス・コントローラ２４０はまたデ
ータバス２３０ａによっても結合されている。
ジュアルデータ処理装置２００の動作を説明するブロッ
ク図である。図示の実施例は、ビジュアルデータの第１
のビット平面を第１のフォーマットで記憶するための第
１の記憶手段２１０を含んでいる。第１の記憶手段２１
０は記憶バス２３２を介してグラフィックス・コントロ
ーラ２４０に結合されている。第１の記憶手段２１０と
グラフィックス・コントローラ２４０はまたデータバス
２３０によっても結合されている。この実施例は、さら
に、ビジュアルデータの第２のビット平面を第１のフォ
ーマットとは異なる第２のフォーマットで記憶するため
の第２の記憶手段２２０を含んでいる。この第２の記憶
手段２２０は記憶バス２３２を介してグラフィックス・
コントローラ２４０に結合されている。第２の記憶手段
２２０とグラフィックス・コントローラ２４０はまたデ
ータバス２３０ａによっても結合されている。
【００３５】グラフィックス・コントローラ２４０は上
記第１と第２の記憶手段に記憶されているビジュアルデ
ータから合成ピクセルストリームを形成するための手段
を含んでいる。また、この合成ピクセルストリームを表
示するための手段２６０も設けられている。この手段２
６０はピクセルバス２５０によってグラフィックス・コ
ントローラ２４０に結合されている。推奨実施例におい
ては、データバス２３０とデータバス２３０ａは別々の
８ビットバスである。これに代えて、単一の１６ビット
データバスを用いて、第１の記憶手段２１０と第２の記
憶手段２２０の両方をグラフィックス・コントローラ２
４０に結合してもよい。この他の幅のデータバスも使用
できる。装置２００は、第２の記憶手段が手段１２０に
受入れられた状態の図１に示した装置１００と実質的に
同じ動作をする。従って、装置２００は、上述したデュ
アル・カラー・スペース・モードあるいは拡張単一フレ
ームバッファモードのいずれか一方で動作するように構
成されている。
記第１と第２の記憶手段に記憶されているビジュアルデ
ータから合成ピクセルストリームを形成するための手段
を含んでいる。また、この合成ピクセルストリームを表
示するための手段２６０も設けられている。この手段２
６０はピクセルバス２５０によってグラフィックス・コ
ントローラ２４０に結合されている。推奨実施例におい
ては、データバス２３０とデータバス２３０ａは別々の
８ビットバスである。これに代えて、単一の１６ビット
データバスを用いて、第１の記憶手段２１０と第２の記
憶手段２２０の両方をグラフィックス・コントローラ２
４０に結合してもよい。この他の幅のデータバスも使用
できる。装置２００は、第２の記憶手段が手段１２０に
受入れられた状態の図１に示した装置１００と実質的に
同じ動作をする。従って、装置２００は、上述したデュ
アル・カラー・スペース・モードあるいは拡張単一フレ
ームバッファモードのいずれか一方で動作するように構
成されている。
【００３６】上述したこの発明の推奨実施例は２つの８
ビットＶＲＡＭを用いているが、この発明はこれに限定
されるものではない。例えば、複数の付加ＶＲＡＭを受
入れるための手段を持った単一のＶＲＡＭを用いること
もできる。また、ＶＲＡＭの全てが同じピクセル深度を
持っている必要はない。例えば、ＶＲＡＭ ＢＡＮＫ０
を８ビットＶＲＡＭとして８ビット／ピクセルのグラフ
ィックスデータを記憶させ、ＶＲＡＭ ＢＡＮＫ１を１
６ビット／ピクセルのビデオデータを記憶する２つの８
ビットＶＲＡＭまたは１つの１６ビットＶＲＡＭとする
ことができる。
ビットＶＲＡＭを用いているが、この発明はこれに限定
されるものではない。例えば、複数の付加ＶＲＡＭを受
入れるための手段を持った単一のＶＲＡＭを用いること
もできる。また、ＶＲＡＭの全てが同じピクセル深度を
持っている必要はない。例えば、ＶＲＡＭ ＢＡＮＫ０
を８ビットＶＲＡＭとして８ビット／ピクセルのグラフ
ィックスデータを記憶させ、ＶＲＡＭ ＢＡＮＫ１を１
６ビット／ピクセルのビデオデータを記憶する２つの８
ビットＶＲＡＭまたは１つの１６ビットＶＲＡＭとする
ことができる。
【００３７】グラフィックスピクセルが８ビットで、ビ
デオピクセルが１６ビットであれば、ＶＲＡＭのビデオ
及びグラフィックス両バンクに対し同じデータ転送アド
レスを用いても、うまく働かない。なぜなら、グラフィ
ックス・ビット・マップとビデオ・ビット・マップのピ
ッチが同じでないためである。例えば、ビデオ情報とグ
ラフィックス情報に別々のバッファを用いているシステ
ムでは、２つのサブシステムが水平方向のピクセルの数
が同じである必要はない。例えば、前にも述べたよう
に、ビデオが３５２ビデオピクセル／ラインで、グラフ
ィックスが１０２４ピクセル／ラインであるようなシス
テムも可能である。メモリを有効に用いるためには、ビ
デオピクセルデータは、必ずしもグラフィックスピクセ
ルデータ用のメモリ位置に対し１対１の対応関係を持っ
たメモリ位置に記憶されるとは限らない。その場合は、
グラフィックスデータを記憶するＶＲＡＭバンクとビデ
オデータを記憶するＶＲＡＭバンクに対して異なるデー
タ転送アドレスを生成する必要がある。
デオピクセルが１６ビットであれば、ＶＲＡＭのビデオ
及びグラフィックス両バンクに対し同じデータ転送アド
レスを用いても、うまく働かない。なぜなら、グラフィ
ックス・ビット・マップとビデオ・ビット・マップのピ
ッチが同じでないためである。例えば、ビデオ情報とグ
ラフィックス情報に別々のバッファを用いているシステ
ムでは、２つのサブシステムが水平方向のピクセルの数
が同じである必要はない。例えば、前にも述べたよう
に、ビデオが３５２ビデオピクセル／ラインで、グラフ
ィックスが１０２４ピクセル／ラインであるようなシス
テムも可能である。メモリを有効に用いるためには、ビ
デオピクセルデータは、必ずしもグラフィックスピクセ
ルデータ用のメモリ位置に対し１対１の対応関係を持っ
たメモリ位置に記憶されるとは限らない。その場合は、
グラフィックスデータを記憶するＶＲＡＭバンクとビデ
オデータを記憶するＶＲＡＭバンクに対して異なるデー
タ転送アドレスを生成する必要がある。
【００３８】異なるタイプのビジュアルデータ、例え
ば、グラフィックスデータとビデオデータを記憶するＶ
ＲＡＭバンクに対する異なるデータ転送アドレスを発生
させる１つの方法が図３に示されている。図３はＶＲＡ
Ｍ ＢＡＮＫ０とＶＲＡＭ ＢＡＮＫ１に記憶されてい
るビデオデータとグラフィックスデータに対するデータ
転送アドレスを発生するための好ましい実施例を示すタ
イミング図である。この方法では、グラフィックス・コ
ントローラ１４０によって生成される第２の行アドレス
ストローブ（ＲＡＳ）信号を付加すること、及び、好ま
しくは水平ブランキング期間中に２つのデータ転送（Ｄ
Ｔ）サイクルを、一方をグラフィックスデータ記憶手段
用に、他方をビデオデータ記憶手段用に生成する必要が
ある。
ば、グラフィックスデータとビデオデータを記憶するＶ
ＲＡＭバンクに対する異なるデータ転送アドレスを発生
させる１つの方法が図３に示されている。図３はＶＲＡ
Ｍ ＢＡＮＫ０とＶＲＡＭ ＢＡＮＫ１に記憶されてい
るビデオデータとグラフィックスデータに対するデータ
転送アドレスを発生するための好ましい実施例を示すタ
イミング図である。この方法では、グラフィックス・コ
ントローラ１４０によって生成される第２の行アドレス
ストローブ（ＲＡＳ）信号を付加すること、及び、好ま
しくは水平ブランキング期間中に２つのデータ転送（Ｄ
Ｔ）サイクルを、一方をグラフィックスデータ記憶手段
用に、他方をビデオデータ記憶手段用に生成する必要が
ある。
【００３９】好ましい実施例のＶＲＡＭにおいては、読
出し転送は、ＶＲＡＭのＲＡＭアレーからの選択された
行のデータを直列アドレスメモリ（ＳＡＭ）レジスタに
ロードすることからなる。読出し転送は、行アドレスス
トローブ（ＲＡＳ）信号の立下がりエッジにおいてデー
タ転送／出力イネーブル（ＤＴ／ＯＥ）信号を低に保持
することによって行う。ＲＡＳ信号の立下がりエッジで
選択された行アドレスはＳＡＭに転送されるべきＲＡＭ
の行を決定する。実際のデータ転送はＤＴ／ＯＥ信号の
立上がりエッジで完了する。データ転送が完了するとＶ
ＲＡＭの直列入力出力（ＳＩＯ）線が出力モードにセッ
トされる。
出し転送は、ＶＲＡＭのＲＡＭアレーからの選択された
行のデータを直列アドレスメモリ（ＳＡＭ）レジスタに
ロードすることからなる。読出し転送は、行アドレスス
トローブ（ＲＡＳ）信号の立下がりエッジにおいてデー
タ転送／出力イネーブル（ＤＴ／ＯＥ）信号を低に保持
することによって行う。ＲＡＳ信号の立下がりエッジで
選択された行アドレスはＳＡＭに転送されるべきＲＡＭ
の行を決定する。実際のデータ転送はＤＴ／ＯＥ信号の
立上がりエッジで完了する。データ転送が完了するとＶ
ＲＡＭの直列入力出力（ＳＩＯ）線が出力モードにセッ
トされる。
【００４０】ＳＡＭの直列ポインタの開始アドレスは、
列アドレスストローブ（ＣＡＳ）信号の立下がりエッジ
で選択される列アドレスによって決められる。図３にお
いて、ＧＲＡＳはグラフィックスＶＲＡＭに供給される
ＲＡＳ信号を、ＶＲＡＳはビデオ記憶手段に供給される
ＲＡＳ信号を、Ｇ ＤＡＴＡはＲＡＭアレーからＳＡＭ
レジスタに転送されるグラフィックスデータを、Ｖ Ｄ
ＡＴＡはＲＡＭアレーからＳＡＭレジスタに転送される
ビデオデータを表す。
列アドレスストローブ（ＣＡＳ）信号の立下がりエッジ
で選択される列アドレスによって決められる。図３にお
いて、ＧＲＡＳはグラフィックスＶＲＡＭに供給される
ＲＡＳ信号を、ＶＲＡＳはビデオ記憶手段に供給される
ＲＡＳ信号を、Ｇ ＤＡＴＡはＲＡＭアレーからＳＡＭ
レジスタに転送されるグラフィックスデータを、Ｖ Ｄ
ＡＴＡはＲＡＭアレーからＳＡＭレジスタに転送される
ビデオデータを表す。
【００４１】異なるタイプのビジュアルデータ、例え
ば、グラフィックスデータ及びビデオデータを記憶する
ＶＲＡＭバンクに対する異なるデータ転送アドレスを発
生させるための別の方法が図４に示されている。この方
法は、グラフィックス・コントローラ１４０によって生
成される第２のＲＡＳ信号の付加と、グラフィックス・
コントローラ１４０によって生成される第２の列アドレ
スストローブ（ＣＡＳ）信号とを必要とする。グラフィ
ックス・コントローラ１４０は、単一の引き伸ばされた
ＤＴサイクルを発生し、グラフィックス及びビデオに対
するアドレスが、ＲＡＳ信号と同様、互い違いになって
いる。両方の転送を完了するための時間は図３に示す方
法の場合に較べて短くなっているが、余分のピンを、フ
レームバッファ毎に、１本をＲＡＳ信号用に、１本をＣ
ＡＳ信号用に必要とする。
ば、グラフィックスデータ及びビデオデータを記憶する
ＶＲＡＭバンクに対する異なるデータ転送アドレスを発
生させるための別の方法が図４に示されている。この方
法は、グラフィックス・コントローラ１４０によって生
成される第２のＲＡＳ信号の付加と、グラフィックス・
コントローラ１４０によって生成される第２の列アドレ
スストローブ（ＣＡＳ）信号とを必要とする。グラフィ
ックス・コントローラ１４０は、単一の引き伸ばされた
ＤＴサイクルを発生し、グラフィックス及びビデオに対
するアドレスが、ＲＡＳ信号と同様、互い違いになって
いる。両方の転送を完了するための時間は図３に示す方
法の場合に較べて短くなっているが、余分のピンを、フ
レームバッファ毎に、１本をＲＡＳ信号用に、１本をＣ
ＡＳ信号用に必要とする。
【００４２】異なるタイプのビジュアルデータ、例え
ば、グラフィックスデータとビデオデータを記憶するＶ
ＲＡＭバンク用の異なるデータ転送アドレスを発生する
さらに別の方法が図５に示されている。この方法には、
グラフィックス・コントローラ１４０によって生成され
る第２のＲＡＳ信号と、正確に同じ時間にビデオ及びグ
ラフィックスＶＲＡＭに向けられるＤＴサイクルを発生
する第２のＶＲＡＭアドレスバスとを付加する必要があ
る。この方法は両方の転送を完了する時間が最短である
が、追加されるピンの数が最も多い。即ち、１本をＲＡ
Ｓに、１本をＣＡＳに、さらに１本をＡＤＤＲＥＳＳバ
スに必要とし、今世代のＶＲＡＭでは合計９〜１０本の
ピンを必要とする。
ば、グラフィックスデータとビデオデータを記憶するＶ
ＲＡＭバンク用の異なるデータ転送アドレスを発生する
さらに別の方法が図５に示されている。この方法には、
グラフィックス・コントローラ１４０によって生成され
る第２のＲＡＳ信号と、正確に同じ時間にビデオ及びグ
ラフィックスＶＲＡＭに向けられるＤＴサイクルを発生
する第２のＶＲＡＭアドレスバスとを付加する必要があ
る。この方法は両方の転送を完了する時間が最短である
が、追加されるピンの数が最も多い。即ち、１本をＲＡ
Ｓに、１本をＣＡＳに、さらに１本をＡＤＤＲＥＳＳバ
スに必要とし、今世代のＶＲＡＭでは合計９〜１０本の
ピンを必要とする。
【００４３】全てのフレームバッファの制御機能が１つ
のコントローラに集められている場合には、スクリーン
のリフレッシュのためのデータ転送サイクルを最も迅速
な方法で行って、ＶＲＡＭ帯域幅の出来るだけ多くをス
クリーン・リフレッシュ以外の機能に使うことができる
ようにすることが望ましい。このような機能には、例え
ば、作図動作とか、ビデオフレームの更新等がある。ス
クリーン・リフレッシュに関係する機能を同時に実行す
ると、フレーム記憶装置が更に有効に活用できる。デー
タ転送機能は、フレームバッファの構成を簡単にした
り、あるいはより簡単なＶＲＡＭを用いるために、水平
リトレース期間中に行うことが望ましいが、そのように
すると、スクリーン・リフレッシュ関連機能の実行に利
用できる時間にさらに制限が加わってしまう。
のコントローラに集められている場合には、スクリーン
のリフレッシュのためのデータ転送サイクルを最も迅速
な方法で行って、ＶＲＡＭ帯域幅の出来るだけ多くをス
クリーン・リフレッシュ以外の機能に使うことができる
ようにすることが望ましい。このような機能には、例え
ば、作図動作とか、ビデオフレームの更新等がある。ス
クリーン・リフレッシュに関係する機能を同時に実行す
ると、フレーム記憶装置が更に有効に活用できる。デー
タ転送機能は、フレームバッファの構成を簡単にした
り、あるいはより簡単なＶＲＡＭを用いるために、水平
リトレース期間中に行うことが望ましいが、そのように
すると、スクリーン・リフレッシュ関連機能の実行に利
用できる時間にさらに制限が加わってしまう。
【００４４】上述した、異なるデータ転送アドレスの発
生法の中、最初の２つでは、メモリ・コントローラは付
加されるフレームバッファに対し、最少の付加ピン数で
サポートを付加することができる。さらに第２番目と第
３番目の方法では、スクリーン・リフレッシュ関連のＶ
ＲＡＭサイクルを実行するのに必要な時間を短縮でき
る。この第２番目と第３番目の方法は、複数フレームバ
ッファにおけるスクリーン・リフレッシュ用のデータ転
送サイクルを実行することに関連したスケジューリン
グ、アービトレーション事象（イベント）が１つしか必
要でないことにより、グラフィックス・コントローラの
高集積化を簡単にあるいは可能にする。
生法の中、最初の２つでは、メモリ・コントローラは付
加されるフレームバッファに対し、最少の付加ピン数で
サポートを付加することができる。さらに第２番目と第
３番目の方法では、スクリーン・リフレッシュ関連のＶ
ＲＡＭサイクルを実行するのに必要な時間を短縮でき
る。この第２番目と第３番目の方法は、複数フレームバ
ッファにおけるスクリーン・リフレッシュ用のデータ転
送サイクルを実行することに関連したスケジューリン
グ、アービトレーション事象（イベント）が１つしか必
要でないことにより、グラフィックス・コントローラの
高集積化を簡単にあるいは可能にする。
【００４５】前述した異なるデータ転送アドレスの発生
方法は、同じく前述したように、各フレーム記憶装置内
のピクセル分のデータを表すために異なる数のビットを
必要とする、グラフィックス及び／またはビデオデータ
の符号化に関連して特に有用である。これにより、この
発明のビジュアル・フレームァバッファ・アーキテクチ
ャのシステム・インテグレータは、デュアル・フレーム
バッファあるいは多フレームバッファが、記憶に対する
条件に関して、グラフィックス・データ・タイプ（カラ
ー・ルックアップ・テーブル・エントリあるいはＲＧＢ
値）とビデオ・データ・タイプ（全てまたは一部の成分
をサブサンプルした場合も含めた、ＹＵＶあるいはＹＣ
ｒＣｂシーケンス）との間のトレードオフができるよう
に設計することができる。
方法は、同じく前述したように、各フレーム記憶装置内
のピクセル分のデータを表すために異なる数のビットを
必要とする、グラフィックス及び／またはビデオデータ
の符号化に関連して特に有用である。これにより、この
発明のビジュアル・フレームァバッファ・アーキテクチ
ャのシステム・インテグレータは、デュアル・フレーム
バッファあるいは多フレームバッファが、記憶に対する
条件に関して、グラフィックス・データ・タイプ（カラ
ー・ルックアップ・テーブル・エントリあるいはＲＧＢ
値）とビデオ・データ・タイプ（全てまたは一部の成分
をサブサンプルした場合も含めた、ＹＵＶあるいはＹＣ
ｒＣｂシーケンス）との間のトレードオフができるよう
に設計することができる。
【００４６】以上説明したところから理解されるよう
に、この発明のビジュアル・フレームバッファ・アーキ
テクチャは、幾つかのレベルの動作性能を持たせること
のできるスケーラブル（性能可変の）アーキテクチャで
ある。ベースアーキテクチャにＶＲＡＭ ＢＡＮＫ１
（これはデュアル・カラー・スペース・モードを提供す
る）を付加するだけで、ソフトウェアのみの復号プログ
ラムで動作性能及びスクリーン前面性能を相当に改良す
ることができる。システムアップをさらに進める次の段
階は、ビデオ・アクセラレータの追加である。低価格の
機能が制限されたビデオ・アクセラレータにより、ソフ
トウェアのみによるアプローチの場合よりも大きな改善
を行うことができる。高性能のビデオ・アクセラレータ
を付加すると、機能に制限のあるビデオ・アクセラレー
タを付加した場合よりもさらに大きな動作性能の改善が
達成される。
に、この発明のビジュアル・フレームバッファ・アーキ
テクチャは、幾つかのレベルの動作性能を持たせること
のできるスケーラブル（性能可変の）アーキテクチャで
ある。ベースアーキテクチャにＶＲＡＭ ＢＡＮＫ１
（これはデュアル・カラー・スペース・モードを提供す
る）を付加するだけで、ソフトウェアのみの復号プログ
ラムで動作性能及びスクリーン前面性能を相当に改良す
ることができる。システムアップをさらに進める次の段
階は、ビデオ・アクセラレータの追加である。低価格の
機能が制限されたビデオ・アクセラレータにより、ソフ
トウェアのみによるアプローチの場合よりも大きな改善
を行うことができる。高性能のビデオ・アクセラレータ
を付加すると、機能に制限のあるビデオ・アクセラレー
タを付加した場合よりもさらに大きな動作性能の改善が
達成される。
【００４７】この発明は、その精神或いは基本的な属性
から逸脱することなく、他の特定の形態で実施できる。
から逸脱することなく、他の特定の形態で実施できる。
【図１】この発明の第１の推奨実施例の動作を説明する
ブロック図である。
ブロック図である。
【図２】この発明の第２の推奨実施例の動作を説明する
ブロック図である。
ブロック図である。
【図３】この発明に従って、異なるタイプのビジュアル
データを記憶する２つのメモリバンクに対する異なるデ
ータ転送アドレスを発生させるための推奨実施例を説明
するタイミング図である。
データを記憶する２つのメモリバンクに対する異なるデ
ータ転送アドレスを発生させるための推奨実施例を説明
するタイミング図である。
【図４】この発明に従って、異なるタイプのビジュアル
データを記憶する２つのメモリバンクに対する異なるデ
ータ転送アドレスを発生させるための別の推奨実施例を
説明するタイミング図である。
データを記憶する２つのメモリバンクに対する異なるデ
ータ転送アドレスを発生させるための別の推奨実施例を
説明するタイミング図である。
【図５】この発明に従って、異なるタイプのビジュアル
データを記憶する２つのメモリバンクに対する異なるデ
ータ転送アドレスを発生させるためのさらに別の推奨実
施例を説明するタイミング図である。
データを記憶する２つのメモリバンクに対する異なるデ
ータ転送アドレスを発生させるためのさらに別の推奨実
施例を説明するタイミング図である。
１１０ 第１の記憶手段 １４０ グラフィックス・コントローラ １２０ 付加記憶手段を受入れる手段 １６０ アナログ信号生成手段 ２２０ 第２の記憶手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サージ ルトマン アメリカ合衆国 カリフオルニア州 95006 ボールダー・クリーク ローガ ン・クリーク・ロード 538
Claims (43)
- 【請求項１】 ビジュアルデータの第１のビット平面を
第１のフォーマットで記憶するための第１の記憶手段
と；データバスと記憶バスによって上記第１の記憶手段
に結合されているグラフィックス・コントローラと；上
記第１のフォーマットとは異なる少なくとも１つの別の
フォーマットでビジュアルデータの少なくとも１つの別
のビット平面を記憶するための、データバスと記憶バス
によって上記グラフィックス・コントローラに結合され
ている少なくとも１つの付加的な記憶手段を受入れる手
段と；上記第１の記憶手段に記憶された上記ビジュアル
データと上記少なくとも１つの付加記憶手段に記憶され
た上記ビジュアルデータからピクセルストリームを形成
する手段と；上記グラフィックス・コントローラに結合
されており、上記ピクセルストリームを表すアナログ信
号を発生するための手段と；を備えてなるビジュアルデ
ータ処理装置。 - 【請求項２】 上記ピクセルストリームを形成する手段
が、上記第１の記憶手段に記憶されている上記ビジュア
ルデータと上記少なくとも１つの付加記憶手段に記憶さ
れている上記ビジュアルデータとから合成ピクセルスト
リームを形成する手段を含むものである、請求項１に記
載の装置。 - 【請求項３】 上記合成ピクセルストリームの形成にク
ロマキーイングが用いられる、請求項２に記載の装置。 - 【請求項４】 さらに、上記記憶手段の各々に対して少
なくとも１つのタイプのデータ転送アドレスを予め定め
られた時間に発生する手段を備えている、請求項２に記
載の装置。 - 【請求項５】 実質的に同じ時間に各記憶手段に対し、
同じタイプのデータ転送アドレスが生成される、請求項
４に記載の装置。 - 【請求項６】 各記憶手段に対し、同じタイプのデータ
転送アドレスが順次生成される、請求項４に記載の装
置。 - 【請求項７】 各記憶手段に対し、同じタイプのデータ
転送アドレスが互いに重なりあう時間関係で生成され
る、請求項４に記載の装置。 - 【請求項８】 上記少なくとも１つの付加記憶手段を受
入れる手段が、上記第１のフォーマットとは異なる第２
のフォーマットでビジュアルデータの第２のビット平面
を記憶するための第２の記憶手段を受入れる手段を含ん
でおり、上記第２の記憶手段はデータバスと記憶バスに
よって上記グラフィックス・コントローラに結合されて
いる、請求項１に記載の装置。 - 【請求項９】 上記第１の記憶手段に記憶された上記ビ
ジュアルデータと上記第２の記憶手段に記憶された上記
ビジュアルデータが互いに異なる空間解像度で記憶され
た画像を表すものである、請求項８に記載の装置。 - 【請求項１０】 上記第２の記憶手段がデータを選択的
に上記第１のフォーマットで記憶するようにされてい
る、請求項８に記載の装置。 - 【請求項１１】 上記グラフィックス・コントローラを
上記第１の記憶手段に結合する上記データバスと上記グ
ラフィックス・コントローラを上記第２の記憶手段に結
合する上記データバスが１つのデータバスからなるもの
である、請求項８に記載の装置。 - 【請求項１２】 上記グラフィックス・コントローラを
上記第１の記憶手段に結合する上記データバスと上記グ
ラフィックス・コントローラを上記第２の記憶手段に結
合する上記データバスが別々のデータバスからなるもの
である、請求項８に記載の装置。 - 【請求項１３】 上記グラフィックス・コントローラを
上記第１の記憶手段に結合する上記記憶バスと上記グラ
フィックス・コントローラを上記第２の記憶手段に結合
する上記記憶バスが１つの記憶バスからなるものであ
る、請求項８に記載の装置。 - 【請求項１４】 上記ピクセルストリームを形成する手
段が、上記第１の記憶手段に記憶されている上記ビジュ
アルデータと上記第２の記憶手段に記憶されている上記
ビジュアルデータとから合成ピクセルストリームを形成
する手段からなるものである、請求項８に記載の装置。 - 【請求項１５】 上記合成ピクセルストリームの形成に
クロマキーイングが用いられる、請求項１４に記載の装
置。 - 【請求項１６】 さらに、上記記憶手段の各々に対して
少なくとも１つのタイプのデータ転送アドレスを予め定
められた時間に発生する手段を備えている、請求項１４
に記載の装置。 - 【請求項１７】 実質的に同じ時間に各記憶手段に対
し、同じタイプのデータ転送アドレスが生成される、請
求項１６に記載の装置。 - 【請求項１８】 各記憶手段に対し、同じタイプのデー
タ転送アドレスが順次生成される、請求項１６に記載の
装置。 - 【請求項１９】 各記憶手段に対し、同じタイプのデー
タ転送アドレスが互いに重なりあう時間関係で生成され
る、請求項１６に記載の装置。 - 【請求項２０】 ビジュアルデータの第１のビット平面
を第１のフォーマットで記憶するための第１の記憶手段
と；データバスと記憶バスによって上記第１の記憶手段
に結合されているグラフィックス・コントローラと；上
記第１のフォーマットとは異なる少なくとも１つの別の
フォーマットでビジュアルデータの少なくとも１つの別
のビット平面を記憶するための、データバスと記憶バス
によって上記グラフィックス・コントローラに結合され
ている少なくとも１つの付加的な記憶手段と；上記第１
の記憶手段に記憶された上記ビジュアルデータと上記少
なくとも１つの付加記憶手段に記憶された上記ビジュア
ルデータからピクセルストリームを形成する手段と；上
記グラフィックス・コントローラに結合されており、上
記ピクセルストリームを表すアナログ信号を発生するた
めの手段と；を備えてなるビジュアルデータ処理装置。 - 【請求項２１】 上記ピクセルストリームを形成する手
段が、上記第１の記憶手段に記憶されている上記ビジュ
アルデータと上記少なくとも１つの付加記憶手段に記憶
されている上記ビジュアルデータとから合成ピクセルス
トリームを形成する手段を含むものである、請求項２０
に記載の装置。 - 【請求項２２】 上記合成ピクセルストリームの形成に
クロマキーイングが用いられる、請求項２１に記載の装
置。 - 【請求項２３】 さらに、上記記憶手段の各々に対して
少なくとも１つのタイプのデータ転送アドレスを予め定
められた時間に発生する手段を備えている、請求項２１
に記載の装置。 - 【請求項２４】 実質的に同じ時間に各記憶手段に対
し、同じタイプのデータ転送アドレスが生成される、請
求項２３に記載の装置。 - 【請求項２５】 各記憶手段に対し、同じタイプのデー
タ転送アドレスが順次生成される、請求項２３に記載の
装置。 - 【請求項２６】 各記憶手段に対し、同じタイプのデー
タ転送アドレスが互いに重なりあう時間関係で生成され
る、請求項２３に記載の装置。 - 【請求項２７】 上記少なくとも１つの付加記憶手段
が、上記第１のフォーマットとは異なる第２のフォーマ
ットでビジュアルデータの第２のビット平面を記憶する
ための第２の記憶手段を含んでおり、上記第２の記憶手
段はデータバスと記憶バスによって上記グラフィックス
・コントローラに結合されている、請求項２０に記載の
装置。 - 【請求項２８】 上記第１の記憶手段に記憶された上記
ビジュアルデータと上記第２の記憶手段に記憶された上
記ビジュアルデータが互いに異なる空間解像度で記憶さ
れた画像を表すものである、請求項２７に記載の装置。 - 【請求項２９】 上記第２の記憶手段がデータを選択的
に上記第１のフォーマットで記憶するようにされてい
る、請求項２７に記載の装置。 - 【請求項３０】 上記グラフィックス・コントローラを
上記第１の記憶手段に結合する上記データバスと上記グ
ラフィックス・コントローラを上記第２の記憶手段に結
合する上記データバスが１つのデータバスからなるもの
である、請求項２７に記載の装置。 - 【請求項３１】 上記グラフィックス・コントローラを
上記第１の記憶手段に結合する上記データバスと上記グ
ラフィックス・コントローラを上記第２の記憶手段に結
合する上記データバスが別々のデータバスからなるもの
である、請求項２７に記載の装置。 - 【請求項３２】 上記グラフィックス・コントローラを
上記第１の記憶手段に結合する上記記憶バスと上記グラ
フィックス・コントローラを上記第２の記憶手段に結合
する上記記憶バスが１つの記憶バスからなるものであ
る、請求項２７に記載の装置。 - 【請求項３３】 上記ピクセルストリームを形成する手
段が、上記第１の記憶手段に記憶されている上記ビジュ
アルデータと上記第２の記憶手段に記憶されている上記
ビジュアルデータとから合成ピクセルストリームを形成
する手段からなるものである、請求項２７に記載の装
置。 - 【請求項３４】 上記合成ピクセルストリームの形成に
クロマキーイングが用いられる、請求項３３に記載の装
置。 - 【請求項３５】 さらに、上記記憶手段の各々に対して
少なくとも１つのタイプのデータ転送アドレスを予め定
められた時間に発生する手段を備えている、請求項３３
に記載の装置。 - 【請求項３６】 実質的に同じ時間に各記憶手段に対
し、同じタイプのデータ転送アドレスが生成される、請
求項３５に記載の装置。 - 【請求項３７】 各記憶手段に対し、同じタイプのデー
タ転送アドレスが順次生成される、請求項３５に記載の
装置。 - 【請求項３８】 各記憶手段に対し、同じタイプのデー
タ転送アドレスが互いに重なりあう時間関係で生成され
る、請求項３５に記載の装置。 - 【請求項３９】 上記第１の記憶手段が第１のビデオＲ
ＡＭを含み、上記第２の記憶手段が第２のビデオＲＡＭ
を含むものである、請求項３３に記載の装置。 - 【請求項４０】 さらに、上記ビデオＲＡＭの各々に対
して少なくとも１つのタイプのデータ転送アドレスを予
め定められた時間に発生する手段を備えている、請求項
３９に記載の装置。 - 【請求項４１】 実質的に同じ時間に各ビデオＲＡＭに
対し、同じタイプのデータ転送アドレスが生成される、
請求項４０に記載の装置。 - 【請求項４２】 各ビデオＲＡＭに対し、同じタイプの
データ転送アドレスが順次生成される、請求項４０に記
載の装置。 - 【請求項４３】 各ビデオＲＡＭに対し、同じタイプの
データ転送アドレスが互いに重なりあう時間関係で生成
される、請求項４０に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US901434 | 1986-08-28 | ||
| US07/901,434 US5345554A (en) | 1992-04-17 | 1992-06-19 | Visual frame buffer architecture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0651752A true JPH0651752A (ja) | 1994-02-25 |
Family
ID=25414184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5172729A Withdrawn JPH0651752A (ja) | 1992-06-19 | 1993-06-18 | ビジュアルデータ処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5345554A (ja) |
| EP (1) | EP0574747A3 (ja) |
| JP (1) | JPH0651752A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0236204A (ja) * | 1988-07-26 | 1990-02-06 | Kanegafuchi Chem Ind Co Ltd | 官能性末端を有するイソブチレン系ポリマーの製造法 |
| JPH0255706A (ja) * | 1988-08-19 | 1990-02-26 | Kanegafuchi Chem Ind Co Ltd | 官能性末端を有するイソブチレン系ポリマー |
| JPH0255705A (ja) * | 1988-08-19 | 1990-02-26 | Kanegafuchi Chem Ind Co Ltd | 官能性末端を有するイソブチレン系ポリマーの製造法 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5581279A (en) * | 1991-12-23 | 1996-12-03 | Cirrus Logic, Inc. | VGA controller circuitry |
| EP0656142B1 (en) * | 1992-04-17 | 1999-06-16 | Intel Corporation | Visual frame buffer architecture |
| US20020091850A1 (en) | 1992-10-23 | 2002-07-11 | Cybex Corporation | System and method for remote monitoring and operation of personal computers |
| US5890190A (en) * | 1992-12-31 | 1999-03-30 | Intel Corporation | Frame buffer for storing graphics and video data |
| DE69423418T2 (de) * | 1993-11-02 | 2000-09-21 | Texas Instruments Inc., Dallas | Vorrichtung und Verfahren für graphische Daten für Fernsehempfänger |
| US5454107A (en) * | 1993-11-30 | 1995-09-26 | Vlsi Technologies | Cache memory support in an integrated memory system |
| EP1005010A3 (en) * | 1994-03-16 | 2001-10-24 | Brooktree Corporation | Method for processing data in a multimedia graphics system |
| US5696527A (en) * | 1994-12-12 | 1997-12-09 | Aurvision Corporation | Multimedia overlay system for graphics and video |
| US5896140A (en) * | 1995-07-05 | 1999-04-20 | Sun Microsystems, Inc. | Method and apparatus for simultaneously displaying graphics and video data on a computer display |
| US5835134A (en) * | 1995-10-13 | 1998-11-10 | Digital Equipment Corporation | Calibration and merging unit for video adapters |
| US5850266A (en) * | 1995-12-22 | 1998-12-15 | Cirrus Logic, Inc. | Video port interface supporting multiple data formats |
| US5754170A (en) * | 1996-01-16 | 1998-05-19 | Neomagic Corp. | Transparent blocking of CRT refresh fetches during video overlay using dummy fetches |
| US5874969A (en) * | 1996-07-01 | 1999-02-23 | Sun Microsystems, Inc. | Three-dimensional graphics accelerator which implements multiple logical buses using common data lines for improved bus communication |
| US5821949A (en) * | 1996-07-01 | 1998-10-13 | Sun Microsystems, Inc. | Three-dimensional graphics accelerator with direct data channels for improved performance |
| US6542162B1 (en) | 1998-06-15 | 2003-04-01 | International Business Machines Corporation | Color mapped and direct color OSD region processor with support for 4:2:2 profile decode function |
| US6115760A (en) * | 1998-08-24 | 2000-09-05 | 3Com Corporation | Intelligent scaleable FIFO buffer circuit for interfacing between digital domains |
| ATE354824T1 (de) | 1998-09-22 | 2007-03-15 | Avocent Huntsville Corp | System zum fernzugriff auf personalcomputer |
| US6774918B1 (en) | 2000-06-28 | 2004-08-10 | Koninklijke Philips Electronics N.V. | Video overlay processor with reduced memory and bus performance requirements |
| WO2001001679A1 (en) * | 1999-06-30 | 2001-01-04 | Koninklijke Philips Electronics N.V. | Video processing |
| US7117135B2 (en) * | 2002-05-14 | 2006-10-03 | Cae Inc. | System for providing a high-fidelity visual display coordinated with a full-scope simulation of a complex system and method of using same for training and practice |
| US20110032272A1 (en) * | 2009-08-06 | 2011-02-10 | Panasonic Corporation | Video processing apparatus |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5716487A (en) * | 1980-04-11 | 1982-01-27 | Ampex | Computer graphic system |
| US4494144A (en) * | 1982-06-28 | 1985-01-15 | At&T Bell Laboratories | Reduced bandwidth video transmission |
| JPH0690596B2 (ja) * | 1985-04-30 | 1994-11-14 | 日本電装株式会社 | 電子地図表示装置 |
| US4791112A (en) * | 1987-02-02 | 1988-12-13 | The Boc Group, Inc. | N-heterocyclic-N-(4-piperidyl)amides and pharmaceutical compositions and methods employing such compounds |
| US4991014A (en) * | 1987-02-20 | 1991-02-05 | Nec Corporation | Key signal producing apparatus for video picture composition |
| US4907086A (en) * | 1987-09-04 | 1990-03-06 | Texas Instruments Incorporated | Method and apparatus for overlaying a displayable image with a second image |
| US4979130A (en) * | 1987-10-19 | 1990-12-18 | Industrial Technology Research Institute | Method of creating hollow multistroke characters |
| US4991110A (en) * | 1988-09-13 | 1991-02-05 | Silicon Graphics, Inc. | Graphics processor with staggered memory timing |
| JP2966420B2 (ja) * | 1988-09-30 | 1999-10-25 | シャープ株式会社 | 情報処理装置 |
| US4994912A (en) * | 1989-02-23 | 1991-02-19 | International Business Machines Corporation | Audio video interactive display |
| US5179639A (en) * | 1990-06-13 | 1993-01-12 | Massachusetts General Hospital | Computer display apparatus for simultaneous display of data of differing resolution |
| EP0656142B1 (en) * | 1992-04-17 | 1999-06-16 | Intel Corporation | Visual frame buffer architecture |
-
1992
- 1992-06-19 US US07/901,434 patent/US5345554A/en not_active Expired - Lifetime
-
1993
- 1993-05-26 EP EP19930108488 patent/EP0574747A3/en not_active Withdrawn
- 1993-06-18 JP JP5172729A patent/JPH0651752A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0236204A (ja) * | 1988-07-26 | 1990-02-06 | Kanegafuchi Chem Ind Co Ltd | 官能性末端を有するイソブチレン系ポリマーの製造法 |
| JP2700251B2 (ja) * | 1988-07-26 | 1998-01-19 | 鐘淵化学工業株式会社 | 官能性末端を有するイソブチレン系ポリマーの製造法 |
| JPH0255706A (ja) * | 1988-08-19 | 1990-02-26 | Kanegafuchi Chem Ind Co Ltd | 官能性末端を有するイソブチレン系ポリマー |
| JPH0255705A (ja) * | 1988-08-19 | 1990-02-26 | Kanegafuchi Chem Ind Co Ltd | 官能性末端を有するイソブチレン系ポリマーの製造法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0574747A3 (en) | 1994-11-23 |
| EP0574747A2 (en) | 1993-12-22 |
| US5345554A (en) | 1994-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0651752A (ja) | ビジュアルデータ処理装置 | |
| KR100245309B1 (ko) | 디스플레이 발생 장치 및 컴퓨터 시스템, 및 영상 디스플레이 방법 | |
| US5506604A (en) | Apparatus, systems and methods for processing video data in conjunction with a multi-format frame buffer | |
| US5254984A (en) | VGA controller for displaying images having selective components from multiple image planes | |
| US5559954A (en) | Method & apparatus for displaying pixels from a multi-format frame buffer | |
| US6172669B1 (en) | Method and apparatus for translation and storage of multiple data formats in a display system | |
| US5896140A (en) | Method and apparatus for simultaneously displaying graphics and video data on a computer display | |
| JP3359140B2 (ja) | ブロック並列誤差拡散方法と装置 | |
| JPS61148488A (ja) | デイスプレイ制御装置 | |
| US5914729A (en) | Visual frame buffer architecture | |
| JPH07322165A (ja) | 多数ビデオウィンドー同時表示方式 | |
| JPS6025794B2 (ja) | カラ−図形表示装置 | |
| JPH06303423A (ja) | 複合様式・複合信号源映像信号結合システム | |
| EP0758512A1 (en) | Pcmcia video card | |
| US5384582A (en) | Conversion of image data from subsampled format to clut format | |
| GB2390250A (en) | Converting YUV data to RGB data using look up tables | |
| US5880741A (en) | Method and apparatus for transferring video data using mask data | |
| US5943097A (en) | Image processing means for processing image signals of different signal formats | |
| US6259439B1 (en) | Color lookup table blending | |
| JP2593427B2 (ja) | 画像処理装置 | |
| JP2576029B2 (ja) | 表示制御装置 | |
| JP3704999B2 (ja) | 表示装置及び表示方法 | |
| JP2582743B2 (ja) | 画像処理装置 | |
| JPH08328519A (ja) | マルチディスプレイ用画像出力装置 | |
| JPH02137070A (ja) | 画像処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |