JPH06334119A - 昇圧用半導体集積回路及びその半導体集積回路を用いた電子機器 - Google Patents
昇圧用半導体集積回路及びその半導体集積回路を用いた電子機器Info
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- JPH06334119A JPH06334119A JP5335424A JP33542493A JPH06334119A JP H06334119 A JPH06334119 A JP H06334119A JP 5335424 A JP5335424 A JP 5335424A JP 33542493 A JP33542493 A JP 33542493A JP H06334119 A JPH06334119 A JP H06334119A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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Abstract
(57)【要約】
【目的】 モノリシック昇圧用半導体集積回路装置およ
び電子機器の実現、改良するものである。 【構成】 モノリシック昇圧半導体集積回路装置は基本
要素としてダイオード部分Ａ（もしくはＭＯＳトランジ
スタ）とキャパシタ部分Ｂの対（ペア）から構成されて
いる。ダイオードは整流転送機能を、キャパシタは電荷
の蓄積機能をもっている。該ダイオードである整流素子
部分ＡがＳＯＩ基板１５（ＳｉｌｉｃｏｎＯｎ Ｉｎｓ
ｕｌａｔｏｒの略で、半導体基板上に絶縁層を有し該絶
縁層上に薄膜の半導体基板を有する構成を取る半導体基
板のことである。）上に形成され、それぞれ電気的に分
離されているという構成を取る。これまでモノリシック
では不可能だった数Ｖから数１００Ｖまでの高倍率の昇
圧用半導体集積回路装置が可能とするものである。
び電子機器の実現、改良するものである。 【構成】 モノリシック昇圧半導体集積回路装置は基本
要素としてダイオード部分Ａ（もしくはＭＯＳトランジ
スタ）とキャパシタ部分Ｂの対（ペア）から構成されて
いる。ダイオードは整流転送機能を、キャパシタは電荷
の蓄積機能をもっている。該ダイオードである整流素子
部分ＡがＳＯＩ基板１５（ＳｉｌｉｃｏｎＯｎ Ｉｎｓ
ｕｌａｔｏｒの略で、半導体基板上に絶縁層を有し該絶
縁層上に薄膜の半導体基板を有する構成を取る半導体基
板のことである。）上に形成され、それぞれ電気的に分
離されているという構成を取る。これまでモノリシック
では不可能だった数Ｖから数１００Ｖまでの高倍率の昇
圧用半導体集積回路装置が可能とするものである。
Description
【０００１】
【産業上の利用分野】本発明は電圧変換機能を有する半
導体集積回路装置に関するものであり、特には該装置の
素子の構成および製造方法に関するものである。更に、
該装置の電気回路上の利用方法に関わって該装置を組み
込んだ電子機器装置に関するものである。
導体集積回路装置に関するものであり、特には該装置の
素子の構成および製造方法に関するものである。更に、
該装置の電気回路上の利用方法に関わって該装置を組み
込んだ電子機器装置に関するものである。
【０００２】
【従来の技術】電圧変換機能（以降コンバータと称する
ことがある）は大別すると、降圧と昇圧の２つに分類で
きる。従来、降圧機能を有する半導体集積回路装置は各
種存在し産業上利用されている。しかしながら、図２５
に示した従来のＥＬ（エレクトロルミネッセンス）素子
の駆動回路のごとく、昇圧に関しては今もってトランス
を用いた変換が一般的である。トランスを使用するた
め、交流から交流（以降ＡＣ−ＡＣと称する）の電圧変
換においてはもちろん容易でもあり行われていて当然で
あるが、直流から直流（以降ＤＣ−ＤＣと称する）での
変換においても一旦発振回路等で交流成分の電流に変換
し、トランスを介し昇圧を行いその後、再度整流し直流
に戻すという手法がとられている。
ことがある）は大別すると、降圧と昇圧の２つに分類で
きる。従来、降圧機能を有する半導体集積回路装置は各
種存在し産業上利用されている。しかしながら、図２５
に示した従来のＥＬ（エレクトロルミネッセンス）素子
の駆動回路のごとく、昇圧に関しては今もってトランス
を用いた変換が一般的である。トランスを使用するた
め、交流から交流（以降ＡＣ−ＡＣと称する）の電圧変
換においてはもちろん容易でもあり行われていて当然で
あるが、直流から直流（以降ＤＣ−ＤＣと称する）での
変換においても一旦発振回路等で交流成分の電流に変換
し、トランスを介し昇圧を行いその後、再度整流し直流
に戻すという手法がとられている。
【０００３】また、一部の不揮発性メモリ等の半導体集
積回路装置では、メモリの書き込み・消去用の高電圧
（といってもＶｄｄが３Ｖから５Ｖに対しての１０から
２０Ｖ程度の高電圧である）を得るためＭＯＳを使った
昇圧回路を同一半導体集積回路装置内に単一的（以降モ
ノリシックと称する）に作りこんでいるものもある。図
２０はトランスを使わない昇圧回路である電荷輸送法
（以降チャージポンプと称する）の回路をダイオード
（Ｄ1 １００１からＤn １００３）で構成したものであ
る。ここで図２１に示すごとく、発振回路で作成した繰
り返し信号（以降クロックもしくはＣＫと称する）とち
ょうど位相の反対の信号（以降クロックバーもしくはＣ
Ｋ反転と称する）を入力することで、出力電圧Ｖｏｕｔ
１００４は Ｖｏｕｔ＝Ｖｉｎ＋ｎＶｉｎ−（ｎ＋１）Ｖｆ ・・・（１） で与えられる。ここでｎはダイオードとキャパシタ（Ｃ
1 １００８からＣn-1 １０１０）のペアの段数である。
Ｖｆは単体ダイオードの順方向電圧降下分である。
積回路装置では、メモリの書き込み・消去用の高電圧
（といってもＶｄｄが３Ｖから５Ｖに対しての１０から
２０Ｖ程度の高電圧である）を得るためＭＯＳを使った
昇圧回路を同一半導体集積回路装置内に単一的（以降モ
ノリシックと称する）に作りこんでいるものもある。図
２０はトランスを使わない昇圧回路である電荷輸送法
（以降チャージポンプと称する）の回路をダイオード
（Ｄ1 １００１からＤn １００３）で構成したものであ
る。ここで図２１に示すごとく、発振回路で作成した繰
り返し信号（以降クロックもしくはＣＫと称する）とち
ょうど位相の反対の信号（以降クロックバーもしくはＣ
Ｋ反転と称する）を入力することで、出力電圧Ｖｏｕｔ
１００４は Ｖｏｕｔ＝Ｖｉｎ＋ｎＶｉｎ−（ｎ＋１）Ｖｆ ・・・（１） で与えられる。ここでｎはダイオードとキャパシタ（Ｃ
1 １００８からＣn-1 １０１０）のペアの段数である。
Ｖｆは単体ダイオードの順方向電圧降下分である。
【０００４】従来のＰＮ接合を単一基板に直列配列した
例を説明しよう。図２６はその従来例の半導体集積回路
装置を示す模式的断面図である。それを実効的回路で考
えてみると図２７のようになる。図２２は同チャージポ
ンプ回路をＭＯＳトランジスタを用いて構成したもので
ある。図２３（ａ）は、図２２の各ＭＯＳトランジスタ
の電極に示した模式図で、ＭＯＳトランジスタの出力は
図２３（ｂ）に示した断面構造になっている。即ち、厚
い基板１０３１の表面にソース１０３４、ドレイン１０
３２が形成されている。この場合（１）式のＶｆはトラ
ンジスタのスレッショルド電圧Ｖｔｈで置き換えられ
る。モノリシックの昇圧回路としては、さらに、図２４
に示したフィボナッチ型スイッチドキャパシタ昇圧回路
も知られている。このようにＭＯＳで構成されたものが
使用されている。
例を説明しよう。図２６はその従来例の半導体集積回路
装置を示す模式的断面図である。それを実効的回路で考
えてみると図２７のようになる。図２２は同チャージポ
ンプ回路をＭＯＳトランジスタを用いて構成したもので
ある。図２３（ａ）は、図２２の各ＭＯＳトランジスタ
の電極に示した模式図で、ＭＯＳトランジスタの出力は
図２３（ｂ）に示した断面構造になっている。即ち、厚
い基板１０３１の表面にソース１０３４、ドレイン１０
３２が形成されている。この場合（１）式のＶｆはトラ
ンジスタのスレッショルド電圧Ｖｔｈで置き換えられ
る。モノリシックの昇圧回路としては、さらに、図２４
に示したフィボナッチ型スイッチドキャパシタ昇圧回路
も知られている。このようにＭＯＳで構成されたものが
使用されている。
【０００５】
【発明が解決しようとする課題】従来の昇圧回路や昇圧
用モノリシックの半導体集積回路装置は前述したような
手法を取っているが以下のような解決すべき課題があげ
られる。第１の問題として、まずトランスを用いる変換
方法としては、大きさの問題がある。衆知のごとく、ト
ランスの大きさは取り出す電力にもよるが、もれ磁束と
使用している交流成分の周波数で決定される。周波数を
上げていけばトランスは小型化できるが、現在の技術で
はまだまだ大きく、厚さ方向の寸法でいっても、数ｍｍ
はどうしても必要となってしまい、モノリシックの半導
体集積回路装置と比べて１０倍程度となる。これでは、
携帯来機器等に使用した場合、ある程度以上薄くできな
いということになり、商品性の向上が図れないことにな
ってしまう。また、ＤＣ−ＤＣ変換においても一旦ＡＣ
に変換するため、そこでの損失がどうしてもあるという
効率の問題がある。また、このような変換（スイッチン
グ方式のＤＣ−ＤＣコンバータと言うが）では、一般に
前述したように周波数を上げること、すなわち高周波化
すれば小型化と高効率化が図れるとされているが、周辺
の電気回路を構成する半導体集積回路装置類の性能もま
だまだ充分ではないのが現状である。さらにはスイッチ
ング方式では電流を一旦磁束に変換することになるので
必ず幾ばくか電磁波が漏洩することになる、近年の高周
波化のなかでこれら漏洩電磁波が問題視されはじめてい
て、高調波規制として環境面から法規制の動きも取りざ
たされている。
用モノリシックの半導体集積回路装置は前述したような
手法を取っているが以下のような解決すべき課題があげ
られる。第１の問題として、まずトランスを用いる変換
方法としては、大きさの問題がある。衆知のごとく、ト
ランスの大きさは取り出す電力にもよるが、もれ磁束と
使用している交流成分の周波数で決定される。周波数を
上げていけばトランスは小型化できるが、現在の技術で
はまだまだ大きく、厚さ方向の寸法でいっても、数ｍｍ
はどうしても必要となってしまい、モノリシックの半導
体集積回路装置と比べて１０倍程度となる。これでは、
携帯来機器等に使用した場合、ある程度以上薄くできな
いということになり、商品性の向上が図れないことにな
ってしまう。また、ＤＣ−ＤＣ変換においても一旦ＡＣ
に変換するため、そこでの損失がどうしてもあるという
効率の問題がある。また、このような変換（スイッチン
グ方式のＤＣ−ＤＣコンバータと言うが）では、一般に
前述したように周波数を上げること、すなわち高周波化
すれば小型化と高効率化が図れるとされているが、周辺
の電気回路を構成する半導体集積回路装置類の性能もま
だまだ充分ではないのが現状である。さらにはスイッチ
ング方式では電流を一旦磁束に変換することになるので
必ず幾ばくか電磁波が漏洩することになる、近年の高周
波化のなかでこれら漏洩電磁波が問題視されはじめてい
て、高調波規制として環境面から法規制の動きも取りざ
たされている。
【０００６】第２の問題として、前述したように一部モ
ノリシックの昇圧用半導体集積回路装置は存在するには
するが、図２２に示したごとくＭＯＳトランジスタを使
用した構成を取っているものである。図２０のようなダ
イオードを使用した構成がとれないためである。図２６
のように同一半導体基板上に形成した複数のＰＮ接合す
なわちダイオードは図２７のようにそれぞれを完全独立
分離できないからである。各整流素子ダイオードはそれ
ぞれカソード（Ｎ−型層３３１）とアノードになるＰ型
基板３３０でＰＮダイオード３４１から３４３を構成し
アノードＰ型基板共通（コモン）３４４となる。このよ
うにデイスクリート接続的に考えると最終段のＰＮダイ
オード３４３がその時の昇圧電圧に耐える逆方向耐圧を
有していれば、このような昇圧回路が実現可能かのごと
く思える。しかしながら、これらは半導体であり、実際
にはこの２種類のＰＮ接合は図２８に示すようにＰＮＰ
トランジスタを構成し、図示したような回路構成され
る。例えば、ＣＫ反転３６０がＬ（ロー）になった時Ｔ
ｒ３５２にとってはベース電流ｉ３５３が流れたことに
なる、この時ＣＫ３５９はＨ（ハイ）なのでノード３５
７には１段目昇圧された電荷が蓄えられている。しかし
ながら、この時すなわちＰＮＰトランジスタＴｒ３５４
はオンしベース電流ｉ×ｈＦＥ分の電流３５４がコモン
のＧＮＤへ流れ出してしまい、実際上昇圧が不可能とい
うことになる。このことが再三単一基板上でのＰＮ接合
の配列が困難であると説明している理由である。もちろ
ん、個別部品（デイスクリート）をつなぎあわせればこ
ういった構成は可能であるが、前述したトランスでの大
きさの問題と同じことになってしまい、モノリシックに
する意味が全くなくなってしまう。さて、ＭＯＳトラン
ジスタを配列する構成をとった場合、図２３（ａ）、
（ｂ）に示すようにＭＯＳトランジスタはその基板（Ｓ
ｕｂ）１０３１を共通とするものであり、たとえば基板
が今接地（ＧＮＤ）だったとすると一段目のトランジス
タは良いとしても二段目のトランジスタはそのソースと
Ｓｕｂの間に一段昇圧した電位差が生じることになる。
こうなると、Ｖｔｈが上昇し以下のように表される。
ノリシックの昇圧用半導体集積回路装置は存在するには
するが、図２２に示したごとくＭＯＳトランジスタを使
用した構成を取っているものである。図２０のようなダ
イオードを使用した構成がとれないためである。図２６
のように同一半導体基板上に形成した複数のＰＮ接合す
なわちダイオードは図２７のようにそれぞれを完全独立
分離できないからである。各整流素子ダイオードはそれ
ぞれカソード（Ｎ−型層３３１）とアノードになるＰ型
基板３３０でＰＮダイオード３４１から３４３を構成し
アノードＰ型基板共通（コモン）３４４となる。このよ
うにデイスクリート接続的に考えると最終段のＰＮダイ
オード３４３がその時の昇圧電圧に耐える逆方向耐圧を
有していれば、このような昇圧回路が実現可能かのごと
く思える。しかしながら、これらは半導体であり、実際
にはこの２種類のＰＮ接合は図２８に示すようにＰＮＰ
トランジスタを構成し、図示したような回路構成され
る。例えば、ＣＫ反転３６０がＬ（ロー）になった時Ｔ
ｒ３５２にとってはベース電流ｉ３５３が流れたことに
なる、この時ＣＫ３５９はＨ（ハイ）なのでノード３５
７には１段目昇圧された電荷が蓄えられている。しかし
ながら、この時すなわちＰＮＰトランジスタＴｒ３５４
はオンしベース電流ｉ×ｈＦＥ分の電流３５４がコモン
のＧＮＤへ流れ出してしまい、実際上昇圧が不可能とい
うことになる。このことが再三単一基板上でのＰＮ接合
の配列が困難であると説明している理由である。もちろ
ん、個別部品（デイスクリート）をつなぎあわせればこ
ういった構成は可能であるが、前述したトランスでの大
きさの問題と同じことになってしまい、モノリシックに
する意味が全くなくなってしまう。さて、ＭＯＳトラン
ジスタを配列する構成をとった場合、図２３（ａ）、
（ｂ）に示すようにＭＯＳトランジスタはその基板（Ｓ
ｕｂ）１０３１を共通とするものであり、たとえば基板
が今接地（ＧＮＤ）だったとすると一段目のトランジス
タは良いとしても二段目のトランジスタはそのソースと
Ｓｕｂの間に一段昇圧した電位差が生じることになる。
こうなると、Ｖｔｈが上昇し以下のように表される。
【０００７】 Ｖｔｈ＝Ｖｔｈ(initial）＋Ｋ｛（ＶB ＋２φ)1/2−（２φ）1/2 ｝ ここでＶB はソースを基準とした基板電圧、Ｖｔｈ(ini
tial) は基板電圧０の時のトランジスタのＶｔｈ、Ｋは
基板バイアス定数、φはフェルミ準位である。すなわち
段数を重ねれば重ねるほどＶｔｈは上昇し次第に充分な
ＯＮ動作をしなくなってくる、昇圧電圧が飽和してくる
ということになる。実験的には、３Ｖ入力で１０数Ｖま
での昇圧が実際的な限界である。また、出力電流Ｉは Ｉ∝ｆ・Ｃ／ｎ で表され、ここでｆはＣＫの周波数、Ｃは単位キャパシ
タの容量である。したがってＩを大きくとるためには、
Ｃを大きくすれば良いことがわかるが、面積もどんどん
大きくすることになり経済効果的によくない方向とな
る。また昇圧電圧を大きくしたい場合、キャパシタにお
いて最終出力電圧に見合った絶縁耐圧は確保しなければ
ならずキャパシタの絶縁膜の膜厚を増すことになる、そ
うすると今度は容量が減少することになる。このよう
に、本方式において出力電流と昇圧電圧はそれぞれ相反
する要因を持っているものである。
tial) は基板電圧０の時のトランジスタのＶｔｈ、Ｋは
基板バイアス定数、φはフェルミ準位である。すなわち
段数を重ねれば重ねるほどＶｔｈは上昇し次第に充分な
ＯＮ動作をしなくなってくる、昇圧電圧が飽和してくる
ということになる。実験的には、３Ｖ入力で１０数Ｖま
での昇圧が実際的な限界である。また、出力電流Ｉは Ｉ∝ｆ・Ｃ／ｎ で表され、ここでｆはＣＫの周波数、Ｃは単位キャパシ
タの容量である。したがってＩを大きくとるためには、
Ｃを大きくすれば良いことがわかるが、面積もどんどん
大きくすることになり経済効果的によくない方向とな
る。また昇圧電圧を大きくしたい場合、キャパシタにお
いて最終出力電圧に見合った絶縁耐圧は確保しなければ
ならずキャパシタの絶縁膜の膜厚を増すことになる、そ
うすると今度は容量が減少することになる。このよう
に、本方式において出力電流と昇圧電圧はそれぞれ相反
する要因を持っているものである。
【０００８】
【課題を解決するための手段】前述してきたような課題
において、昇圧回路にかかり本発明では、良好なモノリ
シック昇圧半導体集積回路装置を実現するための手段、
およびそれらを組み込んだ電子機器装置における電気回
路の手段を以下のように取った。
において、昇圧回路にかかり本発明では、良好なモノリ
シック昇圧半導体集積回路装置を実現するための手段、
およびそれらを組み込んだ電子機器装置における電気回
路の手段を以下のように取った。
【０００９】第１の手段として、良好なモノリシック昇
圧半導体集積回路装置の構成方法について説明する。前
述してきたごとくモノリシック昇圧半導体集積回路装置
の代表例としてチャージポンプ方式があるが、それを構
成する基本要素としてはＭＯＳトランジスタ（もしくは
ダイオード）とキャパシタの対（ペア）である。これら
をその機能でＭＯＳトランジスタは整流（英語で言うと
Ｒｅｃｔｉｆｉｅｒ）でキャパシタは電荷の蓄積および
転送であるがキャパシタはキャパシタと言うことにす
る。
圧半導体集積回路装置の構成方法について説明する。前
述してきたごとくモノリシック昇圧半導体集積回路装置
の代表例としてチャージポンプ方式があるが、それを構
成する基本要素としてはＭＯＳトランジスタ（もしくは
ダイオード）とキャパシタの対（ペア）である。これら
をその機能でＭＯＳトランジスタは整流（英語で言うと
Ｒｅｃｔｉｆｉｅｒ）でキャパシタは電荷の蓄積および
転送であるがキャパシタはキャパシタと言うことにす
る。
【００１０】まず、第１の手段その１として整流機能を
ダイオードとし、該ダイオードがＳＯＩ基板（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒの略で、半導体基板
上に絶縁層を有し該絶縁層上に薄膜の半導体基板を有す
る構成を取る半導体基板のことである。薄膜の半導体基
板の厚さとしては近年では数１０オングストロームから
数１００μｍまで各種実現されている。また該半導体基
板の製造方法としてもＳＩＭＯＸ法、ＺＭＲ法、張り合
わせ法、等など各種提案実施例されている。）上に形成
され、それぞれ電気的に分離されているという構成を取
るという手段である。キャパシタも同様にＳＯＩ基板上
に形成される。
ダイオードとし、該ダイオードがＳＯＩ基板（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒの略で、半導体基板
上に絶縁層を有し該絶縁層上に薄膜の半導体基板を有す
る構成を取る半導体基板のことである。薄膜の半導体基
板の厚さとしては近年では数１０オングストロームから
数１００μｍまで各種実現されている。また該半導体基
板の製造方法としてもＳＩＭＯＸ法、ＺＭＲ法、張り合
わせ法、等など各種提案実施例されている。）上に形成
され、それぞれ電気的に分離されているという構成を取
るという手段である。キャパシタも同様にＳＯＩ基板上
に形成される。
【００１１】第１の手段その２として、その１における
ダイオードをＭＯＳトランジスタで構成するという手段
である。その３としてその１におけるダイオードをポリ
シリコントランジスタ（多結晶シリコン膜すなわちポリ
シリコン膜に形成されたＭＯＳトランジスタのこと、以
下Ｐｏｌｙｓｉｌｉｃｏｎ Ｔｈｉｎ Ｆｉｌｍ ｔｒ
ａｎｓｉｓｔｏｒを略して、ＰＴＦと称する。）で構成
するという手段である。その４として、その１における
ダイオードをポリシリコン膜をエキシマレーザーなどで
単結晶性を向上させたものにＰＮ接合を形成することで
得たダイオード（以下ポリの再結晶ダイオードと称す
る。）で構成するという手段である。その５からその８
として、その１からその４のそれぞれについてキャパシ
タの構成を２層のポリシリコン膜で行うという手段であ
る。その９からその１２として、その１からその４のそ
れぞれについてキャパシタの構成をＳＯＩではなく一般
的な半導体基板上に形成された絶縁膜で行うという手段
である。
ダイオードをＭＯＳトランジスタで構成するという手段
である。その３としてその１におけるダイオードをポリ
シリコントランジスタ（多結晶シリコン膜すなわちポリ
シリコン膜に形成されたＭＯＳトランジスタのこと、以
下Ｐｏｌｙｓｉｌｉｃｏｎ Ｔｈｉｎ Ｆｉｌｍ ｔｒ
ａｎｓｉｓｔｏｒを略して、ＰＴＦと称する。）で構成
するという手段である。その４として、その１における
ダイオードをポリシリコン膜をエキシマレーザーなどで
単結晶性を向上させたものにＰＮ接合を形成することで
得たダイオード（以下ポリの再結晶ダイオードと称す
る。）で構成するという手段である。その５からその８
として、その１からその４のそれぞれについてキャパシ
タの構成を２層のポリシリコン膜で行うという手段であ
る。その９からその１２として、その１からその４のそ
れぞれについてキャパシタの構成をＳＯＩではなく一般
的な半導体基板上に形成された絶縁膜で行うという手段
である。
【００１２】第２の手段として、第１の手段で述べたと
ころの整流機能とキャパシタを縦方向の構成として、重
ね合わせる構造をとるという手段である。第１の手段そ
の１からその１２までと組み合わせてやはり、第２の手
段その１からその１２と称する。
ころの整流機能とキャパシタを縦方向の構成として、重
ね合わせる構造をとるという手段である。第１の手段そ
の１からその１２までと組み合わせてやはり、第２の手
段その１からその１２と称する。
【００１３】第３の手段として、ＳＯＩ基板上に分離さ
れ配列されたＰＮ接合を形成し、該ＰＮ接合は光や放射
線をうけて電気出力を出すものとし、さらに前述してき
たような整流素子とキャパシタとで構成された昇圧回路
を有する構造とするという手段である。
れ配列されたＰＮ接合を形成し、該ＰＮ接合は光や放射
線をうけて電気出力を出すものとし、さらに前述してき
たような整流素子とキャパシタとで構成された昇圧回路
を有する構造とするという手段である。
【００１４】第４の手段その１として、キャパシタの絶
縁膜すなわち誘電体膜をシリコン酸化膜−シリコン窒化
膜−シリコン酸化膜の３層構造とするという手段であ
る。その２として、キャパシタの誘電体膜をシリコン酸
化膜−タンタル酸化膜（Ｔａ2Ｏ5 ）の構造とするとい
う手段である。その３として、キャパシタの誘電体膜を
チタン酸バリウムストロンチウム｛（Ｂａx ，Ｓｒ1-x
）ＴｉＯ3 、（以下ＢＳＴ系膜と称する）｝の構造と
するという手段である。その４として、キャパシタの誘
電体膜をチタン酸ジルコン酸鉛｛Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
3 、（以下ＰＺＴ系膜と称する）｝の構造とするという
手段である。
縁膜すなわち誘電体膜をシリコン酸化膜−シリコン窒化
膜−シリコン酸化膜の３層構造とするという手段であ
る。その２として、キャパシタの誘電体膜をシリコン酸
化膜−タンタル酸化膜（Ｔａ2Ｏ5 ）の構造とするとい
う手段である。その３として、キャパシタの誘電体膜を
チタン酸バリウムストロンチウム｛（Ｂａx ，Ｓｒ1-x
）ＴｉＯ3 、（以下ＢＳＴ系膜と称する）｝の構造と
するという手段である。その４として、キャパシタの誘
電体膜をチタン酸ジルコン酸鉛｛Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
3 、（以下ＰＺＴ系膜と称する）｝の構造とするという
手段である。
【００１５】その５として、配列された整流素子と該キ
ャパシタ間を電気的に接続する配線が横断する整流素子
上の絶縁膜の部分を該キャパシタ素子に使用されている
絶縁膜より厚くなっているという手段である。その６と
して、配列されたキャパシタ素子の誘電体膜の厚さが少
なくもそれぞれ異なる構成を取るという手段である。そ
の７として、配列された整流素子をＳｉエッチ＋ロコス
酸化で分離という手段である。その８として、研磨でＰ
ＴＦのポリシリコン表面を平坦化するという手段であ
る。その９として、ＭＬＤで整流素子用トランジスタの
ソース及びドレインを形成するという手段である。その
１０として、整流トランジスタのソースをＬＤＤ構造と
するという手段である。その１１として、ポリシリコン
のエキシマレーザ再結晶で整流素子を形成するという手
段である。その１２として、ポリシリコンからの拡散で
反対導電型の不純物領域を形成するという手段である。
ャパシタ間を電気的に接続する配線が横断する整流素子
上の絶縁膜の部分を該キャパシタ素子に使用されている
絶縁膜より厚くなっているという手段である。その６と
して、配列されたキャパシタ素子の誘電体膜の厚さが少
なくもそれぞれ異なる構成を取るという手段である。そ
の７として、配列された整流素子をＳｉエッチ＋ロコス
酸化で分離という手段である。その８として、研磨でＰ
ＴＦのポリシリコン表面を平坦化するという手段であ
る。その９として、ＭＬＤで整流素子用トランジスタの
ソース及びドレインを形成するという手段である。その
１０として、整流トランジスタのソースをＬＤＤ構造と
するという手段である。その１１として、ポリシリコン
のエキシマレーザ再結晶で整流素子を形成するという手
段である。その１２として、ポリシリコンからの拡散で
反対導電型の不純物領域を形成するという手段である。
【００１６】第５の手段その１として、ＥＬ（エレクト
ロルミネッセンス、電子励起蛍光発光）素子を接続し発
光のためのＥＬ素子制御電気回路の電圧昇圧回路をチャ
ージポンプ方式で形成しているという手段である。その
２として、ＥＬ素子発光のためのＥＬ素子制御電気回路
の電圧昇圧回路をスイッチトキャパシタ方式で形成して
いるという手段である。その３として、ＥＬ素子駆動の
ための電圧昇圧と光を受けて発電をし、電池に充電を行
う充電とを外部信号にて切り換えて行うという手段であ
る。その４として、発振信号回路を内蔵しているという
手段である。その５として、発振信号回路を内蔵し発振
信号発生回路にて発生された信号が倍圧回路（ボルテー
ジダブラー、とかダブラー等と称する）で接地（ＧＮ
Ｄ）に対して電源電圧の正・負（プラス・マイナス）の
電圧を有するという手段である。その６として、スイッ
チトキャパシタ方式の回路にて発振信号系の接地（コモ
ン）側と昇圧電圧側の接地（ＧＮＤ）が整流素子にて分
離されているという手段である。その７として、発振信
号回路の発生信号の正負の時間の比率を変化することで
昇圧電圧の電圧あるいは電流を調整するという手段であ
る。その８として、発振信号回路の発生信号の周波数を
変化することで昇圧電圧の電圧あるいは電流を調整する
という手段である。その９として、昇圧された出力の終
端に容量素子を有しＥＬ駆動をしていない期間定期的に
昇圧出力が出力され該容量素子を予備充電するという手
段である。
ロルミネッセンス、電子励起蛍光発光）素子を接続し発
光のためのＥＬ素子制御電気回路の電圧昇圧回路をチャ
ージポンプ方式で形成しているという手段である。その
２として、ＥＬ素子発光のためのＥＬ素子制御電気回路
の電圧昇圧回路をスイッチトキャパシタ方式で形成して
いるという手段である。その３として、ＥＬ素子駆動の
ための電圧昇圧と光を受けて発電をし、電池に充電を行
う充電とを外部信号にて切り換えて行うという手段であ
る。その４として、発振信号回路を内蔵しているという
手段である。その５として、発振信号回路を内蔵し発振
信号発生回路にて発生された信号が倍圧回路（ボルテー
ジダブラー、とかダブラー等と称する）で接地（ＧＮ
Ｄ）に対して電源電圧の正・負（プラス・マイナス）の
電圧を有するという手段である。その６として、スイッ
チトキャパシタ方式の回路にて発振信号系の接地（コモ
ン）側と昇圧電圧側の接地（ＧＮＤ）が整流素子にて分
離されているという手段である。その７として、発振信
号回路の発生信号の正負の時間の比率を変化することで
昇圧電圧の電圧あるいは電流を調整するという手段であ
る。その８として、発振信号回路の発生信号の周波数を
変化することで昇圧電圧の電圧あるいは電流を調整する
という手段である。その９として、昇圧された出力の終
端に容量素子を有しＥＬ駆動をしていない期間定期的に
昇圧出力が出力され該容量素子を予備充電するという手
段である。
【００１７】その１０として昇圧された出力の終端に容
量素子およびインバータ素子を有しＥＬ駆動をしていな
い期間（ＥＬ端子が接地状態にある期間）に該容量素子
を予備充電するという手段であり、また該インバータ素
子を駆動するタイマー回路を内蔵し、該タイマー回路の
設定によって昇圧された出力を任意の時間間隔で印加で
きるという手段である。その１１として該ＥＬ素子を駆
動するための該昇圧回路を２個用い、該ＥＬ素子の両側
に昇圧された出力を交互に印加するという手段である。
量素子およびインバータ素子を有しＥＬ駆動をしていな
い期間（ＥＬ端子が接地状態にある期間）に該容量素子
を予備充電するという手段であり、また該インバータ素
子を駆動するタイマー回路を内蔵し、該タイマー回路の
設定によって昇圧された出力を任意の時間間隔で印加で
きるという手段である。その１１として該ＥＬ素子を駆
動するための該昇圧回路を２個用い、該ＥＬ素子の両側
に昇圧された出力を交互に印加するという手段である。
【００１８】第６の手段として該昇圧回路の入力端子と
クロック端子、クロックバー端子間および出力端子とク
ロック端子、クロックバー端子間に静電破壊保護用に高
電圧降伏ダイオードを設けるという手段である。第７の
手段において、その１として１次電池または２次電池か
らなる電源の電圧を昇圧する第１の昇圧手段と、前記第
１昇圧手段の昇圧出力電圧レベルのパルスを発生する昇
圧電圧を昇圧用クロックパルス発生手段と、第１昇圧手
段の昇圧電圧を昇圧用クロックパルス発生手段のするク
ロックパルスによって昇圧する第２昇圧手段を設けると
いう手段である。さらにその２として昇圧半導体集積回
路を構成する基本単位をＭＯＳトランジスタもしくはダ
イオードとキャパシタの対とし、ｎを１以上の正の整数
として、昇圧半導体集積回路を構成する基本単位がｎ段
で構成され、第１昇圧回路の段数がｎ／２段で構成を取
るという手段である。
クロック端子、クロックバー端子間および出力端子とク
ロック端子、クロックバー端子間に静電破壊保護用に高
電圧降伏ダイオードを設けるという手段である。第７の
手段において、その１として１次電池または２次電池か
らなる電源の電圧を昇圧する第１の昇圧手段と、前記第
１昇圧手段の昇圧出力電圧レベルのパルスを発生する昇
圧電圧を昇圧用クロックパルス発生手段と、第１昇圧手
段の昇圧電圧を昇圧用クロックパルス発生手段のするク
ロックパルスによって昇圧する第２昇圧手段を設けると
いう手段である。さらにその２として昇圧半導体集積回
路を構成する基本単位をＭＯＳトランジスタもしくはダ
イオードとキャパシタの対とし、ｎを１以上の正の整数
として、昇圧半導体集積回路を構成する基本単位がｎ段
で構成され、第１昇圧回路の段数がｎ／２段で構成を取
るという手段である。
【００１９】第８の手段において、その１として昇圧回
路において昇圧された出力を出力調節回路を用いて、そ
の出力調整回路の駆動クロック信号の周波数もしくはデ
ューティー比を可変にすることによって昇圧された出力
信号を可変させるという手段である。
路において昇圧された出力を出力調節回路を用いて、そ
の出力調整回路の駆動クロック信号の周波数もしくはデ
ューティー比を可変にすることによって昇圧された出力
信号を可変させるという手段である。
【００２０】その２として昇圧回路において昇圧段の段
数を可変にすることにより昇圧された出力信号を可変さ
せるとという手段である。
数を可変にすることにより昇圧された出力信号を可変さ
せるとという手段である。
【００２１】
【作用】前記、手段を取ることで以下の作用が得られ
る。第１の手段を取ることで以下の作用が得られる。す
なわち、チャージポンプ方式やスイッチトキャパシタ方
式の昇圧回路において整流・キャパシタのペアが完全に
分離されることになるので、これまでモノリシックでは
不可能だった数Ｖから数１００Ｖまでの高倍率の昇圧用
半導体集積回路装置が可能となる。
る。第１の手段を取ることで以下の作用が得られる。す
なわち、チャージポンプ方式やスイッチトキャパシタ方
式の昇圧回路において整流・キャパシタのペアが完全に
分離されることになるので、これまでモノリシックでは
不可能だった数Ｖから数１００Ｖまでの高倍率の昇圧用
半導体集積回路装置が可能となる。
【００２２】第２の手段を取ることで以下の作用が得ら
れる。すなわち、このような半導体集積回路装置の面積
（チップサイズ）の縮小が図られ、経済的効果が大き
い。第３の手段を取ることで以下の作用が得られる。す
なわち、このような昇圧機能を持つ半導体集積回路装置
が光を受けて電気信号を出力するような機能をもつこと
になる。切り換えて、充電用半導体集積回路装置ともな
るわけである。
れる。すなわち、このような半導体集積回路装置の面積
（チップサイズ）の縮小が図られ、経済的効果が大き
い。第３の手段を取ることで以下の作用が得られる。す
なわち、このような昇圧機能を持つ半導体集積回路装置
が光を受けて電気信号を出力するような機能をもつこと
になる。切り換えて、充電用半導体集積回路装置ともな
るわけである。
【００２３】第４の手段を取ることで以下の作用が得ら
れる。すなわち、このような半導体集積回路装置をより
高性能により廉価に得られる。第５の手段を取ることで
以下の作用が得られる。すなわち、このような半導体集
積回路装置を使用することで今まで不可能だった薄型の
ＥＬ発光素子内蔵の電子機器が実現可能となる。また、
充電機能を兼ね備えていたり、ＥＬの発光の仕方（色合
いや輝度）で各種メッセージ・アラームを示す機能を兼
ね備えた電子機器も実現可能となる。
れる。すなわち、このような半導体集積回路装置をより
高性能により廉価に得られる。第５の手段を取ることで
以下の作用が得られる。すなわち、このような半導体集
積回路装置を使用することで今まで不可能だった薄型の
ＥＬ発光素子内蔵の電子機器が実現可能となる。また、
充電機能を兼ね備えていたり、ＥＬの発光の仕方（色合
いや輝度）で各種メッセージ・アラームを示す機能を兼
ね備えた電子機器も実現可能となる。
【００２４】第６の手段を取ることで以下の作用が得ら
れる。すなわち、このような高電界の印加される半導体
集積回路においてノイズその他の不要な静電気による素
子の破壊を外部からの付加的な保護装置を設けることな
く未然に防ぐことが可能となる。
れる。すなわち、このような高電界の印加される半導体
集積回路においてノイズその他の不要な静電気による素
子の破壊を外部からの付加的な保護装置を設けることな
く未然に防ぐことが可能となる。
【００２５】第７の手段を取ることで以下の作用が得ら
れる。すなわち、電源電圧を１度第１昇圧手段で昇圧し
た後、その昇圧電圧レベルのクロックパルスを昇圧用ク
ロックパルス発生手段で発生させ、そのパルスで第２昇
圧手段を駆動するように構成することで、昇圧回路を構
成するチャージポンプの段数が少なくても高い昇圧電圧
を得ることが可能となり、チップサイズの縮小が可能と
なり、これを応用した電子機器も小型化が図れる。
れる。すなわち、電源電圧を１度第１昇圧手段で昇圧し
た後、その昇圧電圧レベルのクロックパルスを昇圧用ク
ロックパルス発生手段で発生させ、そのパルスで第２昇
圧手段を駆動するように構成することで、昇圧回路を構
成するチャージポンプの段数が少なくても高い昇圧電圧
を得ることが可能となり、チップサイズの縮小が可能と
なり、これを応用した電子機器も小型化が図れる。
【００２６】第８の手段を取ることで以下の作用が得ら
れる。すなわち、昇圧回路に出力調節回路を有すること
によって、また昇圧回路の昇圧段数を可変にすることに
よって昇圧回路によって昇圧された出力を任意の出力信
号に可変でき、出力素子の出力特性や出力状態を任意に
変化させることが可能となる。
れる。すなわち、昇圧回路に出力調節回路を有すること
によって、また昇圧回路の昇圧段数を可変にすることに
よって昇圧回路によって昇圧された出力を任意の出力信
号に可変でき、出力素子の出力特性や出力状態を任意に
変化させることが可能となる。
【００２７】
【実施例】以下、図面を参照して本発明の好適な実施例
を詳細に説明する。図１は本発明にかかる第１の実施例
の半導体集積回路装置を示す整流・キャパシタペアの模
式的断面図である。Ｓｉ層１８は今Ｐ型の半導体基板で
ありＰ型層２４を形成していて、Ｎ+ 型層１９を有しＰ
Ｎ接合からなる整流機能を成す、ＳｉＯ2 １６とロコス
酸化膜１７とで支持基板であるＳｉ基板１５や隣接する
他の素子と完全に分離されて整流素子部分Ａを形成す
る。Ｓｉ層１８上にキャパシタ絶縁膜２２を有し、さら
にキャパシタ電極２１を有し同様に他素子と分離されキ
ャパシタ部分Ｂが形成されている。図２は第１の実施例
の半導体集積回路装置を示す電極の模式的平面図であ
る。図３は第１の実施例の半導体集積回路装置を示すチ
ャージポンプ方式の昇圧回路の１つの整流・キャパシタ
ペア（以下ペアと称することがある）を示す模式的ブロ
ック図である。図１で示したような構成は図２で示すよ
うな配線で互い接続され図３のような回路を形成する。
このペアが図２１のように多数接続されモノリシックの
昇圧用半導体集積回路装置が実現される。
を詳細に説明する。図１は本発明にかかる第１の実施例
の半導体集積回路装置を示す整流・キャパシタペアの模
式的断面図である。Ｓｉ層１８は今Ｐ型の半導体基板で
ありＰ型層２４を形成していて、Ｎ+ 型層１９を有しＰ
Ｎ接合からなる整流機能を成す、ＳｉＯ2 １６とロコス
酸化膜１７とで支持基板であるＳｉ基板１５や隣接する
他の素子と完全に分離されて整流素子部分Ａを形成す
る。Ｓｉ層１８上にキャパシタ絶縁膜２２を有し、さら
にキャパシタ電極２１を有し同様に他素子と分離されキ
ャパシタ部分Ｂが形成されている。図２は第１の実施例
の半導体集積回路装置を示す電極の模式的平面図であ
る。図３は第１の実施例の半導体集積回路装置を示すチ
ャージポンプ方式の昇圧回路の１つの整流・キャパシタ
ペア（以下ペアと称することがある）を示す模式的ブロ
ック図である。図１で示したような構成は図２で示すよ
うな配線で互い接続され図３のような回路を形成する。
このペアが図２１のように多数接続されモノリシックの
昇圧用半導体集積回路装置が実現される。
【００２８】本発明の半導体集積回路において、キャパ
シタの絶縁膜すなわち誘電体膜をシリコン酸化膜−シリ
コン窒化膜−シリコン酸化膜の３層構造とすることによ
り、小さい面積で大容量のコンデンサを得ることができ
る。さらに、キャパシタの誘電体膜をシリコン酸化膜−
タンタル酸化膜（Ｔａ2 Ｏ5 ）チタン酸バリウムストロ
ンチウム｛（Ｂａx , Ｓｒ1-x ）ＴｉＯ3 、（以下ＢＳ
Ｔ系膜と称する）｝チタン酸ジルコン酸鉛｛Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 、（以下ＰＺＴ系膜と称する）｝の強誘
電体膜構造とすることでより小さい面積で同じ容量のコ
ンデンサを形成できる。また、整流素子とキャパシタ間
を電気的に接続する配線が横断する整流素子上の絶縁膜
の部分を該キャパシタ素子に使用されている絶縁膜より
厚くすることにより寄生容量の効果を減少することがで
きる。配列されたキャパシタ素子の誘電体膜の厚さが少
なくともそれぞれ異なる構成を取ることにより（低電圧
部を薄い絶縁膜、高電圧部が厚い絶縁膜）コンデンサ面
積を小さくできる。
シタの絶縁膜すなわち誘電体膜をシリコン酸化膜−シリ
コン窒化膜−シリコン酸化膜の３層構造とすることによ
り、小さい面積で大容量のコンデンサを得ることができ
る。さらに、キャパシタの誘電体膜をシリコン酸化膜−
タンタル酸化膜（Ｔａ2 Ｏ5 ）チタン酸バリウムストロ
ンチウム｛（Ｂａx , Ｓｒ1-x ）ＴｉＯ3 、（以下ＢＳ
Ｔ系膜と称する）｝チタン酸ジルコン酸鉛｛Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 、（以下ＰＺＴ系膜と称する）｝の強誘
電体膜構造とすることでより小さい面積で同じ容量のコ
ンデンサを形成できる。また、整流素子とキャパシタ間
を電気的に接続する配線が横断する整流素子上の絶縁膜
の部分を該キャパシタ素子に使用されている絶縁膜より
厚くすることにより寄生容量の効果を減少することがで
きる。配列されたキャパシタ素子の誘電体膜の厚さが少
なくともそれぞれ異なる構成を取ることにより（低電圧
部を薄い絶縁膜、高電圧部が厚い絶縁膜）コンデンサ面
積を小さくできる。
【００２９】図４は本発明にかかる第２の実施例の半導
体集積回路装置を示す整流・キャパシタペアの模式的断
面図である。Ｓｉ層１８は今Ｐ型の半導体基板であり、
Ｎ+型層１９を有しＰＮ接合からなる整流機能を成す、
同時にＮ+ 型層１９上にキャパシタ絶縁膜２２を有しさ
らにキャパシタ電極２１を有しキャパシタ部分が形成さ
れている。
体集積回路装置を示す整流・キャパシタペアの模式的断
面図である。Ｓｉ層１８は今Ｐ型の半導体基板であり、
Ｎ+型層１９を有しＰＮ接合からなる整流機能を成す、
同時にＮ+ 型層１９上にキャパシタ絶縁膜２２を有しさ
らにキャパシタ電極２１を有しキャパシタ部分が形成さ
れている。
【００３０】図５は本実施例の半導体集積回路装置を示
す電極の模式的平面図である。このような構成を取るこ
とで第１の実施例で説明したようなペアを同一平面上に
形成でき面積的に大幅な節約が可能となる図６は本発明
にかかる第３の実施例の半導体集積回路装置を示す整流
・キャパシタペアの模式的断面図である。ＳＯＩではな
い通常の半導体基板上に形成されたキャパシタ絶縁膜２
２とキャパシタ電極６７からなるキャパシタは同一半導
体基板上に形成されたポリシリコン基板６０においてド
レイン領域６１とソース電極６３とゲート電極６９から
なるポリシリコンＭＯＳトランジスタすなわちＰＴＦに
接続され図８に示すようにトランジスタとキャパシタか
らなるペアを形成する。
す電極の模式的平面図である。このような構成を取るこ
とで第１の実施例で説明したようなペアを同一平面上に
形成でき面積的に大幅な節約が可能となる図６は本発明
にかかる第３の実施例の半導体集積回路装置を示す整流
・キャパシタペアの模式的断面図である。ＳＯＩではな
い通常の半導体基板上に形成されたキャパシタ絶縁膜２
２とキャパシタ電極６７からなるキャパシタは同一半導
体基板上に形成されたポリシリコン基板６０においてド
レイン領域６１とソース電極６３とゲート電極６９から
なるポリシリコンＭＯＳトランジスタすなわちＰＴＦに
接続され図８に示すようにトランジスタとキャパシタか
らなるペアを形成する。
【００３１】図７は本実施例の半導体集積回路装置を示
す電極の模式的平面図である。このペアが多数接続され
図２２に示したようなチャーポンプ昇圧回路を形成す
る。本実施例によればＳＯＩ基板も用いず、基板効果に
よるＭＯＳトランジスタのＶｔｈ上昇もない良好で廉価
な昇圧回路が実現可能となる。
す電極の模式的平面図である。このペアが多数接続され
図２２に示したようなチャーポンプ昇圧回路を形成す
る。本実施例によればＳＯＩ基板も用いず、基板効果に
よるＭＯＳトランジスタのＶｔｈ上昇もない良好で廉価
な昇圧回路が実現可能となる。
【００３２】図９は本発明にかかる第４の実施例の半導
体集積回路装置を示す整流および光発電・キャパシタペ
アの模式的断面図である。ポリシリコン電極９２より自
己整合的に導入されたＮ+ 型層９１は整流素子としてキ
ャパシタ部分Ｂに接続されると同時に光をうけた際、発
電素子として電圧もしくは電流を取り出すことができ
る。
体集積回路装置を示す整流および光発電・キャパシタペ
アの模式的断面図である。ポリシリコン電極９２より自
己整合的に導入されたＮ+ 型層９１は整流素子としてキ
ャパシタ部分Ｂに接続されると同時に光をうけた際、発
電素子として電圧もしくは電流を取り出すことができ
る。
【００３３】図１０（ａ）は本実施例の半導体集積回路
装置の電気回路を示す模式的ブロック図である。回路上
切り替えスイッチとしてＭＯＳトランジスタＣＳ１０４
とＣＳ１０５が配置されＣＳに信号が入って来たときだ
け（ＣＳが来ていない時ＣＳは自動的にセレクトされて
いることを意味する）チャージポンプ回路として整流素
子は直列接続され昇圧動作する｛図１０（ｂ）｝。ＣＳ
が来ないとき、大方の時間、整流素子は６個程度（Ｌｉ
やキャパシタ型の充電２次電池を想定した場合。直列接
続した場合や全く異なる充電電圧を必要とする電池等の
場合など、相応の数）直列に接続しそれをある分全て並
列に接続し充電用２次電池ＢＡＴ．１０３を充電し続け
る｛図１０（ｃ）｝。本実施例のような構成を取ること
でＥＬ発光素子駆動のような昇圧回路を有する電子機器
において、電池の消耗、頻繁な交換等を心配することが
なくなり大変便利である。
装置の電気回路を示す模式的ブロック図である。回路上
切り替えスイッチとしてＭＯＳトランジスタＣＳ１０４
とＣＳ１０５が配置されＣＳに信号が入って来たときだ
け（ＣＳが来ていない時ＣＳは自動的にセレクトされて
いることを意味する）チャージポンプ回路として整流素
子は直列接続され昇圧動作する｛図１０（ｂ）｝。ＣＳ
が来ないとき、大方の時間、整流素子は６個程度（Ｌｉ
やキャパシタ型の充電２次電池を想定した場合。直列接
続した場合や全く異なる充電電圧を必要とする電池等の
場合など、相応の数）直列に接続しそれをある分全て並
列に接続し充電用２次電池ＢＡＴ．１０３を充電し続け
る｛図１０（ｃ）｝。本実施例のような構成を取ること
でＥＬ発光素子駆動のような昇圧回路を有する電子機器
において、電池の消耗、頻繁な交換等を心配することが
なくなり大変便利である。
【００３４】図１１は本発明にかかる第５の実施例の半
導体集積回路装置の製造方法を示す製造工程順の断面図
である。ＳＯＩ基板上の単結晶Ｓｉ層１１上に形成され
たＳｉＮ層１１５はホトレジスト１１４にて領域パター
ニングされる｛図１１（ｂ）｝。次に、ホトレジスト１
１７にて領域パターニングされ単結晶Ｓｉ層１１は部分
的下地ＳｉＯ2 絶縁層１１２に到達しない範囲でエッチ
ング除去される｛図１１（ｃ）｝。次に、酸化工程を経
ることでロコス酸化膜１１８が形成され個々分離された
Ｓｉ層１１９が形成される。
導体集積回路装置の製造方法を示す製造工程順の断面図
である。ＳＯＩ基板上の単結晶Ｓｉ層１１上に形成され
たＳｉＮ層１１５はホトレジスト１１４にて領域パター
ニングされる｛図１１（ｂ）｝。次に、ホトレジスト１
１７にて領域パターニングされ単結晶Ｓｉ層１１は部分
的下地ＳｉＯ2 絶縁層１１２に到達しない範囲でエッチ
ング除去される｛図１１（ｃ）｝。次に、酸化工程を経
ることでロコス酸化膜１１８が形成され個々分離された
Ｓｉ層１１９が形成される。
【００３５】図１２は本発明にかかる第６の実施例のＥ
Ｌ発光素子駆動回路を示す模式的ブロック図である。昇
圧装置１２２は前述してきたようなチャージポンプ方式
を取る半導体集積回路装置であり、整流・キャパシタペ
アが直列に配列されているものである。本実施例の場
合、ＥＬ素子Ｃｅ１２５は数ｎＦの容量があるとしてタ
イマー回路による充放電周期が２から３ｋＨｚとして充
分な輝度を得るためにはＶｏｕｔ１２４には１００Ｖ程
度の電圧と１＊１０の−５乗Ｆ／ｓｅｃの電荷輸送能力
が必要である。Ｖｄｄに接続されたＶｉｎ３Ｖのとき整
流・キャパシタペアは約４０段、１個のキャパシタの容
量は１０ｐＦ程度、ＣＫおよび反転ＣＫは１から４ＭＨ
ｚ必要なことになる。Ｖｉｎ１．５Ｖのときは約８０段
要ることになる。最終段のダイオード１３０の手前の外
付け容量Ｃｘ１２９はＥＬ素子Ｃｅ１２５と同程度の数
ｎＦの容量が必要である。このとき、例えばＣＫと反転
ＣＫの電圧振幅においてＣＫをＧＮＤに対してマイナス
の電圧で振幅させることで同じ昇圧比を得る場合半分の
段数で済むことになる。
Ｌ発光素子駆動回路を示す模式的ブロック図である。昇
圧装置１２２は前述してきたようなチャージポンプ方式
を取る半導体集積回路装置であり、整流・キャパシタペ
アが直列に配列されているものである。本実施例の場
合、ＥＬ素子Ｃｅ１２５は数ｎＦの容量があるとしてタ
イマー回路による充放電周期が２から３ｋＨｚとして充
分な輝度を得るためにはＶｏｕｔ１２４には１００Ｖ程
度の電圧と１＊１０の−５乗Ｆ／ｓｅｃの電荷輸送能力
が必要である。Ｖｄｄに接続されたＶｉｎ３Ｖのとき整
流・キャパシタペアは約４０段、１個のキャパシタの容
量は１０ｐＦ程度、ＣＫおよび反転ＣＫは１から４ＭＨ
ｚ必要なことになる。Ｖｉｎ１．５Ｖのときは約８０段
要ることになる。最終段のダイオード１３０の手前の外
付け容量Ｃｘ１２９はＥＬ素子Ｃｅ１２５と同程度の数
ｎＦの容量が必要である。このとき、例えばＣＫと反転
ＣＫの電圧振幅においてＣＫをＧＮＤに対してマイナス
の電圧で振幅させることで同じ昇圧比を得る場合半分の
段数で済むことになる。
【００３６】また、例えばこのようなチャージポンプの
回路ではＣＫが入りはじめてから所望のＶｏｕｔ電圧が
獲られるまでに、少なからずの時間がかかるものであ
る、この立ち上がり時間は数１０ｍ秒から数１００ｍ秒
であるが、これをふせぐためにタイマー回路が動作して
いないときにも数秒から数分の間に１回とか昇圧回路を
動作させ、ＣｘやＣｅをプリチャージしておくと立ち上
がり時間が短くて済み便利である。
回路ではＣＫが入りはじめてから所望のＶｏｕｔ電圧が
獲られるまでに、少なからずの時間がかかるものであ
る、この立ち上がり時間は数１０ｍ秒から数１００ｍ秒
であるが、これをふせぐためにタイマー回路が動作して
いないときにも数秒から数分の間に１回とか昇圧回路を
動作させ、ＣｘやＣｅをプリチャージしておくと立ち上
がり時間が短くて済み便利である。
【００３７】図２５は従来のＥＬ素子駆動回路の例であ
るが、トランス１０５３は前述したごとく大きさの問題
や電磁高調波の問題がある、加えてトランスを駆動する
ためのＮＰＮトランジスタ１０５７と容量Ｃｂ１０５５
と抵抗Ｒｂ１０５４からなる自励発振回路は自己消費電
力は数ｍＷにものぼり大変効率が悪い。本発明を適用す
ることでこれら問題点が全て解決されることからみても
本発明がいかに優れているかが判る。
るが、トランス１０５３は前述したごとく大きさの問題
や電磁高調波の問題がある、加えてトランスを駆動する
ためのＮＰＮトランジスタ１０５７と容量Ｃｂ１０５５
と抵抗Ｒｂ１０５４からなる自励発振回路は自己消費電
力は数ｍＷにものぼり大変効率が悪い。本発明を適用す
ることでこれら問題点が全て解決されることからみても
本発明がいかに優れているかが判る。
【００３８】図１３は本発明にかかる第７の実施例のＥ
Ｌ発光素子駆動回路を示す模式的ブロック図である。Ｖ
ｄｄ１３１電圧は前述してきたごとく、１．５Ｖ、３．
０Ｖ、あるいは５．０Ｖ、あるいは１２Ｖ系の電源から
きていることが多いが、５％から１０％のばらつきは必
ず発生するものである、ましてや電池などからきている
場合、初期から放電時までの間にはかなりの電圧差が生
じるものである。本実施例ではＶｏｕｔ１３２の出力電
圧を基準電圧を内蔵したコンパレータ１３３が監視して
いてＰＷＭ（パルスウエーブモジュレーション）回路１
３４を介してＣＫおよびＣＫの信号のデューテイ比（オ
ン・オフ比、図１４でいうところのｔonck1 １４２とＴ
ck１４１のこと）をｔonck2 １４３のように変化させる
ことで電荷輸送効率を変化させＥＬの輝度を一定に保っ
てやるというものである。電圧が下がって来たときオン
する時間をながくする。また、ＰＷＭ回路はＰＷＭの代
わりにＶＣＯ（ボルテージコントロールオシレータ）の
ようにＣＫの周波数を変化させるような回路を用いても
同様に効果的である。昇圧回路がスイッチトキャパシタ
方式の場合でも本実施例の効果は全く同様である。
Ｌ発光素子駆動回路を示す模式的ブロック図である。Ｖ
ｄｄ１３１電圧は前述してきたごとく、１．５Ｖ、３．
０Ｖ、あるいは５．０Ｖ、あるいは１２Ｖ系の電源から
きていることが多いが、５％から１０％のばらつきは必
ず発生するものである、ましてや電池などからきている
場合、初期から放電時までの間にはかなりの電圧差が生
じるものである。本実施例ではＶｏｕｔ１３２の出力電
圧を基準電圧を内蔵したコンパレータ１３３が監視して
いてＰＷＭ（パルスウエーブモジュレーション）回路１
３４を介してＣＫおよびＣＫの信号のデューテイ比（オ
ン・オフ比、図１４でいうところのｔonck1 １４２とＴ
ck１４１のこと）をｔonck2 １４３のように変化させる
ことで電荷輸送効率を変化させＥＬの輝度を一定に保っ
てやるというものである。電圧が下がって来たときオン
する時間をながくする。また、ＰＷＭ回路はＰＷＭの代
わりにＶＣＯ（ボルテージコントロールオシレータ）の
ようにＣＫの周波数を変化させるような回路を用いても
同様に効果的である。昇圧回路がスイッチトキャパシタ
方式の場合でも本実施例の効果は全く同様である。
【００３９】図１５および１６は本発明にかかる第８の
実施例の昇圧機能を有する半導体集積回路装置の電気回
路を示す模式的ブロック図である。スイッチトキャパシ
タ型昇圧回路を構成した励である。ここで一般的なスイ
ッチトキャパシタ型昇圧回路の説明を行っておくことに
する。
実施例の昇圧機能を有する半導体集積回路装置の電気回
路を示す模式的ブロック図である。スイッチトキャパシ
タ型昇圧回路を構成した励である。ここで一般的なスイ
ッチトキャパシタ型昇圧回路の説明を行っておくことに
する。
【００４０】図２４はフィボナッチ型スイッチトキャパ
シタ昇圧回路の原理構成であるが、Ｔra1 １０５１とＴ
rb1 １０５２と容量１０５５とＴrc1 １０５３とで構成
される回路を１ブロックとするとこれをｎ段接続した場
合の出力電圧Ｖｏｕｔは Ｖｏｕｔ＝Ｆｉｂ（ｎ＋１）・Ｖｉｎ−Ｒｓｃ・Ｉｏｕｔ である。
シタ昇圧回路の原理構成であるが、Ｔra1 １０５１とＴ
rb1 １０５２と容量１０５５とＴrc1 １０５３とで構成
される回路を１ブロックとするとこれをｎ段接続した場
合の出力電圧Ｖｏｕｔは Ｖｏｕｔ＝Ｆｉｂ（ｎ＋１）・Ｖｉｎ−Ｒｓｃ・Ｉｏｕｔ である。
【００４１】ここでＲｓｃは出力抵抗、Ｆｉｂ関数は Ｆｉｂ（０）＝０， Ｆｉｂ（１）＝１ Ｆｉｂ（ｎ）＝Ｆｉｂ（ｎ−２）＋Ｆｉｂ（ｎ−１） で表されるものである。
【００４２】すなわち、チャージポンプ方式で昇圧した
場合よりはるかに少ない段数（整流素子とかキャパシタ
の数が）で昇圧が可能となるものである。しかしなが
ら、この回路におけるＭＯＳトランジスタは理想スイッ
チを想定しており、実際にはモノリシックの半導体集積
回路装置内で実現するのは困難である。なぜならば、例
えばトランジスタＴra1 １０５２がオンするためにはゲ
ートに与えられるＣＫ 1の電圧はノードa1１０５６より
高い電圧でなければならないが、第１段目は良いとして
も後段でのノードの電圧は昇圧された電圧になっている
ためトランジスタのオンは実質上不可能になってしまう
からである。
場合よりはるかに少ない段数（整流素子とかキャパシタ
の数が）で昇圧が可能となるものである。しかしなが
ら、この回路におけるＭＯＳトランジスタは理想スイッ
チを想定しており、実際にはモノリシックの半導体集積
回路装置内で実現するのは困難である。なぜならば、例
えばトランジスタＴra1 １０５２がオンするためにはゲ
ートに与えられるＣＫ 1の電圧はノードa1１０５６より
高い電圧でなければならないが、第１段目は良いとして
も後段でのノードの電圧は昇圧された電圧になっている
ためトランジスタのオンは実質上不可能になってしまう
からである。
【００４３】そこで、本発明ではず１５に示すようにＣ
Ｋ 1とＣＫ 2のＣＯＭをＣＯＭ 1とＣＯＭ 2としたうえ
で、それぞれダイオードでＧＮＤと分離した、さらに各
ノードに結線するうえでそれぞれダイオードでバックア
ップする構成を取った。こうすることで、昇圧系のＧＮ
ＤとＣＫ系のＣＯＭは起点のポテンシャルはＧＮＤと同
じでもダイオードバックアップ分離され別の電圧傾斜系
を形成し、実際上実現可能となった。
Ｋ 1とＣＫ 2のＣＯＭをＣＯＭ 1とＣＯＭ 2としたうえ
で、それぞれダイオードでＧＮＤと分離した、さらに各
ノードに結線するうえでそれぞれダイオードでバックア
ップする構成を取った。こうすることで、昇圧系のＧＮ
ＤとＣＫ系のＣＯＭは起点のポテンシャルはＧＮＤと同
じでもダイオードバックアップ分離され別の電圧傾斜系
を形成し、実際上実現可能となった。
【００４４】図１６は縦続接続形スイッチトキャパシタ
昇圧回路に本発明を適用した例である。このタイプは
（２ｍ＋１）個のキャパシタと（４ｍ＋１）個のトラン
ジスタで２m 倍の昇圧が可能なものである。図示するよ
うに同様なダイオードバックアップで実現可能としたも
のである。
昇圧回路に本発明を適用した例である。このタイプは
（２ｍ＋１）個のキャパシタと（４ｍ＋１）個のトラン
ジスタで２m 倍の昇圧が可能なものである。図示するよ
うに同様なダイオードバックアップで実現可能としたも
のである。
【００４５】図１７（ａ）は本発明にかかる第９の実施
例の半導体集積回路装置の整流素子を示す模式的断面図
である。Ｎ- 型層３０１に開孔部を有しアノード電極３
０２が接触している、今該電極がＡｌ（アルミニュウ
ム）として半導体プロセス的に適当な処理（開孔部の表
面処理や、Ａｌを接触させたのちの熱処理例えば４００
℃から６００℃ぐらいまで処理を施すこと）にて良好な
ショットキー接合３０３を得る。このようないわゆるシ
ョットキーダイオードを整流機能素子として構成するこ
とで、アノード領域たるＰ+ 型層を形成しない整流素子
が得られる。
例の半導体集積回路装置の整流素子を示す模式的断面図
である。Ｎ- 型層３０１に開孔部を有しアノード電極３
０２が接触している、今該電極がＡｌ（アルミニュウ
ム）として半導体プロセス的に適当な処理（開孔部の表
面処理や、Ａｌを接触させたのちの熱処理例えば４００
℃から６００℃ぐらいまで処理を施すこと）にて良好な
ショットキー接合３０３を得る。このようないわゆるシ
ョットキーダイオードを整流機能素子として構成するこ
とで、アノード領域たるＰ+ 型層を形成しない整流素子
が得られる。
【００４６】図１７（ｂ）はショットキー接合部の拡大
の断面図である。ここでは、直接ＡｌをＮ−Ｓｉ表面に
接するのではなく、バリアメタルとしてショットキー金
属３０７を介在させた例をしめしている。ショットキー
金属として、クロム（Ｃｒ）、モリブデン（Ｍｏ）、白
金（Ｐｔ）、タングステン（Ｗ）などが良いとされてい
るが、必要なダイオードのＶｆや逆方向リーク（リー
ク）によって選択使用される。ここでは、例えばＰｔや
Ｗを数１０００ つけることを推奨する。ここまで説明
してきたような本発明の半導体集積回路装置の実施例に
加えて、このような構成をとることで、通常のＰＮ接合
のＶｆが大体０．６Ｖであるのに対してショットキーは
０．４から０．５Ｖぐらいであり、より損失の少ない昇
圧回路が実現できる。また、近年の電気回路の動向とし
て半導体集積回路装置を使用する標準の電源電圧の低
下、例えば５Ｖから３Ｖ、さらには１．５Ｖ化に対応し
て、非常に便利である、実際上１．５Ｖ電源電圧でのＶ
ｉｎからの昇圧では本実施例をもって初めて可能にな
る。
の断面図である。ここでは、直接ＡｌをＮ−Ｓｉ表面に
接するのではなく、バリアメタルとしてショットキー金
属３０７を介在させた例をしめしている。ショットキー
金属として、クロム（Ｃｒ）、モリブデン（Ｍｏ）、白
金（Ｐｔ）、タングステン（Ｗ）などが良いとされてい
るが、必要なダイオードのＶｆや逆方向リーク（リー
ク）によって選択使用される。ここでは、例えばＰｔや
Ｗを数１０００ つけることを推奨する。ここまで説明
してきたような本発明の半導体集積回路装置の実施例に
加えて、このような構成をとることで、通常のＰＮ接合
のＶｆが大体０．６Ｖであるのに対してショットキーは
０．４から０．５Ｖぐらいであり、より損失の少ない昇
圧回路が実現できる。また、近年の電気回路の動向とし
て半導体集積回路装置を使用する標準の電源電圧の低
下、例えば５Ｖから３Ｖ、さらには１．５Ｖ化に対応し
て、非常に便利である、実際上１．５Ｖ電源電圧でのＶ
ｉｎからの昇圧では本実施例をもって初めて可能にな
る。
【００４７】図１８は本実施例をＳＯＩ基板ではなく、
単一のごく標準的なＰ型基板３１０にて応用した例であ
る。本応用例のごとく、ＰＮ接合ではなくショットキー
接合を整流機能素子として使用することで、回路構成と
しては、図１９に示すようなものとなり、昇圧が可能と
なる。つまり、ショットキー接合ではベース（Ｎ- 型層
３１１）とエミッタ層にあたるショットキー金属のショ
ットキー接合部３１３において小数キャリアの注入がな
くトランジスタ動作しないからである。また、この場合
終段のＰＮダイオードＤｎ３２５は最終昇圧電圧に耐え
なければならないが、通常のＰＮ接合であるため有利で
ある、つまり耐圧的（リーク電流）に不利なショットキ
ーダイオードは説明してきたように１段分の電源電圧に
さえ耐えれば良いからである。
単一のごく標準的なＰ型基板３１０にて応用した例であ
る。本応用例のごとく、ＰＮ接合ではなくショットキー
接合を整流機能素子として使用することで、回路構成と
しては、図１９に示すようなものとなり、昇圧が可能と
なる。つまり、ショットキー接合ではベース（Ｎ- 型層
３１１）とエミッタ層にあたるショットキー金属のショ
ットキー接合部３１３において小数キャリアの注入がな
くトランジスタ動作しないからである。また、この場合
終段のＰＮダイオードＤｎ３２５は最終昇圧電圧に耐え
なければならないが、通常のＰＮ接合であるため有利で
ある、つまり耐圧的（リーク電流）に不利なショットキ
ーダイオードは説明してきたように１段分の電源電圧に
さえ耐えれば良いからである。
【００４８】図２９は本発明にかかる第１０の実施例の
ＥＬ発光素子駆動回路を示す模式的ブロック図である。
昇圧装置１２２は前述してきたようなチャージポンプ方
式を取る半導体集積回路であり、整流・キャパシタペア
が直列に配列されているものである。本実施例の場合、
ＥＬ素子Ｃｅ１２５に昇圧装置から昇圧された出力を印
加するわけであるが、ＥＬ素子を発光させるためにはあ
る時間間隔をもって印加され、ＥＬ素子内に蓄えられた
電荷を放電させる必要がある。この昇圧された出力の印
加、放電をインバータ２９０１を用いて行うことによっ
てＥＬ素子放電中の期間に昇圧装置によって輸送されて
きたチャージを無駄に外部に捨てることなく有効に利用
することができる。
ＥＬ発光素子駆動回路を示す模式的ブロック図である。
昇圧装置１２２は前述してきたようなチャージポンプ方
式を取る半導体集積回路であり、整流・キャパシタペア
が直列に配列されているものである。本実施例の場合、
ＥＬ素子Ｃｅ１２５に昇圧装置から昇圧された出力を印
加するわけであるが、ＥＬ素子を発光させるためにはあ
る時間間隔をもって印加され、ＥＬ素子内に蓄えられた
電荷を放電させる必要がある。この昇圧された出力の印
加、放電をインバータ２９０１を用いて行うことによっ
てＥＬ素子放電中の期間に昇圧装置によって輸送されて
きたチャージを無駄に外部に捨てることなく有効に利用
することができる。
【００４９】また、昇圧された出力のＥＬ素子への印
加、放電のタイミングをタイマー回路１２７からの出力
で行うが、このタイミングのデューティー比を５〜１５
％とすることによって印加、放電のサイクルの周波数を
高めることができ、これによってＥＬ発光素子の発光輝
度を十分に高めることができる。
加、放電のタイミングをタイマー回路１２７からの出力
で行うが、このタイミングのデューティー比を５〜１５
％とすることによって印加、放電のサイクルの周波数を
高めることができ、これによってＥＬ発光素子の発光輝
度を十分に高めることができる。
【００５０】さらに、昇圧された出力の印加、放電を行
うインバータ２９０１は５０〜１００Ｖの高電圧耐性が
必要となるため、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓ
ｅｄＤｒａｉｎ）構造やロコスドレイン構造を有するＭ
ＯＳトランジスタによって構成されている。
うインバータ２９０１は５０〜１００Ｖの高電圧耐性が
必要となるため、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓ
ｅｄＤｒａｉｎ）構造やロコスドレイン構造を有するＭ
ＯＳトランジスタによって構成されている。
【００５１】また、このインバータ２９０１を他の昇圧
装置１２２、容量素子Ｃｘ１２９、タイマー回路１２７
と同一基板上に内蔵することによって集積化を図ること
ができチップサイズの縮小が図れ、これを応用した電子
機器の小型化が実現できる。図３０は本発明にかかる第
１１の実施例のＥＬ発光素子駆動回路を示す模式的ブロ
ック図である。昇圧装置１２２は前述してきたようなチ
ャージポンプ方式を取る半導体集積回路であり、整流・
キャパシタペアが直列に配列されているものである。Ｅ
Ｌ素子を発光させるための昇圧された出力を２個のイン
バータ２９０２、２９０３を用いてＥＬ素子の両側から
印加する方式である。このようにＥＬ素子の両側から位
相の異なる昇圧された出力を印加する方法を用いる場
合、十分な輝度を得るために必要なＶｏｕｔ１２４は５
０Ｖ程度の電圧で２＊１０の−５乗Ｆ／ｓｅｃの電荷輸
送能力で済む。Ｖｄｄに接続されたＶｉｎが３Ｖのと
き、整流・キャパシタペアは約２０段、１個のキャパシ
タの容量は１０ｐＦ程度、ＣＫおよび反転ＣＫは２から
８ＭＨｚとなる。このようにすることによって、ＥＬ素
子を十分な輝度をもって発光させるために必要な昇圧電
圧を低下させることができ、昇圧装置１２２の面積を小
さくできることになる。
装置１２２、容量素子Ｃｘ１２９、タイマー回路１２７
と同一基板上に内蔵することによって集積化を図ること
ができチップサイズの縮小が図れ、これを応用した電子
機器の小型化が実現できる。図３０は本発明にかかる第
１１の実施例のＥＬ発光素子駆動回路を示す模式的ブロ
ック図である。昇圧装置１２２は前述してきたようなチ
ャージポンプ方式を取る半導体集積回路であり、整流・
キャパシタペアが直列に配列されているものである。Ｅ
Ｌ素子を発光させるための昇圧された出力を２個のイン
バータ２９０２、２９０３を用いてＥＬ素子の両側から
印加する方式である。このようにＥＬ素子の両側から位
相の異なる昇圧された出力を印加する方法を用いる場
合、十分な輝度を得るために必要なＶｏｕｔ１２４は５
０Ｖ程度の電圧で２＊１０の−５乗Ｆ／ｓｅｃの電荷輸
送能力で済む。Ｖｄｄに接続されたＶｉｎが３Ｖのと
き、整流・キャパシタペアは約２０段、１個のキャパシ
タの容量は１０ｐＦ程度、ＣＫおよび反転ＣＫは２から
８ＭＨｚとなる。このようにすることによって、ＥＬ素
子を十分な輝度をもって発光させるために必要な昇圧電
圧を低下させることができ、昇圧装置１２２の面積を小
さくできることになる。
【００５２】図３１は本発明にかかる第１２の実施例の
ＥＬ発光素子駆動回路を示す模式的ブロック図である。
昇圧装置３１０１、３１０２は前述してきたようなチャ
ージポンプ方式を取る半導体集積回路であり、整流・キ
ャパシタペアが直列に配列されているものである。ＥＬ
素子の両側から位相の異なる昇圧された出力を印加する
方法として、２個の昇圧装置３１０１、３１０２を用い
た場合、十分な輝度を得るために必要なＶｏｕｔ３１０
３、３１０４はそれぞれ５０Ｖ程度の電圧で１＊１０の
−５乗Ｆ／ｓｅｃの電荷輸送能力で済み、Ｖｄｄに接続
されたＶｉｎが３Ｖのとき、整流・キャパシタペアは約
２０段、１個のキャパシタの容量は１０ｐＦ程度、ＣＫ
および反転ＣＫは１から４ＭＨｚとなる。このようにす
ることによって、ＥＬ素子を十分な輝度をもって発光さ
せるために必要な昇圧電圧を低下させることができ、さ
らに昇圧装置３１０１、３１０２を駆動させるためのＣ
Ｋ、反転ＣＫ発生装置もより小さい周波数で済み、低消
費電流化が行えることになる。
ＥＬ発光素子駆動回路を示す模式的ブロック図である。
昇圧装置３１０１、３１０２は前述してきたようなチャ
ージポンプ方式を取る半導体集積回路であり、整流・キ
ャパシタペアが直列に配列されているものである。ＥＬ
素子の両側から位相の異なる昇圧された出力を印加する
方法として、２個の昇圧装置３１０１、３１０２を用い
た場合、十分な輝度を得るために必要なＶｏｕｔ３１０
３、３１０４はそれぞれ５０Ｖ程度の電圧で１＊１０の
−５乗Ｆ／ｓｅｃの電荷輸送能力で済み、Ｖｄｄに接続
されたＶｉｎが３Ｖのとき、整流・キャパシタペアは約
２０段、１個のキャパシタの容量は１０ｐＦ程度、ＣＫ
および反転ＣＫは１から４ＭＨｚとなる。このようにす
ることによって、ＥＬ素子を十分な輝度をもって発光さ
せるために必要な昇圧電圧を低下させることができ、さ
らに昇圧装置３１０１、３１０２を駆動させるためのＣ
Ｋ、反転ＣＫ発生装置もより小さい周波数で済み、低消
費電流化が行えることになる。
【００５３】図３２は本発明にかかる第１３の実施例の
ＥＬ発光素子駆動回路を示す模式的ブロック図である。
昇圧装置３１０１、３１０２は前述してきたようなチャ
ージポンプ方式を取る半導体集積回路であり、整流・キ
ャパシタペアが直列に配列されているものである。ＥＬ
素子の両側から位相の異なる昇圧された出力を印加する
方法として、２個の昇圧装置３１０１、３１０２を用い
た場合、十分な輝度を得るために必要なＶｏｕｔ３１０
３、３１０４はそれぞれ５０Ｖ程度の電圧で１＊１０の
−５乗Ｆ／ｓｅｃの電荷輸送能力で済み、Ｖｄｄに接続
されたＶｉｎが３Ｖのとき、整流・キャパシタペアは約
２０段、１個のキャパシタの容量は１０ｐＦ程度、ＣＫ
および反転ＣＫは１から４ＭＨｚとなる。このようにす
ることによって、ＥＬ素子を十分な輝度をもって発光さ
せるために必要な昇圧電圧を低下させることができ、さ
らに昇圧装置３１０１、３１０２を駆動させるためのＣ
Ｋ、反転ＣＫ発生装置もより小さい周波数で済む。ま
た、ＥＬ素子Ｃｅ１２５を発光させるための電荷のチャ
ージ、ディスチャージを行うために昇圧された出力Ｖｏ
ｕｔ３１０３、３１０４をインバータ２９０２、２９０
３を用いて行うことによって、ＥＬ素子Ｃｅ１２５をデ
ィスチャージしている期間に昇圧装置によって輸送され
てきたチャージを無駄に外部に捨てることなく有効に利
用することができ低消費電流化が大いに図れる。
ＥＬ発光素子駆動回路を示す模式的ブロック図である。
昇圧装置３１０１、３１０２は前述してきたようなチャ
ージポンプ方式を取る半導体集積回路であり、整流・キ
ャパシタペアが直列に配列されているものである。ＥＬ
素子の両側から位相の異なる昇圧された出力を印加する
方法として、２個の昇圧装置３１０１、３１０２を用い
た場合、十分な輝度を得るために必要なＶｏｕｔ３１０
３、３１０４はそれぞれ５０Ｖ程度の電圧で１＊１０の
−５乗Ｆ／ｓｅｃの電荷輸送能力で済み、Ｖｄｄに接続
されたＶｉｎが３Ｖのとき、整流・キャパシタペアは約
２０段、１個のキャパシタの容量は１０ｐＦ程度、ＣＫ
および反転ＣＫは１から４ＭＨｚとなる。このようにす
ることによって、ＥＬ素子を十分な輝度をもって発光さ
せるために必要な昇圧電圧を低下させることができ、さ
らに昇圧装置３１０１、３１０２を駆動させるためのＣ
Ｋ、反転ＣＫ発生装置もより小さい周波数で済む。ま
た、ＥＬ素子Ｃｅ１２５を発光させるための電荷のチャ
ージ、ディスチャージを行うために昇圧された出力Ｖｏ
ｕｔ３１０３、３１０４をインバータ２９０２、２９０
３を用いて行うことによって、ＥＬ素子Ｃｅ１２５をデ
ィスチャージしている期間に昇圧装置によって輸送され
てきたチャージを無駄に外部に捨てることなく有効に利
用することができ低消費電流化が大いに図れる。
【００５４】図３３は本発明にかかる第１４の実施例の
昇圧半導体集積回路の模式図的ブロック図である。昇圧
装置１２２は前述してきたようなチャージポンプ方式を
取る半導体集積回路であり、整流・キャパシタペアが直
列に配列されているものである。
昇圧半導体集積回路の模式図的ブロック図である。昇圧
装置１２２は前述してきたようなチャージポンプ方式を
取る半導体集積回路であり、整流・キャパシタペアが直
列に配列されているものである。
【００５５】本実施例において高電圧降伏ダイオード３
３０３、３３０４、３３０５、３３０６はその降伏電圧
がＥＬ素子の発光に必要な電圧よりも高く、また昇圧装
置内終端の容量素子の破壊電圧より低く設定されている
ものである。例えば１００Ｖ程度の電圧でＥＬ素子を発
光させる場合には、昇圧装置内終端の容量素子の通常使
用可能電界強度は酸化シリコン膜を絶縁体として用いた
場合３ＭＶ／ｃｍであり、膜厚に換算すると３００ｎｍ
となる。この膜厚の酸化シリコン膜は６ＭＶ／ｃｍの電
界が加わった時に微小電流が流れ始め、劣化が進むよう
になる。このため、高電圧降伏ダイオード３３０３、３
３０４、３３０５、３３０６の降伏電圧は３００ｎｍの
膜厚の酸化シリコンを絶縁体として用いた場合、６ＭＶ
／ｃｍの電界以下に設定する必要があり、約１２０〜１
８０Ｖと設定されるものである。
３０３、３３０４、３３０５、３３０６はその降伏電圧
がＥＬ素子の発光に必要な電圧よりも高く、また昇圧装
置内終端の容量素子の破壊電圧より低く設定されている
ものである。例えば１００Ｖ程度の電圧でＥＬ素子を発
光させる場合には、昇圧装置内終端の容量素子の通常使
用可能電界強度は酸化シリコン膜を絶縁体として用いた
場合３ＭＶ／ｃｍであり、膜厚に換算すると３００ｎｍ
となる。この膜厚の酸化シリコン膜は６ＭＶ／ｃｍの電
界が加わった時に微小電流が流れ始め、劣化が進むよう
になる。このため、高電圧降伏ダイオード３３０３、３
３０４、３３０５、３３０６の降伏電圧は３００ｎｍの
膜厚の酸化シリコンを絶縁体として用いた場合、６ＭＶ
／ｃｍの電界以下に設定する必要があり、約１２０〜１
８０Ｖと設定されるものである。
【００５６】この昇圧半導体集積回路である昇圧装置１
２２の入力端子Ｖｉｎ１２３と端子反転ＣＫ３３０１を
Ｖｉｎ側がＬｏｗとなる様に高電圧降伏ダイオード３３
０５を接続すると同時に、同様に入力端子Ｖｉｎ１２３
と端子ＣＫ３３０２とを高電圧降伏ダイオード３３０６
を接続する。さらに、出力端子Ｖｏｕｔ１２４と端子反
転ＣＫ３３０１をＶｏｕｔ側がＬｏｗとなるように高電
圧降伏ダイオード３３０４を接続すると同時に、同様に
出力端子Ｖｏｕｔ１２４と端子ＣＫ３３０２を接続する
ことによって、外部からのノイズその他の不要な静電気
による素子の破壊を外部からの付加的な保護回路を用い
ずに未然に防ぐことができる。本発明の昇圧装置の様に
多くのキャパシタを有するデバイスには特に不要な静電
気の印加によって素子が破壊される確立が高く、このよ
うな保護装置を内蔵する事によって特に効果が大きく、
デバイスのハンドリングも容易になる。
２２の入力端子Ｖｉｎ１２３と端子反転ＣＫ３３０１を
Ｖｉｎ側がＬｏｗとなる様に高電圧降伏ダイオード３３
０５を接続すると同時に、同様に入力端子Ｖｉｎ１２３
と端子ＣＫ３３０２とを高電圧降伏ダイオード３３０６
を接続する。さらに、出力端子Ｖｏｕｔ１２４と端子反
転ＣＫ３３０１をＶｏｕｔ側がＬｏｗとなるように高電
圧降伏ダイオード３３０４を接続すると同時に、同様に
出力端子Ｖｏｕｔ１２４と端子ＣＫ３３０２を接続する
ことによって、外部からのノイズその他の不要な静電気
による素子の破壊を外部からの付加的な保護回路を用い
ずに未然に防ぐことができる。本発明の昇圧装置の様に
多くのキャパシタを有するデバイスには特に不要な静電
気の印加によって素子が破壊される確立が高く、このよ
うな保護装置を内蔵する事によって特に効果が大きく、
デバイスのハンドリングも容易になる。
【００５７】図３５は本発明にかかる第１５の実施例の
昇圧半導体集積回路の模式図的電気回路図である。１次
電池または、２次電池である電源３５０１の電圧は第１
昇圧回路３５０２で２倍の電圧に昇圧される。２倍に昇
圧された電圧は平滑コンデンサ３５２４に蓄えられる。
平滑コンデンサ３５２４に蓄えられた２倍の電圧は第２
昇圧回路３５０３の入力端子Ｖｉｎと、第１第２の昇圧
回路を駆動する昇圧パルス発生手段３５０４に供給され
る。昇圧パルス発生回路３５０４は電源３５０１の電圧
レベルの昇圧用クロックパルスを第１昇圧回路３５０２
へ、電源３５０１の電圧の２倍の電圧レベルの昇圧用ク
ロックパルスを第２昇圧回路３５０３に出力する。
昇圧半導体集積回路の模式図的電気回路図である。１次
電池または、２次電池である電源３５０１の電圧は第１
昇圧回路３５０２で２倍の電圧に昇圧される。２倍に昇
圧された電圧は平滑コンデンサ３５２４に蓄えられる。
平滑コンデンサ３５２４に蓄えられた２倍の電圧は第２
昇圧回路３５０３の入力端子Ｖｉｎと、第１第２の昇圧
回路を駆動する昇圧パルス発生手段３５０４に供給され
る。昇圧パルス発生回路３５０４は電源３５０１の電圧
レベルの昇圧用クロックパルスを第１昇圧回路３５０２
へ、電源３５０１の電圧の２倍の電圧レベルの昇圧用ク
ロックパルスを第２昇圧回路３５０３に出力する。
【００５８】昇圧用クロックパルス発生回路３５０４を
制御する制御線アがＶＤＤレベルになるとパルス発生回
路３５３１が発振を開始し、電圧レベルが電源３５０１
の電圧と同一の昇圧用クロックパルスを第１昇圧回路３
５０２のコンデンサ３５２２へ出力する。その結果、第
１昇圧回路３５０２の平滑コンデンサ３５２４に電源３
５０１の２倍の電圧が蓄えられる。
制御する制御線アがＶＤＤレベルになるとパルス発生回
路３５３１が発振を開始し、電圧レベルが電源３５０１
の電圧と同一の昇圧用クロックパルスを第１昇圧回路３
５０２のコンデンサ３５２２へ出力する。その結果、第
１昇圧回路３５０２の平滑コンデンサ３５２４に電源３
５０１の２倍の電圧が蓄えられる。
【００５９】その次に第２昇圧回路３５０４を制御する
制御線イがＶＤＤレベルになると、パルス発生回路３５
３１の出力パルスを阻止していたゲート３５３２が動作
を開始しレベルシフタ３５３３へパルスが伝達される。
レベルシフタ３５３３は、昇圧用クロックパルスの電圧
レベルを平滑コンデンサ３５２４に蓄えられた電源電圧
の２倍の電圧に変換して出力ゲート３５３４へ出力す
る。出力ゲート３５３４・３５３５の電源電圧は平滑コ
ンデンサ３５２４から供給されているため、電源３５０
１の２倍の電圧レベルのクロックパルスを第２昇圧回路
３５０４のクロックパルス入力ＣＬとＣＬを反転したＩ
ＮＶＣＬへ出力することができる。このＣＬとＩＮＶＣ
Ｌの位相関係は１８０度異なっている。
制御線イがＶＤＤレベルになると、パルス発生回路３５
３１の出力パルスを阻止していたゲート３５３２が動作
を開始しレベルシフタ３５３３へパルスが伝達される。
レベルシフタ３５３３は、昇圧用クロックパルスの電圧
レベルを平滑コンデンサ３５２４に蓄えられた電源電圧
の２倍の電圧に変換して出力ゲート３５３４へ出力す
る。出力ゲート３５３４・３５３５の電源電圧は平滑コ
ンデンサ３５２４から供給されているため、電源３５０
１の２倍の電圧レベルのクロックパルスを第２昇圧回路
３５０４のクロックパルス入力ＣＬとＣＬを反転したＩ
ＮＶＣＬへ出力することができる。このＣＬとＩＮＶＣ
Ｌの位相関係は１８０度異なっている。
【００６０】以上のように構成することで電源電圧と異
なる電圧を昇圧する事ができる。こうすることで第２昇
圧回路３５０３への入力Ｖｉｎを大きくすることができ
るので、整流回路・コンデンサのペアの数が少なくても
高い昇圧電圧出力を得ることができた。
なる電圧を昇圧する事ができる。こうすることで第２昇
圧回路３５０３への入力Ｖｉｎを大きくすることができ
るので、整流回路・コンデンサのペアの数が少なくても
高い昇圧電圧出力を得ることができた。
【００６１】図３５では電源電圧の２倍の電圧を第２昇
圧回路の入力電圧にしたが、本発明は、それに限定され
るものではなく任意の倍数の電圧を第２昇圧回路の入力
電圧にすることができる。第１昇圧回路と第２昇圧回路
を構成する整流回路・コンデンサのペア（チャージポン
プ）の段数の総和をＮとし、第１昇圧回路と第２昇圧回
路について合計がＮ段となるように振り分ける段数を変
えることによって第２昇圧回路の出力電圧が変化する様
子を図３６に示す。（整流回路による電圧降下分Ｖｆは
無視している）表中においてＮは第２昇圧回路の整流回
路・コンデンサのペアの総数であり、（Ｎ−１、Ｎ−
２、・・・）が第１昇圧の段数である。図中の例えば２
０・ＶＤＤの意味は、電源電圧ＶＤＤの２０倍の電圧が
第２昇圧回路の出力電圧レベルであることを示してい
る。表からわかる通り、ペアの総数Ｎの半分づつを第１
・第２昇圧回路に割り振った場合に最も高い昇圧電圧出
力が得られることを示している。
圧回路の入力電圧にしたが、本発明は、それに限定され
るものではなく任意の倍数の電圧を第２昇圧回路の入力
電圧にすることができる。第１昇圧回路と第２昇圧回路
を構成する整流回路・コンデンサのペア（チャージポン
プ）の段数の総和をＮとし、第１昇圧回路と第２昇圧回
路について合計がＮ段となるように振り分ける段数を変
えることによって第２昇圧回路の出力電圧が変化する様
子を図３６に示す。（整流回路による電圧降下分Ｖｆは
無視している）表中においてＮは第２昇圧回路の整流回
路・コンデンサのペアの総数であり、（Ｎ−１、Ｎ−
２、・・・）が第１昇圧の段数である。図中の例えば２
０・ＶＤＤの意味は、電源電圧ＶＤＤの２０倍の電圧が
第２昇圧回路の出力電圧レベルであることを示してい
る。表からわかる通り、ペアの総数Ｎの半分づつを第１
・第２昇圧回路に割り振った場合に最も高い昇圧電圧出
力が得られることを示している。
【００６２】図３７は本発明にかかる第１６の実施例を
示したブロック図である。本実施例は本発明の昇圧半導
体集積回路を電子時計の表示装置の照明用にＥＬ素子を
用いた例である。発振回路３６０１で発振した計時のた
めの基準信号は、分周回路３６０２で分周される。分周
回路３６０２で分周された１秒の計時信号は計時回路３
６０３で計数され、時刻データとなる。計時回路３６０
３の時刻データは、表示素子３６０４で表示される。表
示素子の背後に設置されたエレクトロルミネッセンス板
３６１０を駆動する高電圧を得るために、本発明の昇圧
半導体集積回路を使用している。
示したブロック図である。本実施例は本発明の昇圧半導
体集積回路を電子時計の表示装置の照明用にＥＬ素子を
用いた例である。発振回路３６０１で発振した計時のた
めの基準信号は、分周回路３６０２で分周される。分周
回路３６０２で分周された１秒の計時信号は計時回路３
６０３で計数され、時刻データとなる。計時回路３６０
３の時刻データは、表示素子３６０４で表示される。表
示素子の背後に設置されたエレクトロルミネッセンス板
３６１０を駆動する高電圧を得るために、本発明の昇圧
半導体集積回路を使用している。
【００６３】外部操作スイッチ３６０５がＯＮされると
昇圧用パルス発生回路３６０６は、分周回路３６０２か
らの周波数信号をもとに第１昇圧回路３６０８と第２昇
圧回路３６０９に昇圧のためのパルスを出力する。この
結果、エレクトロルミネッセンス板３６１０が昇圧され
た高電圧で充電される。エレクトロルミネッセンス板の
高電圧は放電回路３６１１によってある周波数で放電さ
れる。この結果。表示素子３６０４が照らされ、暗闇で
も時刻の判読が容易にできるようになる。
昇圧用パルス発生回路３６０６は、分周回路３６０２か
らの周波数信号をもとに第１昇圧回路３６０８と第２昇
圧回路３６０９に昇圧のためのパルスを出力する。この
結果、エレクトロルミネッセンス板３６１０が昇圧され
た高電圧で充電される。エレクトロルミネッセンス板の
高電圧は放電回路３６１１によってある周波数で放電さ
れる。この結果。表示素子３６０４が照らされ、暗闇で
も時刻の判読が容易にできるようになる。
【００６４】なお、本発明の昇圧半導体集積回路は上記
の様な表示素子の照明用ＥＬ素子のみに応用されるもの
でなく、さらに、モータやブザー等の駆動に高電圧が必
要とされる様々な出力素子への応用も可能である。図３
８は本発明にかかる第１７の実施例を示したブロック図
である。駆動回路３８０１は、発振回路３８０２、と昇
圧回路３８０３、および出力信号調節回路３８０４から
構成される。昇圧回路３８０３は前述してきたようなチ
ャージポンプ方式を取る半導体集積回路であり、整流・
キャパシタペアが直列に配列されているものである。発
振回路３８０２はクロック信号を発生し、このクロック
信号の周期により昇圧回路３８０３で昇圧動作が行われ
る。出力調節回路３８０４は発振回路３８０２あるいは
昇圧回路３８０３の一部を操作することによって駆動回
路３８０１から出力される昇圧出力３８０５の電圧や周
波数などの調節を行う。
の様な表示素子の照明用ＥＬ素子のみに応用されるもの
でなく、さらに、モータやブザー等の駆動に高電圧が必
要とされる様々な出力素子への応用も可能である。図３
８は本発明にかかる第１７の実施例を示したブロック図
である。駆動回路３８０１は、発振回路３８０２、と昇
圧回路３８０３、および出力信号調節回路３８０４から
構成される。昇圧回路３８０３は前述してきたようなチ
ャージポンプ方式を取る半導体集積回路であり、整流・
キャパシタペアが直列に配列されているものである。発
振回路３８０２はクロック信号を発生し、このクロック
信号の周期により昇圧回路３８０３で昇圧動作が行われ
る。出力調節回路３８０４は発振回路３８０２あるいは
昇圧回路３８０３の一部を操作することによって駆動回
路３８０１から出力される昇圧出力３８０５の電圧や周
波数などの調節を行う。
【００６５】図３９において発振回路３９０２はＣＲ発
振で動作し、Ｃ３９０３とＲＬ４９１３のペア、あるい
はＣ３９０３とＲＨ３９１４のペアによる時定数によっ
て発振周波数が決定する。ＣＲ発振回路は水晶発振回路
やセラミック発振回路と違って発振周波数を容易に可変
することができる。スイッチＳ３９１７を端子３９１５
あるいは端子３９１６のどちらかへ接続することによっ
てＲＬ３９１３とＲＨ３９１４を選択することができ、
ＲＬ３９１３を低抵抗、ＲＨ３９１４を高抵抗にしてお
けば抵抗の高低の選択によって発振周波数をコントロー
ルすることができる。ＲＳ３９０１はインバータ３９０
４の入力保護用抵抗である。昇圧回路３９１２にはクロ
ック信号入力端子ＣＬＫ３９２１とＣＬＫ３９２０でそ
れぞれ逆位相の矩形は信号が入力される。電圧入力端子
ＶＩＮ３９０８に入力された電源電圧ＶＤＤは高電圧に
昇圧され、その電圧信号はダイオードＤｅ３９１８を介
してＥＬ素子Ｃｅ３９１９に充電される。Ｃｅ３９１９
はトランジスタＴｒ３９１０のコレクタ端子にも接続さ
れており、一方Ｔｒ３９１０のベースはもう１つの発振
回路３９１１に接続されている。発振回路３９１１空は
周期的な信号が逐次Ｔｒ３９１０のベースに印加され、
発振回路３９１１の信号周期でＴｒ３９１０がＯＮ／Ｏ
ＦＦ動作を繰り返す。Ｔｒ３９１０がＯＦＦ状態の場合
はＣｅ３９１９に充電された電荷はそのままの状態を保
持し、Ｔｒ３９１０がＯＮ状態になるとＣｅ３９１９に
充電されていた電荷がＴｒ３９１０を介して放電され
る。
振で動作し、Ｃ３９０３とＲＬ４９１３のペア、あるい
はＣ３９０３とＲＨ３９１４のペアによる時定数によっ
て発振周波数が決定する。ＣＲ発振回路は水晶発振回路
やセラミック発振回路と違って発振周波数を容易に可変
することができる。スイッチＳ３９１７を端子３９１５
あるいは端子３９１６のどちらかへ接続することによっ
てＲＬ３９１３とＲＨ３９１４を選択することができ、
ＲＬ３９１３を低抵抗、ＲＨ３９１４を高抵抗にしてお
けば抵抗の高低の選択によって発振周波数をコントロー
ルすることができる。ＲＳ３９０１はインバータ３９０
４の入力保護用抵抗である。昇圧回路３９１２にはクロ
ック信号入力端子ＣＬＫ３９２１とＣＬＫ３９２０でそ
れぞれ逆位相の矩形は信号が入力される。電圧入力端子
ＶＩＮ３９０８に入力された電源電圧ＶＤＤは高電圧に
昇圧され、その電圧信号はダイオードＤｅ３９１８を介
してＥＬ素子Ｃｅ３９１９に充電される。Ｃｅ３９１９
はトランジスタＴｒ３９１０のコレクタ端子にも接続さ
れており、一方Ｔｒ３９１０のベースはもう１つの発振
回路３９１１に接続されている。発振回路３９１１空は
周期的な信号が逐次Ｔｒ３９１０のベースに印加され、
発振回路３９１１の信号周期でＴｒ３９１０がＯＮ／Ｏ
ＦＦ動作を繰り返す。Ｔｒ３９１０がＯＦＦ状態の場合
はＣｅ３９１９に充電された電荷はそのままの状態を保
持し、Ｔｒ３９１０がＯＮ状態になるとＣｅ３９１９に
充電されていた電荷がＴｒ３９１０を介して放電され
る。
【００６６】以上の様な充放電動作を繰り返すことによ
ってＥＬ素子Ｃｅ３９１９は発光する。ここで発振回路
３９０２の発振周波数をたとえば１０Ｋ〜数ＫＨｚであ
り、それに対して発振回路３９１１から出力される信号
は、例えば、数十〜数ＫＨｚ程度と充分遅いものとす
る。
ってＥＬ素子Ｃｅ３９１９は発光する。ここで発振回路
３９０２の発振周波数をたとえば１０Ｋ〜数ＫＨｚであ
り、それに対して発振回路３９１１から出力される信号
は、例えば、数十〜数ＫＨｚ程度と充分遅いものとす
る。
【００６７】図４０は昇圧回路３９１２に入力されるク
ロック信号ＣＬＫ（４００１、４００３）および、ＥＬ
素子Ｃｅに印加される電圧の波形（４００２、４００
４）のチャート図である。クロック信号の経過に従い、
Ｃｅ３９１９に徐々に電荷が充電されていくが、ＣＲ発
振の抵抗の大きさによって充電量が異なる。図４１は発
振回路３９１１から出力される信号４１０１および、Ｅ
Ｌ素子Ｃｅ３９１９に印加される電圧の波形（４１０
２、４１０３）である。スイッチ３９１７によって高抵
抗ＲＨ３９１４が選択された場合はＥＬ素子Ｃｅ３９１
９が発光するのに充分な電荷が充電されるが、スイッチ
３９１７によって低抵抗ＲＬ３９１３が選択された場合
はＥＬ素子３９１４に電荷が充分に充電される以前に電
荷が放電してしまう。つまり、抵抗の大小によるクロッ
ク信号の周波数可変によって、出力電圧を調整すること
が可能であり、ＥＬ素子３９１９の発光輝度をコントロ
ールすることができる。
ロック信号ＣＬＫ（４００１、４００３）および、ＥＬ
素子Ｃｅに印加される電圧の波形（４００２、４００
４）のチャート図である。クロック信号の経過に従い、
Ｃｅ３９１９に徐々に電荷が充電されていくが、ＣＲ発
振の抵抗の大きさによって充電量が異なる。図４１は発
振回路３９１１から出力される信号４１０１および、Ｅ
Ｌ素子Ｃｅ３９１９に印加される電圧の波形（４１０
２、４１０３）である。スイッチ３９１７によって高抵
抗ＲＨ３９１４が選択された場合はＥＬ素子Ｃｅ３９１
９が発光するのに充分な電荷が充電されるが、スイッチ
３９１７によって低抵抗ＲＬ３９１３が選択された場合
はＥＬ素子３９１４に電荷が充分に充電される以前に電
荷が放電してしまう。つまり、抵抗の大小によるクロッ
ク信号の周波数可変によって、出力電圧を調整すること
が可能であり、ＥＬ素子３９１９の発光輝度をコントロ
ールすることができる。
【００６８】図４２は本発明にかかる第１８の実施例を
示した回路図である。本実施例での発振回路４２１４も
第１７の実施例と同様にＣＲ発振で動作し、Ｃ４２１３
とＲ１４２０７、Ｒ２４２０８、Ｒ３４２０９等で構成
される回路の時定数によって発振周波数が決定する。昇
圧回路４２１９や発振回路４２２３は第１６の実施例と
同様の構成である。スイッチＳ４２１２を端子４２１０
あるいは端子４２１１のどちらかへ接続することによっ
て充放電の時定数を切り換えている。図４３は図４２の
昇圧回路４２１９に入力されるクロック信号波形４３０
１、４３０３およびＥＬ素子Ｃｅ４２２１に印加される
電圧波形４３０２、４３０４である。クロック信号波形
４２０１において、ｔ１はダイオードＤ１（４２０５）
のみに導通している状態で、抵抗分はＲ１（４２０７）
とＲ３（７２０９）の左半分の抵抗（これをＲ３Ｌとす
る）となり、ｔ１＝１．１Ｃ（Ｒ２＋Ｒ３Ｌ）となる。
同様にｔ２はダイオードＤ２（４２０６）のみに導通し
ている状態で、抵抗分はＲ１（４２０７）とＲ３（７２
０９）の左半分の抵抗（これをＲ３Ｒとする）となり、
ｔ２＝１．１Ｃ（Ｒ２＋Ｒ３Ｒ）となる。
示した回路図である。本実施例での発振回路４２１４も
第１７の実施例と同様にＣＲ発振で動作し、Ｃ４２１３
とＲ１４２０７、Ｒ２４２０８、Ｒ３４２０９等で構成
される回路の時定数によって発振周波数が決定する。昇
圧回路４２１９や発振回路４２２３は第１６の実施例と
同様の構成である。スイッチＳ４２１２を端子４２１０
あるいは端子４２１１のどちらかへ接続することによっ
て充放電の時定数を切り換えている。図４３は図４２の
昇圧回路４２１９に入力されるクロック信号波形４３０
１、４３０３およびＥＬ素子Ｃｅ４２２１に印加される
電圧波形４３０２、４３０４である。クロック信号波形
４２０１において、ｔ１はダイオードＤ１（４２０５）
のみに導通している状態で、抵抗分はＲ１（４２０７）
とＲ３（７２０９）の左半分の抵抗（これをＲ３Ｌとす
る）となり、ｔ１＝１．１Ｃ（Ｒ２＋Ｒ３Ｌ）となる。
同様にｔ２はダイオードＤ２（４２０６）のみに導通し
ている状態で、抵抗分はＲ１（４２０７）とＲ３（７２
０９）の左半分の抵抗（これをＲ３Ｒとする）となり、
ｔ２＝１．１Ｃ（Ｒ２＋Ｒ３Ｒ）となる。
【００６９】この回路において、スイッチ４２１２を端
子４２１０あるいは端子４２１１に切り換えることによ
って抵抗Ｒ３（４２０９）の抵抗分割比を可変すること
ができる。スイッチＳ４２１２を端子４２１０へ接続す
れば（Ｒ１＋Ｒ３Ｌ）の値が小さくなってｔ１が短くな
り、逆にスイッチ４２１２を端子４２１１へ接続すれば
（Ｒ１＋Ｒ３Ｒ）の値がおおきくなり、ｔ１が長くな
る。すなわち、スイッチ４２１２の切り換えによって発
振周波数のデューティー比をコントロールすることがで
きる。
子４２１０あるいは端子４２１１に切り換えることによ
って抵抗Ｒ３（４２０９）の抵抗分割比を可変すること
ができる。スイッチＳ４２１２を端子４２１０へ接続す
れば（Ｒ１＋Ｒ３Ｌ）の値が小さくなってｔ１が短くな
り、逆にスイッチ４２１２を端子４２１１へ接続すれば
（Ｒ１＋Ｒ３Ｒ）の値がおおきくなり、ｔ１が長くな
る。すなわち、スイッチ４２１２の切り換えによって発
振周波数のデューティー比をコントロールすることがで
きる。
【００７０】図４３において、ｔ１が長い場合（波形４
３０１）はＣｅ４２２１に電荷が充電される時間は充分
あり充電量が多くなる（波形４３０２）が、ｔ１が短い
場合（波形４３０３）はＣｅ４２２１に電荷が充電され
る時間が短く充電量が少なくなる（波形４３０４）。
３０１）はＣｅ４２２１に電荷が充電される時間は充分
あり充電量が多くなる（波形４３０２）が、ｔ１が短い
場合（波形４３０３）はＣｅ４２２１に電荷が充電され
る時間が短く充電量が少なくなる（波形４３０４）。
【００７１】図４４は発振回路４２２３から出力される
信号４４０１およびＥＬ素子Ｃｅ４２２１に印加される
電圧の波形（４４０２、４４０３）である。スイッチＳ
４２１２によってｔ１が長く選択された場合はＥＬ素子
４２２１が発光するのに充分な電荷が充電されるが、ス
イッチＳ４２１２によってｔ１が短く選択された場合は
ＥＬ素子４２２１に電荷が充電される以前に電荷が放出
してしまう。つまり、クロック信号波形のデューティー
比の大小によって出力電圧を調整することが可能であ
り、ＥＬ素子４２２１の発光輝度をコントロールするこ
とができる。
信号４４０１およびＥＬ素子Ｃｅ４２２１に印加される
電圧の波形（４４０２、４４０３）である。スイッチＳ
４２１２によってｔ１が長く選択された場合はＥＬ素子
４２２１が発光するのに充分な電荷が充電されるが、ス
イッチＳ４２１２によってｔ１が短く選択された場合は
ＥＬ素子４２２１に電荷が充電される以前に電荷が放出
してしまう。つまり、クロック信号波形のデューティー
比の大小によって出力電圧を調整することが可能であ
り、ＥＬ素子４２２１の発光輝度をコントロールするこ
とができる。
【００７２】図４５は本発明にかかる第１９の実施例を
示したブロック図である。発振回路４５０１は本発明の
第１７や第１８実施例で使用したＣＲ発振回路でも良い
し、水晶やセラミック発振回路でもかまわない。発振回
路４５０４は第１７や第１８の実施例と同様の構成であ
る。昇圧回路の詳細は図４６に示す通りである。昇圧回
路４５２９はコンデンサＣ１〜Ｃ５０（４６１８〜４６
２７）とダイオードＤ１〜Ｄ５０（４６０２〜４６１
０）の昇段ペア、Ｄ５１（４６１１）、Ｄ５２（４６１
２）とから構成されている。さらに、昇段ペアの出力は
４５段目４６３１と５０段目４６３２の２種類があり、
スイッチＳ４６１３によって出力を選択することができ
る。
示したブロック図である。発振回路４５０１は本発明の
第１７や第１８実施例で使用したＣＲ発振回路でも良い
し、水晶やセラミック発振回路でもかまわない。発振回
路４５０４は第１７や第１８の実施例と同様の構成であ
る。昇圧回路の詳細は図４６に示す通りである。昇圧回
路４５２９はコンデンサＣ１〜Ｃ５０（４６１８〜４６
２７）とダイオードＤ１〜Ｄ５０（４６０２〜４６１
０）の昇段ペア、Ｄ５１（４６１１）、Ｄ５２（４６１
２）とから構成されている。さらに、昇段ペアの出力は
４５段目４６３１と５０段目４６３２の２種類があり、
スイッチＳ４６１３によって出力を選択することができ
る。
【００７３】図４６において、ＶＩＮ４６０１およびク
ロック信号（４６１６、４６１７）の電圧を３Ｖ、ダイ
オードＤ１〜Ｄ５２（４６０２〜４６１２）の順方向し
きい電圧ＶＦを０．６Ｖとする。スイッチＳ４６１３が
端子４６１５に接続された場合は昇圧回路４５２９は５
０段の昇圧段とダイオードＤ５１（４６１１）から構成
されることになり、出力電圧ＶＯＵＴ（５０）はＶＯＵ
Ｔ（５０）＝ＶＤＤ＋５０×ＶＩＮ−（５０＋１）×Ｖ
Ｆ［Ｖ］よりＶＯＵＴ（５０）＝１２２．４Ｖとなる。
ロック信号（４６１６、４６１７）の電圧を３Ｖ、ダイ
オードＤ１〜Ｄ５２（４６０２〜４６１２）の順方向し
きい電圧ＶＦを０．６Ｖとする。スイッチＳ４６１３が
端子４６１５に接続された場合は昇圧回路４５２９は５
０段の昇圧段とダイオードＤ５１（４６１１）から構成
されることになり、出力電圧ＶＯＵＴ（５０）はＶＯＵ
Ｔ（５０）＝ＶＤＤ＋５０×ＶＩＮ−（５０＋１）×Ｖ
Ｆ［Ｖ］よりＶＯＵＴ（５０）＝１２２．４Ｖとなる。
【００７４】一方、スイッチＳ４６１３が端子４６１４
接続された場合は昇圧回路４５２９は４５段の昇圧段と
ダイオードＤ５２（４６１２）から構成されることにな
り、出力電圧ＶＯＵＴ（４５）はＶＯＵＴ（４５）＝Ｖ
ＤＤ＋４５×ＶＩＮ−（４５＋１）×ＶＦ［Ｖ］よりＶ
ＯＵＴ（４５）＝１１０．４Ｖとなる。
接続された場合は昇圧回路４５２９は４５段の昇圧段と
ダイオードＤ５２（４６１２）から構成されることにな
り、出力電圧ＶＯＵＴ（４５）はＶＯＵＴ（４５）＝Ｖ
ＤＤ＋４５×ＶＩＮ−（４５＋１）×ＶＦ［Ｖ］よりＶ
ＯＵＴ（４５）＝１１０．４Ｖとなる。
【００７５】このように、昇圧段数の切り換えによって
出力電圧を変更することができ、ＥＬ素子Ｃｅ４５２８
の発光輝度を調節することができる。
出力電圧を変更することができ、ＥＬ素子Ｃｅ４５２８
の発光輝度を調節することができる。
【００７６】
【発明の効果】以上説明したように、本発明の半導体集
積回路及びそれを用いた電子機器装置は次のような効果
がある。すなわち、チャージポンプ方式やスイッチトキ
ャパシタ方式の昇圧回路において整流・キャパシタのペ
アが完全に誘電体分離されることになるので、これまで
モノリシックでは不可能だった数Ｖから数１００Ｖまで
の高倍率の昇圧用半導体集積回路装置が可能となる。
積回路及びそれを用いた電子機器装置は次のような効果
がある。すなわち、チャージポンプ方式やスイッチトキ
ャパシタ方式の昇圧回路において整流・キャパシタのペ
アが完全に誘電体分離されることになるので、これまで
モノリシックでは不可能だった数Ｖから数１００Ｖまで
の高倍率の昇圧用半導体集積回路装置が可能となる。
【００７７】さらに、このような半導体集積回路装置の
面積（チップサイズ）の縮小が図られ、経済的効果が得
られる。さらに、このような昇圧機能を持つ半導体集積
回路装置が光を受けて電気信号を出力するような機能を
ももつことになる。切り換えて、充電用半導体集積回路
装置ともなるわけである。
面積（チップサイズ）の縮小が図られ、経済的効果が得
られる。さらに、このような昇圧機能を持つ半導体集積
回路装置が光を受けて電気信号を出力するような機能を
ももつことになる。切り換えて、充電用半導体集積回路
装置ともなるわけである。
【００７８】さらに、このような半導体集積回路装置を
使用することで今まで不可能だった薄型のＥＬ発光素子
内蔵の電子機器が実現可能となる。また、充電機能を兼
ね備えていたり、ＥＬの発光の仕方（色合いや輝度）で
各種メッセージ・アラームを示す機能を兼ね備えた電子
機器も実現可能となる。
使用することで今まで不可能だった薄型のＥＬ発光素子
内蔵の電子機器が実現可能となる。また、充電機能を兼
ね備えていたり、ＥＬの発光の仕方（色合いや輝度）で
各種メッセージ・アラームを示す機能を兼ね備えた電子
機器も実現可能となる。
【図１】本発明にかかる第１の実施例の半導体集積回路
装置を示す整流・キャパシタペアの模式的断面図であ
る。
装置を示す整流・キャパシタペアの模式的断面図であ
る。
【図２】第１の実施例の半導体集積回路装置を示す電極
の模式的平面図である。
の模式的平面図である。
【図３】第１の実施例の半導体集積回路装置を示すチャ
ージポンプ方式の昇圧回路の１つの整流・キャパシタペ
ア（以下ペアと称することがある）を示す模式的回路図
である。
ージポンプ方式の昇圧回路の１つの整流・キャパシタペ
ア（以下ペアと称することがある）を示す模式的回路図
である。
【図４】本発明にかかる第２の実施例の半導体集積回路
装置を示す整流・キャパシタペアの模式的断面図であ
る。
装置を示す整流・キャパシタペアの模式的断面図であ
る。
【図５】第２の実施例の半導体集積回路装置を示す電極
の模式的平面図である。
の模式的平面図である。
【図６】本発明にかかる第３の実施例の半導体集積回路
装置を示す整流・キャパシタペアの模式的断面図であ
る。
装置を示す整流・キャパシタペアの模式的断面図であ
る。
【図７】第３の実施例の半導体集積回路装置を示す電極
の模式的平面図である。
の模式的平面図である。
【図８】第３の実施例のトランジスタとキャパシタから
なるペアの模式的回路図である。
なるペアの模式的回路図である。
【図９】本発明にかかる第４の実施例の半導体集積回路
装置を示す整流および光発電・キャパシタペアの模式的
断面図である。
装置を示す整流および光発電・キャパシタペアの模式的
断面図である。
【図１０】第４の実施例の半導体集積回路装置の模式図
電気回路図である。
電気回路図である。
【図１１】本発明にかかる第５の実施例の半導体集積回
路装置の製造方法を示す製造工程順の断面図である。
路装置の製造方法を示す製造工程順の断面図である。
【図１２】本発明にかかる第６の実施例のＥＬ発光素子
駆動回路を示す模式的ブロック図である。
駆動回路を示す模式的ブロック図である。
【図１３】本発明にかかる第７の実施例のＥＬ発光素子
駆動回路を示す模式的ブロック図である。
駆動回路を示す模式的ブロック図である。
【図１４】第７の実施例の入力信号を示す模式図であ
る。
る。
【図１５】本発明にかかる第８の実施例の昇圧機能を有
する半導体集積回路装置の模式的電気回路図である。
する半導体集積回路装置の模式的電気回路図である。
【図１６】本発明にかかる第８の実施例の昇圧機能を有
する半導体集積回路装置の模式図電気回路図である。
する半導体集積回路装置の模式図電気回路図である。
【図１７】本発明にかかる第９の実施例の半導体集積回
路装置の整流素子を示す模式的断面図である。
路装置の整流素子を示す模式的断面図である。
【図１８】本発明にかかる第９の実施例をＳＯＩ基板で
はなく、単一のごく標準的なＰ型基板３１０にて応用し
た半導体集積回路装置を示す模式的断面図である。
はなく、単一のごく標準的なＰ型基板３１０にて応用し
た半導体集積回路装置を示す模式的断面図である。
【図１９】本発明にかかる第９の実施例の単一基板への
応用例の半導体集積回路装置の模式的回路図である。
応用例の半導体集積回路装置の模式的回路図である。
【図２０】従来のトランスを使わない昇圧回路であるチ
ャージポンプ方式の模式的回路図である。
ャージポンプ方式の模式的回路図である。
【図２１】従来の昇圧回路におけるＣＫとＣＫの反転を
示す模式図である。
示す模式図である。
【図２２】従来のチャージポンプ回路をＭＯＳトランジ
スタを用いて構成した模式的回路図である。
スタを用いて構成した模式的回路図である。
【図２３】従来の一般的ＭＯＳトランジスタを示す模式
図である。
図である。
【図２４】従来のフィボナッチ型スイッチドキャパシタ
昇圧回路の模式的原理構成を示す回路図である。
昇圧回路の模式的原理構成を示す回路図である。
【図２５】従来のＥＬ素子駆動回路の例の模式的回路図
である。
である。
【図２６】従来の単一基板上に配列されたＰＮ接合を用
いた半導体集積回路装置を示す模式的断面図である。
いた半導体集積回路装置を示す模式的断面図である。
【図２７】従来の単一基板上に配列されたＰＮ接合を用
いた半導体集積回路装置をデイスクリート的に考えた模
式的回路図である。
いた半導体集積回路装置をデイスクリート的に考えた模
式的回路図である。
【図２８】従来の単一基板上に配列されたＰＮ接合を用
いた半導体集積回路装置を実際上の動作を考えた模式的
回路図である。
いた半導体集積回路装置を実際上の動作を考えた模式的
回路図である。
【図２９】本発明にかかる第１０の実施例のＥＬ発光素
子駆動回路を示す模式的ブロック図である。
子駆動回路を示す模式的ブロック図である。
【図３０】本発明にかかる第１１の実施例のＥＬ発光素
子駆動回路を示す模式的ブロック図である。
子駆動回路を示す模式的ブロック図である。
【図３１】本発明にかかる第１２の実施例のＥＬ発光素
子駆動回路を示す模式的ブロック図である。
子駆動回路を示す模式的ブロック図である。
【図３２】本発明にかかる第１３の実施例のＥＬ発光素
子駆動回路を示す模式的ブロック図である。
子駆動回路を示す模式的ブロック図である。
【図３３】本発明にかかる第１４の実施例の昇圧半導体
集積装置を示す模式的電気回路図である。
集積装置を示す模式的電気回路図である。
【図３４】本発明の昇圧半導体集積装置の１例を示す模
式的ブロック図である。
式的ブロック図である。
【図３５】本発明にかかる第１５の実施例の昇圧半導体
集積装置を示す模式的回路図である。
集積装置を示す模式的回路図である。
【図３６】本発明にかかる第１５の実施例におけるチャ
ージポンプの段数Ｎを一定にした場合の昇圧出力の変化
を示す数値説明図である。
ージポンプの段数Ｎを一定にした場合の昇圧出力の変化
を示す数値説明図である。
【図３７】本発明にかかる第１６の実施例の昇圧半導体
集積装置を示す模式的ブロック図である。
集積装置を示す模式的ブロック図である。
【図３８】本発明の昇圧半導体集積装置の１例を示す模
式的ブロック図である。
式的ブロック図である。
【図３９】本発明にかかる第１７の実施例の昇圧半導体
集積装置を示す模式的回路図である。
集積装置を示す模式的回路図である。
【図４０】本発明にかかる第１７の実施例の昇圧回路に
入力されるクロック出力信号およびＥＬ素子に印加され
る電圧波形の説明図である。
入力されるクロック出力信号およびＥＬ素子に印加され
る電圧波形の説明図である。
【図４１】本発明にかかる第１７の実施例の発振回路の
出力信号およびＥＬ素子に印加される電圧波形の説明図
である。
出力信号およびＥＬ素子に印加される電圧波形の説明図
である。
【図４２】本発明にかかる第１８の実施例の昇圧半導体
集積装置を示す模式的回路図である。
集積装置を示す模式的回路図である。
【図４３】本発明にかかる第１８の実施例の昇圧回路に
入力されるクロック出力信号およびＥＬ素子に印加され
る電圧波形の説明図である。
入力されるクロック出力信号およびＥＬ素子に印加され
る電圧波形の説明図である。
【図４４】本発明にかかる第１８の実施例の発振回路の
出力信号およびＥＬ素子に印加される電圧波形の説明図
である。
出力信号およびＥＬ素子に印加される電圧波形の説明図
である。
【図４５】本発明にかかる第１９の実施例の昇圧半導体
集積装置を示す模式的ブロック図である。
集積装置を示す模式的ブロック図である。
【図４６】本発明にかかる第１９の実施例の昇圧半導体
集積装置を示す模式的回路図である。
集積装置を示す模式的回路図である。
１１ アノード電極 １２ カソード電極 １３ 配線 １４ ＣＫ電極 １５ Ｓｉ基板 １６ ＳｉＯ2 絶縁層 １７ ロコス酸化膜 １８ Ｓｉ層 １９ Ｎ+ 型層 ２０ Ｐ+ 型層
フロントページの続き (31)優先権主張番号 特願平5−56206 (32)優先日 平５(1993)３月16日 (33)優先権主張国 日本（ＪＰ） (72)発明者 堀口 勝弘 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内
Claims (15)
- 【請求項１】 支持基板の上に絶縁膜を介して設けられ
た半導体膜と、該半導体膜に設けられた整流素子と電荷
蓄電素子とからなる昇圧ユニットと、前記昇圧ユニット
が各々誘電体分離されて複数直列接続して該支持基板上
に設けられたことを特徴とする昇圧用半導体集積回路。 - 【請求項２】 半導体基板上に絶縁膜を介して設けられ
た半導体膜と、該半導体基板の表面に設けられた電荷蓄
積素子と該半導体膜に設けられた整流素子とからなる昇
圧ユニットと、該昇圧ユニットが複数直列接続されてい
るとともに、各々の該整流素子が互いに誘電体分離して
いることを特徴とする昇圧用半導体集積回路。 - 【請求項３】 該整流素子と該電荷蓄積素子の少なくも
部分が平面的に重なって構成されることを特徴とする請
求項２記載の昇圧用半導体集積回路。 - 【請求項４】 電源と、該電源の電圧を昇圧する昇圧回
路を内蔵した半導体集積回路と、該半導体集積回路によ
って出力される昇圧電圧で駆動されるエレクトロルミネ
ッセンス素子とからなることを特徴とする電子機器。 - 【請求項５】 該半導体集積回路が光を受けて発電をし
電池に充電を行う充電機能を有することを特徴とする請
求項４記載の電子機器。 - 【請求項６】 該半導体集積回路が発振信号回路を内蔵
していることを特徴とする請求項４記載の電子機器。 - 【請求項７】 該発振信号回路にて発生された信号が電
源電圧の正負の電圧を有することを特徴とする請求項６
記載の電子機器。 - 【請求項８】 該昇圧回路によって昇圧された出力の終
端に容量素子を有し、該ＥＬ素子が駆動をしていない期
間定期的に該昇圧された出力を該容量素子に予備充電す
ることを特徴とする請求項４記載の電子機器。 - 【請求項９】 該昇圧回路にて昇圧された出力の終端に
容量素子を有し、更にインバータ素子を有し、該ＥＬ素
子が駆動をしていない期間は該昇圧された出力を該容量
素子に予備充電することを特徴とし、更に該インバータ
ー素子を駆動するタイマー回路によって昇圧された出力
を任意の時間間隔で該ＥＬ素子に印加することを特徴と
する請求項４記載の電子機器。 - 【請求項１０】 該ＥＬ素子を駆動するための該昇圧回
路を複数用い、該ＥＬ素子の両側に交互に昇圧された出
力を印加することを特徴とする請求項４記載の電子機
器。 - 【請求項１１】 該昇圧回路において、入力端子とクロ
ック端子間および出力端子とクロック端子間に高電圧降
伏ダイオードを有することを特徴とする請求項２記載の
昇圧半導体集積回路。 - 【請求項１２】 １次電池または２次電池からなる電源
の電圧を昇圧する第１の昇圧手段と、前記第１昇圧手段
の昇圧出力電圧レベルのパルスを発生する昇圧電圧を昇
圧用クロックパルス発生手段と、第１昇圧手段の昇圧電
圧を昇圧用クロックパルス発生手段のするクロックパル
スによって昇圧する第２昇圧手段を備えたことを特徴と
する昇圧半導体集積回路。 - 【請求項１３】 昇圧半導体集積回路を構成する基本単
位をＭＯＳトランジスタもしくはダイオードとキャパシ
タの対とし、ｎを１以上の正の整数として、昇圧半導体
集積回路を構成する基本単位がｎ段で構成され、第１昇
圧回路の段数がｎ／２段で構成されていることを特徴と
する請求項１２記載の昇圧半導体集積回路。 - 【請求項１４】 該昇圧回路において昇圧された出力を
出力調節回路を用いて該出力調整回路の駆動クロック信
号の周波数もしくはデューティー比を可変にすることに
よって昇圧された出力信号を可変させることを特徴とす
る請求項４記載の電子機器。 - 【請求項１５】 該昇圧回路において昇圧段の段数を可
変にすることにより昇圧された出力信号を可変させるこ
とを特徴とする請求項４記載の電子機器。
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