JP2003297936A - 昇圧回路を備えた半導体装置 - Google Patents
昇圧回路を備えた半導体装置Info
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Abstract
(57)【要約】
【課題】 チャージポンプ回路の基端側に位置するキャ
パシタのみでなく、終端側のキャパシタのチップ専有面
積も低減して、チャージポンプ回路全体のチップ専有面
積を低減することができるように構成した昇圧回路を備
えた半導体装置を提供すること。 【解決手段】 複数直列に接続されたチャージポンプユ
ニットのキャパシタとして、低電圧の基端側にはＭＯＳ
キャパシタを用い、高電圧の終端側には、高誘電率膜を
もつフローティング型キャパシタを用いる。これによ
り、基端側に位置するキャパシタ及び終端側のキャパシ
タのチップ専有面積をそれぞれ低減して、チャージポン
プ回路全体のチップ専有面積を低減する。
パシタのみでなく、終端側のキャパシタのチップ専有面
積も低減して、チャージポンプ回路全体のチップ専有面
積を低減することができるように構成した昇圧回路を備
えた半導体装置を提供すること。 【解決手段】 複数直列に接続されたチャージポンプユ
ニットのキャパシタとして、低電圧の基端側にはＭＯＳ
キャパシタを用い、高電圧の終端側には、高誘電率膜を
もつフローティング型キャパシタを用いる。これによ
り、基端側に位置するキャパシタ及び終端側のキャパシ
タのチップ専有面積をそれぞれ低減して、チャージポン
プ回路全体のチップ専有面積を低減する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、低電圧電源から高
い電圧を得るための昇圧回路を備えた半導体装置に関す
る。 【０００２】 【従来の技術】従来から、ＥＥＰＲＯＭやフラッシュメ
モリなどの半導体装置（以下、ＩＣ）の単一低電圧電源
化に伴って、例えば記憶内容の書き込みや消去動作に必
要な電圧をそのＩＣの内部で得るように、電源電圧の昇
圧が行われるようになってきている。このために、チャ
ージポンプ回路などの昇圧回路がＩＣに備えられる。 【０００３】このチャージポンプ回路は、例えば、ダイ
オード接続形式のＭＯＳ型電界効果トランジスタ（以
下、ＭＯＳトランジスタ）を複数個直列接続し、そのＭ
ＯＳトランジスタに一方の蓄積電極がそれぞれ接続され
た複数のキャパシタを有している。そして、直列接続さ
れた基端側のＭＯＳトランジスタに２〜３Ｖのような電
源電圧を印加するとともに、キャパシタの他方の蓄積電
極に位相のずれたクロック信号を順次与えることによっ
て、キャパシタを順次充電して、終端側のＭＯＳトラン
ジスタから１０〜１５Ｖ等の昇圧された高電圧を得るよ
うに構成されている。 【０００４】このキャパシタの誘電体として作用する絶
縁体膜厚は、通常チャージポンプ回路の昇圧電圧に耐え
られるように一種類で比較的厚く形成されることが多
い。この場合、キャパシタの静電容量は、絶縁体膜厚が
厚くなれば小さくなるから、必要な静電容量を得るため
に大きな面積を必要とすることになる。 【０００５】そこで、特開平５−２８７８６号公報で
は、キャパシタの必要な面積を少なくして、チャージポ
ンプ回路の専有面積を低減する方法として、チャージポ
ンプ回路の基端側に位置する低電圧用キャパシタの絶縁
体膜厚を薄くし、終端側に位置するキャパシタの絶縁体
膜厚を昇圧電圧に見合って厚くすることが提案されてお
り、キャパシタの絶縁体膜厚を電圧の低い基端側で薄く
しているから、その分だけのチップ専有面積を低減する
ことはできるようになっている。 【０００６】 【発明が解決しようとする課題】しかし、この昇圧回路
においては、電圧の高い終端側では相対的に絶縁体膜厚
の厚いキャパシタを用いているから、終端側のキャパシ
タでのチップ専有面積の低減は期待することができない
だけでなく、むしろキャパシタ面積の増大を招く恐れさ
えもあった。 【０００７】このような問題点に鑑みて、本発明は、チ
ャージポンプ回路の終端側に位置するキャパシタとし
て、その基端側に位置するキャパシタと異なる構造のキ
ャパシタを用いることにより、チャージポンプ回路の基
端側に位置するキャパシタのみでなく、終端側のキャパ
シタのチップ専有面積も低減して、チャージポンプ回路
全体のチップ専有面積を低減することができるように構
成した昇圧回路を備えた半導体装置を提供することを目
的とする。 【０００８】 【課題を解決するための手段】本発明の請求項１の昇圧
回路を備えた半導体装置は、入力端側と出力端側をもつ
ＭＯＳトランジスタとこのＭＯＳトランジスタの入力端
側或いは出力端側に一端が接続され他端にクロックが供
給されるキャパシタとを有するチャージポンプユニット
が、複数直列に接続され、電源電圧を昇圧した出力電圧
が出力されるチャージポンプ手段と、前記クロックを発
生するクロック発生手段とを有する昇圧回路を備えた半
導体装置において、前記電源電圧が入力される基端側の
１つまたは複数のチャージポンプユニットのキャパシタ
として、ＭＯＳキャパシタを用いるとともに、前記出力
電圧が出力される終端側の１つまたは複数のチャージポ
ンプユニットのキャパシタとして、半導体基板上あるい
はウエル上に形成された第１導電体膜と、この第１導電
体膜上に形成された高誘電率膜と、この高誘電率膜上に
形成された第２導電体膜とを有するキャパシタを用いる
ことを特徴とする。 【０００９】本発明の昇圧回路を備えた半導体装置によ
れば、複数直列に接続されるチャージポンプユニットの
キャパシタとして、低電圧の基端側にはＭＯＳキャパシ
タを用い、高電圧の終端側には、高誘電率膜をもつキャ
パシタを用いる。したがって、基端側に位置するキャパ
シタ及び終端側のキャパシタのチップ専有面積を従来に
比べてそれぞれ低減して、チャージポンプ回路全体のチ
ップ専有面積を低減することができる。 【００１０】 【発明の実施の形態】以下、本発明の昇圧回路を備えた
半導体装置の実施の形態について、図１〜図４を参照し
て説明する。 【００１１】図１は、本発明の第１の実施の形態に係
る、昇圧回路を備えた半導体装置の回路構成を示す図で
ある。図２は、低電圧側のチャージポンプユニット（以
下、ユニットと称することがある）のキャパシタとして
用いるＭＯＳキャパシタを模式的に示す図である。図３
は、高電圧側のユニットのキャパシタとして用いるフロ
ーティング型キャパシタを模式的に示す図であり、図４
はその１例の一部を模式的に示す図である。 【００１２】図１において、各チャージポンプユニット
はＮ型ＭＯＳトランジスタとキャパシタから構成されて
いる。初段のユニットはトランジスタＱ１とコンデンサ
Ｃ１とから構成され、以下同様に第２段ユニットはトラ
ンジスタＱ２とコンデンサＣ２とから構成され、最終段
ユニットはトランジスタＱｎとコンデンサＣｎとから構
成される。 【００１３】初段ユニットについてみると、トランジス
タＱ１のソースＳは、電源電圧Ｖｃｃが供給されるとと
もに、ゲートＧに接続されており、いわゆるダイオード
接続とされている。また、そのドレインＤは次段ユニッ
トのトランジスタＱ２のソースＳに接続されており、そ
の基板はもっとも低い電位点、この例ではグランド電位
に接続されている。また、キャパシタＣ１は一端がトラ
ンジスタＱ１のソースＳに接続され、他端がクロックラ
イン（この場合は、第１クロックＣＬＫ１のクロックラ
イン）に接続される。 【００１４】なお、各ユニットのキャパシタＣ１〜Ｃｎ
の他端は、奇数番のユニットでは第１クロックＣＬＫ１
のクロックラインに接続され、偶数番のユニットでは第
２クロックＣＬＫ２のクロックラインに接続される。 【００１５】このユニットの段数ｎは、主に電源電圧Ｖ
ｃｃ（例えば、３Ｖ）と最終段から出力される第２出力
電圧Ｖｏｕｔ２（例えば、１２Ｖ）により決定される。 【００１６】スイッチＳＷは、動作信号ＯＮ・停止信号
ＯＦＦに応じてこの昇圧回路の動作・停止を制御するも
ので、オン或いはオフされるＮ型ＭＯＳトランジスタＱ
０を有している。 【００１７】初段ユニットＱ１、Ｃ１からｋ段ユニット
Ｑｋ、Ｃｋまでのユニットが低電圧側ユニット群ＬＶＵ
を構成し、（ｋ＋１）段ユニットＱ（ｋ＋１）、Ｃ（ｋ
＋１）から最終段ユニットＱｎ、Ｃｎまでのユニットが
高電圧側ユニット群ＨＶＵを構成している。 【００１８】低電圧側ユニット群ＬＶＵの出力側にレギ
ュレータＲｅｇを設け、第１出力電圧Ｖｏｕｔ１を出力
する。この第１出力電圧Ｖｏｕｔ１は、電源電圧Ｖｃｃ
より高く、第２出力電圧Ｖｏｕｔ２より低い所要の電圧
（例えば、６Ｖ）であり、複数の昇圧された電圧を必要
とするフラッシュメモリなどの仕様に応じて任意に決定
できる。このレギュレータＲｅｇは、逆流防止用ダイオ
ードＤと電流制限用抵抗Ｒと平滑用キャパシタＣｏ１が
図のように直列に接続されて構成されている。 【００１９】クロック発生回路ＣＧは、この昇圧回路の
動作信号ＯＮ・停止信号ＯＦＦに応じて、クロック信号
ＣＬＫ１、ＣＬＫ２の発振・停止を制御する。第１クロ
ックＣＬＫ１及び第２クロックＣＬＫ２は、例えば、電
源電圧Ｖｃｃと同じ振幅電圧で所定の周波数を持ち、ほ
ぼ逆位相の状態で変化する二相クロックである。 【００２０】この図１の昇圧回路においては、動作信号
ＯＮを受けてスイッチＳＷがオンするとともに、クロッ
ク発生回路ＣＧが発振を開始し、第１クロックＣＬＫ
１、第２クロックＣＬＫ２が、逆位相の状態で変化を開
始する。 【００２１】この第１クロックＣＬＫ１、第２クロック
ＣＬＫ２の発振動作開始に応じて、各ユニットが同時に
チャージポンプ動作を開始し、電源電圧Ｖｃｃが各ユニ
ット毎に順次チャージアップされ、昇圧された第１出力
電圧Ｖｏｕｔ１、第２出力電圧Ｖｏｕｔ２が出力され
る。これらの出力電圧１Ｖｏｕｔ１、Ｖｏｕｔ２が、フ
ラッシュメモリなどの所定の端子に供給される。 【００２２】図２は、図１の低電圧側ユニット群ＬＶＵ
のキャパシタＣ１〜Ｃｋとして用いられるＭＯＳキャパ
シタを模式的に示す図であり、同図（ａ）はその断面構
造を、同図（ｂ）は接続構成を示している。 【００２３】図２（ａ）において、Ｐ型基板Ｐｓｕｂ中
にＮ型ウエルＮｗｅｌｌを形成し、その中にＭＯＳトラ
ンジスタのソース領域及びドレイン領域に対応するＮ型
の高濃度領域ｎ+をそれぞれ形成する。このＮ型ウエル
Ｎｗｅｌｌの上側を覆うようにゲート絶縁膜２２が形成
される。このゲート絶縁膜２２は、二酸化シリコン膜
（以下、酸化膜あるいはＳｉＯ２膜、と称する）であ
り、その厚さは低電圧（少なくとも第１出力電圧Ｖｏｕ
ｔ１）に耐えられる程度の薄いものでよい。 【００２４】ＭＯＳトランジスタのゲート電極に対応す
る導電体膜２１が、高濃度領域ｎ+の間のゲート絶縁膜
２２の上に形成されており、第１の蓄積電極となる。こ
の第１の蓄積電極が端子Ｇに引き出されている。この導
電体膜２１は、Ｎ型またはＰ型半導体に不純物をドープ
して形成されている多結晶シリコン膜（即ち、ポリシリ
コン膜；ｐｏｌｙＳｉ）により形成されている。 【００２５】また、高濃度領域ｎ+が、第２の蓄積電極
となり、それぞれコンタクトを介して端子Ｓ、Ｄとして
引き出されている。なお、２４及び２５は、ＬＯＣＯＳ
と呼ばれる素子分離用の酸化膜である。 【００２６】このＭＯＳキャパシタは、図２（ｂ）のよ
うに、端子（即ち、電極；以下同様）Ｇが第１の蓄積電
極の端子Ｔ１となり、端子Ｓ、Ｄが互いに接続されて第
２の蓄積電極の端子Ｔ２となる。この端子Ｔ１が低電圧
側ユニット群ＬＶＵの各トランジスタＱ１〜Ｑｋのソー
スに接続され、端子Ｔ２が第１クロックＣＬＫ１のクロ
ックラインまたは第２クロックＣＬＫ２のクロックライ
ンに接続される。 【００２７】このＭＯＳキャパシタのゲート絶縁膜２２
は、低電圧（少なくとも第１出力電圧Ｖｏｕｔ１程度）
に耐えられる程度の薄い酸化膜であるから、単位面積当
たりの静電容量も大きくなる。したがって、低電圧側ユ
ニット群ＬＶＵのキャパシタとして、占有面積を大きく
することなく用いることができる。また、通常の、即ち
低電圧回路部に用いられるＭＯＳトランジスタのゲート
酸化膜厚と同時に形成することができる。 【００２８】図３は、図１の高電圧側ユニット群ＨＶＵ
のキャパシタＣｋ＋１〜Ｃｎに用いられるキャパシタを
模式的に示す図であり、同図（ａ）はその断面構造を、
同図（ｂ）は接続構成を示している。これらキャパシタ
Ｃｋ＋１〜Ｃｎは高電圧に耐える構造とする必要がある
ため、従来のようにＭＯＳキャパシタ構成としたのでは
ゲート絶縁膜（酸化膜）を厚くする必要があるから、必
要な静電容量を得るために大きな面積を要することにな
る。本発明では、高電圧用のキャパシタの構造を、低電
圧用のＭＯＳキャパシタとは別の構造にして、必要な占
有面積を小さくする。 【００２９】図３（ａ）において、Ｐ型基板Ｐｓｕｂ上
に酸化膜３４を形成し、この酸化膜３４の上に第１ポリ
シリコン膜３１を形成する。この第１ポリシリコン膜３
１の上に、後で詳述するような高誘電率をもつ材料から
構成される高誘電率膜３２を形成する。さらに、高誘電
率膜３２の上に第２ポリシリコン膜３３を形成する。第
１ポリシリコン膜３１が第１蓄積電極となり、第２ポリ
シリコン膜３３が第２蓄積電極となり、それぞれ端子Ｔ
１、Ｔ２が引き出される。この状態が図３（ｂ）に示さ
れている。 【００３０】酸化膜３４は、第１ポリシリコン膜３１を
Ｐ型基板Ｐｓｕｂから電気的に分離する絶縁膜である。
この酸化膜３４を、素子分離用の酸化膜（即ち、ＬＯＣ
ＯＳ）とすることができる。この場合には、他の素子の
ためのＬＯＣＯＳ、例えば図２のＭＯＳキャパシタのＬ
ＯＣＯＳ２４、２５をそのまま利用することができる。
この図３の構造のキャパシタを、本明細書ではフローテ
ィング型キャパシタと称する。 【００３１】図３では、第１ポリシリコン膜３１の図中
右側端部を除くように、高誘電率膜３２及び第２ポリシ
リコン膜３３を形成し、第１ポリシリコン膜３１のその
右側端部から第１電極Ｔ１を引き出すようにし、また第
２ポリシリコン膜３３の図中中央より左側から第１電極
Ｔ２を引き出すようにしている。この電極Ｔ１、Ｔ２の
引出方法としてはこれに限らず、例えば、第１ポリシリ
コン膜３１の図中両側端部を除くように、高誘電率膜３
２及び第２ポリシリコン膜３３を形成し、第１ポリシリ
コン膜３１のその両側端部から第１電極Ｔ１を引き出す
ようにし、また第２ポリシリコン膜３３の中央部から第
１電極Ｔ２を引き出すようにしてもよい。このようにす
れば、キャパシタの寄生抵抗を低減することができ、よ
り特性の向上を図ることができる。 【００３２】ここで高誘電率膜３２は、誘電率がＳｉＯ
２より高く、所要の絶縁耐力を有する材料が選択され
る。その材料としては、誘電率と絶縁耐力との関係から
単位面積当たりの静電容量が、低電圧側ユニット群ＬＶ
ＵのＭＯＳキャパシタＣ１〜Ｃｋよりも大きくとれるも
のが選択される。例えば、窒化膜や、Ｔａ2Ｏ5膜（酸化
タンタル膜）、ＴｉＯ2膜（酸化チタン膜）などが、好
適に使用可能である。 【００３３】図４は、図３における高誘電率膜の１つの
実施例を示す図であり、その一部を模式的に示してい
る。 【００３４】図４において、第１ポリシリコン膜３１上
に、酸化膜３２−１を形成し、この酸化膜３２−１の表
面を例えばＮＨ３（アンモニア）を用いて窒化して窒化
膜（あるいは窒化酸化膜）３２−２を形成し、さらにそ
の上に酸化膜３２−３形成し、そしてその上に第２ポリ
シリコン膜３３を形成する。このように、酸化膜３２−
１、３２−３の間に窒化膜３２−２を設けて、高誘電体
膜３２を三層構造とする。この酸化膜−窒化膜−酸化膜
の三層構造を、略称として、ＯＮＯ膜と称することがで
きる。 【００３５】高誘電体膜３２として、このＯＮＯ膜を用
いることにより、高耐圧で大きい静電容量をもつフロー
ティング型キャパシタの製造が容易になる。 【００３６】この図３、図４のフローティング型キャパ
シタでは、さらに、第１、第２の蓄積電極として、拡散
層の抵抗値に比べて抵抗値がより低い第１ポリシリコン
膜３１、第２ポリシリコン膜３３を用いているから、キ
ャパシタの抵抗値が小さくなり、キャパシタの充放電に
伴う損失を低減できるとともに、充放電の時定数を短く
することができる。 【００３７】以上のように、フローティング型キャパシ
タの第１導電体膜（第１電極）及び第２導電体膜（第２
電極）は、Ｎ型またはＰ型半導体に不純物をドープして
形成されている多結晶シリコン膜（即ち、ポリシリコン
膜；ｐｏｌｙＳｉ）である。これにより、ポリシリコン
膜の抵抗値は拡散層の抵抗値に比べて低いので、キャパ
シタの内部寄生抵抗値を下げることができる。したがっ
て、キャパシタの充放電に伴う損失を低減できるととも
に、充放電の時定数を短くすることができる。更に、第
１導電体膜（第１電極）や第２導電体膜（第２電極）と
して、Ａｌ（アルミニューム）を用いるようにすればキ
ャパシタの内部寄生抵抗値をさらに低減でき、好まし
い。 【００３８】また、フローティング型キャパシタの高誘
電率膜は、酸化膜−窒化膜−酸化膜の３層構造を有す
る。これによれば、高誘電率の膜を安定して作り込むこ
とができる。 【００３９】また、図１に示すように、チャージポンプ
ユニットが複数直列に接続されたチャージポンプ手段の
所要の箇所に、平滑用キャパシタと逆流防止用ダイオー
ドを含むレギュレータを接続すれば、終端からの高電圧
の出力電圧とともに、所要の中間電圧を他の出力電圧と
して出力することができる。したがって、複数の昇圧さ
れた電圧を必要とする装置、例えばフラッシュメモリな
どのＩＣに好適に用いることができる。 【００４０】 【発明の効果】請求項１記載の昇圧回路を備えた半導体
装置によれば、複数直列に接続されチャージポンプユニ
ットのキャパシタとして、低電圧の基端側にはＭＯＳキ
ャパシタを用い、高電圧の終端側には、高誘電率膜をも
つキャパシタを用いるから、基端側に位置するキャパシ
タ及び終端側のキャパシタのチップ専有面積をそれぞれ
低減して、チャージポンプ回路全体のチップ専有面積を
低減することができる。
い電圧を得るための昇圧回路を備えた半導体装置に関す
る。 【０００２】 【従来の技術】従来から、ＥＥＰＲＯＭやフラッシュメ
モリなどの半導体装置（以下、ＩＣ）の単一低電圧電源
化に伴って、例えば記憶内容の書き込みや消去動作に必
要な電圧をそのＩＣの内部で得るように、電源電圧の昇
圧が行われるようになってきている。このために、チャ
ージポンプ回路などの昇圧回路がＩＣに備えられる。 【０００３】このチャージポンプ回路は、例えば、ダイ
オード接続形式のＭＯＳ型電界効果トランジスタ（以
下、ＭＯＳトランジスタ）を複数個直列接続し、そのＭ
ＯＳトランジスタに一方の蓄積電極がそれぞれ接続され
た複数のキャパシタを有している。そして、直列接続さ
れた基端側のＭＯＳトランジスタに２〜３Ｖのような電
源電圧を印加するとともに、キャパシタの他方の蓄積電
極に位相のずれたクロック信号を順次与えることによっ
て、キャパシタを順次充電して、終端側のＭＯＳトラン
ジスタから１０〜１５Ｖ等の昇圧された高電圧を得るよ
うに構成されている。 【０００４】このキャパシタの誘電体として作用する絶
縁体膜厚は、通常チャージポンプ回路の昇圧電圧に耐え
られるように一種類で比較的厚く形成されることが多
い。この場合、キャパシタの静電容量は、絶縁体膜厚が
厚くなれば小さくなるから、必要な静電容量を得るため
に大きな面積を必要とすることになる。 【０００５】そこで、特開平５−２８７８６号公報で
は、キャパシタの必要な面積を少なくして、チャージポ
ンプ回路の専有面積を低減する方法として、チャージポ
ンプ回路の基端側に位置する低電圧用キャパシタの絶縁
体膜厚を薄くし、終端側に位置するキャパシタの絶縁体
膜厚を昇圧電圧に見合って厚くすることが提案されてお
り、キャパシタの絶縁体膜厚を電圧の低い基端側で薄く
しているから、その分だけのチップ専有面積を低減する
ことはできるようになっている。 【０００６】 【発明が解決しようとする課題】しかし、この昇圧回路
においては、電圧の高い終端側では相対的に絶縁体膜厚
の厚いキャパシタを用いているから、終端側のキャパシ
タでのチップ専有面積の低減は期待することができない
だけでなく、むしろキャパシタ面積の増大を招く恐れさ
えもあった。 【０００７】このような問題点に鑑みて、本発明は、チ
ャージポンプ回路の終端側に位置するキャパシタとし
て、その基端側に位置するキャパシタと異なる構造のキ
ャパシタを用いることにより、チャージポンプ回路の基
端側に位置するキャパシタのみでなく、終端側のキャパ
シタのチップ専有面積も低減して、チャージポンプ回路
全体のチップ専有面積を低減することができるように構
成した昇圧回路を備えた半導体装置を提供することを目
的とする。 【０００８】 【課題を解決するための手段】本発明の請求項１の昇圧
回路を備えた半導体装置は、入力端側と出力端側をもつ
ＭＯＳトランジスタとこのＭＯＳトランジスタの入力端
側或いは出力端側に一端が接続され他端にクロックが供
給されるキャパシタとを有するチャージポンプユニット
が、複数直列に接続され、電源電圧を昇圧した出力電圧
が出力されるチャージポンプ手段と、前記クロックを発
生するクロック発生手段とを有する昇圧回路を備えた半
導体装置において、前記電源電圧が入力される基端側の
１つまたは複数のチャージポンプユニットのキャパシタ
として、ＭＯＳキャパシタを用いるとともに、前記出力
電圧が出力される終端側の１つまたは複数のチャージポ
ンプユニットのキャパシタとして、半導体基板上あるい
はウエル上に形成された第１導電体膜と、この第１導電
体膜上に形成された高誘電率膜と、この高誘電率膜上に
形成された第２導電体膜とを有するキャパシタを用いる
ことを特徴とする。 【０００９】本発明の昇圧回路を備えた半導体装置によ
れば、複数直列に接続されるチャージポンプユニットの
キャパシタとして、低電圧の基端側にはＭＯＳキャパシ
タを用い、高電圧の終端側には、高誘電率膜をもつキャ
パシタを用いる。したがって、基端側に位置するキャパ
シタ及び終端側のキャパシタのチップ専有面積を従来に
比べてそれぞれ低減して、チャージポンプ回路全体のチ
ップ専有面積を低減することができる。 【００１０】 【発明の実施の形態】以下、本発明の昇圧回路を備えた
半導体装置の実施の形態について、図１〜図４を参照し
て説明する。 【００１１】図１は、本発明の第１の実施の形態に係
る、昇圧回路を備えた半導体装置の回路構成を示す図で
ある。図２は、低電圧側のチャージポンプユニット（以
下、ユニットと称することがある）のキャパシタとして
用いるＭＯＳキャパシタを模式的に示す図である。図３
は、高電圧側のユニットのキャパシタとして用いるフロ
ーティング型キャパシタを模式的に示す図であり、図４
はその１例の一部を模式的に示す図である。 【００１２】図１において、各チャージポンプユニット
はＮ型ＭＯＳトランジスタとキャパシタから構成されて
いる。初段のユニットはトランジスタＱ１とコンデンサ
Ｃ１とから構成され、以下同様に第２段ユニットはトラ
ンジスタＱ２とコンデンサＣ２とから構成され、最終段
ユニットはトランジスタＱｎとコンデンサＣｎとから構
成される。 【００１３】初段ユニットについてみると、トランジス
タＱ１のソースＳは、電源電圧Ｖｃｃが供給されるとと
もに、ゲートＧに接続されており、いわゆるダイオード
接続とされている。また、そのドレインＤは次段ユニッ
トのトランジスタＱ２のソースＳに接続されており、そ
の基板はもっとも低い電位点、この例ではグランド電位
に接続されている。また、キャパシタＣ１は一端がトラ
ンジスタＱ１のソースＳに接続され、他端がクロックラ
イン（この場合は、第１クロックＣＬＫ１のクロックラ
イン）に接続される。 【００１４】なお、各ユニットのキャパシタＣ１〜Ｃｎ
の他端は、奇数番のユニットでは第１クロックＣＬＫ１
のクロックラインに接続され、偶数番のユニットでは第
２クロックＣＬＫ２のクロックラインに接続される。 【００１５】このユニットの段数ｎは、主に電源電圧Ｖ
ｃｃ（例えば、３Ｖ）と最終段から出力される第２出力
電圧Ｖｏｕｔ２（例えば、１２Ｖ）により決定される。 【００１６】スイッチＳＷは、動作信号ＯＮ・停止信号
ＯＦＦに応じてこの昇圧回路の動作・停止を制御するも
ので、オン或いはオフされるＮ型ＭＯＳトランジスタＱ
０を有している。 【００１７】初段ユニットＱ１、Ｃ１からｋ段ユニット
Ｑｋ、Ｃｋまでのユニットが低電圧側ユニット群ＬＶＵ
を構成し、（ｋ＋１）段ユニットＱ（ｋ＋１）、Ｃ（ｋ
＋１）から最終段ユニットＱｎ、Ｃｎまでのユニットが
高電圧側ユニット群ＨＶＵを構成している。 【００１８】低電圧側ユニット群ＬＶＵの出力側にレギ
ュレータＲｅｇを設け、第１出力電圧Ｖｏｕｔ１を出力
する。この第１出力電圧Ｖｏｕｔ１は、電源電圧Ｖｃｃ
より高く、第２出力電圧Ｖｏｕｔ２より低い所要の電圧
（例えば、６Ｖ）であり、複数の昇圧された電圧を必要
とするフラッシュメモリなどの仕様に応じて任意に決定
できる。このレギュレータＲｅｇは、逆流防止用ダイオ
ードＤと電流制限用抵抗Ｒと平滑用キャパシタＣｏ１が
図のように直列に接続されて構成されている。 【００１９】クロック発生回路ＣＧは、この昇圧回路の
動作信号ＯＮ・停止信号ＯＦＦに応じて、クロック信号
ＣＬＫ１、ＣＬＫ２の発振・停止を制御する。第１クロ
ックＣＬＫ１及び第２クロックＣＬＫ２は、例えば、電
源電圧Ｖｃｃと同じ振幅電圧で所定の周波数を持ち、ほ
ぼ逆位相の状態で変化する二相クロックである。 【００２０】この図１の昇圧回路においては、動作信号
ＯＮを受けてスイッチＳＷがオンするとともに、クロッ
ク発生回路ＣＧが発振を開始し、第１クロックＣＬＫ
１、第２クロックＣＬＫ２が、逆位相の状態で変化を開
始する。 【００２１】この第１クロックＣＬＫ１、第２クロック
ＣＬＫ２の発振動作開始に応じて、各ユニットが同時に
チャージポンプ動作を開始し、電源電圧Ｖｃｃが各ユニ
ット毎に順次チャージアップされ、昇圧された第１出力
電圧Ｖｏｕｔ１、第２出力電圧Ｖｏｕｔ２が出力され
る。これらの出力電圧１Ｖｏｕｔ１、Ｖｏｕｔ２が、フ
ラッシュメモリなどの所定の端子に供給される。 【００２２】図２は、図１の低電圧側ユニット群ＬＶＵ
のキャパシタＣ１〜Ｃｋとして用いられるＭＯＳキャパ
シタを模式的に示す図であり、同図（ａ）はその断面構
造を、同図（ｂ）は接続構成を示している。 【００２３】図２（ａ）において、Ｐ型基板Ｐｓｕｂ中
にＮ型ウエルＮｗｅｌｌを形成し、その中にＭＯＳトラ
ンジスタのソース領域及びドレイン領域に対応するＮ型
の高濃度領域ｎ+をそれぞれ形成する。このＮ型ウエル
Ｎｗｅｌｌの上側を覆うようにゲート絶縁膜２２が形成
される。このゲート絶縁膜２２は、二酸化シリコン膜
（以下、酸化膜あるいはＳｉＯ２膜、と称する）であ
り、その厚さは低電圧（少なくとも第１出力電圧Ｖｏｕ
ｔ１）に耐えられる程度の薄いものでよい。 【００２４】ＭＯＳトランジスタのゲート電極に対応す
る導電体膜２１が、高濃度領域ｎ+の間のゲート絶縁膜
２２の上に形成されており、第１の蓄積電極となる。こ
の第１の蓄積電極が端子Ｇに引き出されている。この導
電体膜２１は、Ｎ型またはＰ型半導体に不純物をドープ
して形成されている多結晶シリコン膜（即ち、ポリシリ
コン膜；ｐｏｌｙＳｉ）により形成されている。 【００２５】また、高濃度領域ｎ+が、第２の蓄積電極
となり、それぞれコンタクトを介して端子Ｓ、Ｄとして
引き出されている。なお、２４及び２５は、ＬＯＣＯＳ
と呼ばれる素子分離用の酸化膜である。 【００２６】このＭＯＳキャパシタは、図２（ｂ）のよ
うに、端子（即ち、電極；以下同様）Ｇが第１の蓄積電
極の端子Ｔ１となり、端子Ｓ、Ｄが互いに接続されて第
２の蓄積電極の端子Ｔ２となる。この端子Ｔ１が低電圧
側ユニット群ＬＶＵの各トランジスタＱ１〜Ｑｋのソー
スに接続され、端子Ｔ２が第１クロックＣＬＫ１のクロ
ックラインまたは第２クロックＣＬＫ２のクロックライ
ンに接続される。 【００２７】このＭＯＳキャパシタのゲート絶縁膜２２
は、低電圧（少なくとも第１出力電圧Ｖｏｕｔ１程度）
に耐えられる程度の薄い酸化膜であるから、単位面積当
たりの静電容量も大きくなる。したがって、低電圧側ユ
ニット群ＬＶＵのキャパシタとして、占有面積を大きく
することなく用いることができる。また、通常の、即ち
低電圧回路部に用いられるＭＯＳトランジスタのゲート
酸化膜厚と同時に形成することができる。 【００２８】図３は、図１の高電圧側ユニット群ＨＶＵ
のキャパシタＣｋ＋１〜Ｃｎに用いられるキャパシタを
模式的に示す図であり、同図（ａ）はその断面構造を、
同図（ｂ）は接続構成を示している。これらキャパシタ
Ｃｋ＋１〜Ｃｎは高電圧に耐える構造とする必要がある
ため、従来のようにＭＯＳキャパシタ構成としたのでは
ゲート絶縁膜（酸化膜）を厚くする必要があるから、必
要な静電容量を得るために大きな面積を要することにな
る。本発明では、高電圧用のキャパシタの構造を、低電
圧用のＭＯＳキャパシタとは別の構造にして、必要な占
有面積を小さくする。 【００２９】図３（ａ）において、Ｐ型基板Ｐｓｕｂ上
に酸化膜３４を形成し、この酸化膜３４の上に第１ポリ
シリコン膜３１を形成する。この第１ポリシリコン膜３
１の上に、後で詳述するような高誘電率をもつ材料から
構成される高誘電率膜３２を形成する。さらに、高誘電
率膜３２の上に第２ポリシリコン膜３３を形成する。第
１ポリシリコン膜３１が第１蓄積電極となり、第２ポリ
シリコン膜３３が第２蓄積電極となり、それぞれ端子Ｔ
１、Ｔ２が引き出される。この状態が図３（ｂ）に示さ
れている。 【００３０】酸化膜３４は、第１ポリシリコン膜３１を
Ｐ型基板Ｐｓｕｂから電気的に分離する絶縁膜である。
この酸化膜３４を、素子分離用の酸化膜（即ち、ＬＯＣ
ＯＳ）とすることができる。この場合には、他の素子の
ためのＬＯＣＯＳ、例えば図２のＭＯＳキャパシタのＬ
ＯＣＯＳ２４、２５をそのまま利用することができる。
この図３の構造のキャパシタを、本明細書ではフローテ
ィング型キャパシタと称する。 【００３１】図３では、第１ポリシリコン膜３１の図中
右側端部を除くように、高誘電率膜３２及び第２ポリシ
リコン膜３３を形成し、第１ポリシリコン膜３１のその
右側端部から第１電極Ｔ１を引き出すようにし、また第
２ポリシリコン膜３３の図中中央より左側から第１電極
Ｔ２を引き出すようにしている。この電極Ｔ１、Ｔ２の
引出方法としてはこれに限らず、例えば、第１ポリシリ
コン膜３１の図中両側端部を除くように、高誘電率膜３
２及び第２ポリシリコン膜３３を形成し、第１ポリシリ
コン膜３１のその両側端部から第１電極Ｔ１を引き出す
ようにし、また第２ポリシリコン膜３３の中央部から第
１電極Ｔ２を引き出すようにしてもよい。このようにす
れば、キャパシタの寄生抵抗を低減することができ、よ
り特性の向上を図ることができる。 【００３２】ここで高誘電率膜３２は、誘電率がＳｉＯ
２より高く、所要の絶縁耐力を有する材料が選択され
る。その材料としては、誘電率と絶縁耐力との関係から
単位面積当たりの静電容量が、低電圧側ユニット群ＬＶ
ＵのＭＯＳキャパシタＣ１〜Ｃｋよりも大きくとれるも
のが選択される。例えば、窒化膜や、Ｔａ2Ｏ5膜（酸化
タンタル膜）、ＴｉＯ2膜（酸化チタン膜）などが、好
適に使用可能である。 【００３３】図４は、図３における高誘電率膜の１つの
実施例を示す図であり、その一部を模式的に示してい
る。 【００３４】図４において、第１ポリシリコン膜３１上
に、酸化膜３２−１を形成し、この酸化膜３２−１の表
面を例えばＮＨ３（アンモニア）を用いて窒化して窒化
膜（あるいは窒化酸化膜）３２−２を形成し、さらにそ
の上に酸化膜３２−３形成し、そしてその上に第２ポリ
シリコン膜３３を形成する。このように、酸化膜３２−
１、３２−３の間に窒化膜３２−２を設けて、高誘電体
膜３２を三層構造とする。この酸化膜−窒化膜−酸化膜
の三層構造を、略称として、ＯＮＯ膜と称することがで
きる。 【００３５】高誘電体膜３２として、このＯＮＯ膜を用
いることにより、高耐圧で大きい静電容量をもつフロー
ティング型キャパシタの製造が容易になる。 【００３６】この図３、図４のフローティング型キャパ
シタでは、さらに、第１、第２の蓄積電極として、拡散
層の抵抗値に比べて抵抗値がより低い第１ポリシリコン
膜３１、第２ポリシリコン膜３３を用いているから、キ
ャパシタの抵抗値が小さくなり、キャパシタの充放電に
伴う損失を低減できるとともに、充放電の時定数を短く
することができる。 【００３７】以上のように、フローティング型キャパシ
タの第１導電体膜（第１電極）及び第２導電体膜（第２
電極）は、Ｎ型またはＰ型半導体に不純物をドープして
形成されている多結晶シリコン膜（即ち、ポリシリコン
膜；ｐｏｌｙＳｉ）である。これにより、ポリシリコン
膜の抵抗値は拡散層の抵抗値に比べて低いので、キャパ
シタの内部寄生抵抗値を下げることができる。したがっ
て、キャパシタの充放電に伴う損失を低減できるととも
に、充放電の時定数を短くすることができる。更に、第
１導電体膜（第１電極）や第２導電体膜（第２電極）と
して、Ａｌ（アルミニューム）を用いるようにすればキ
ャパシタの内部寄生抵抗値をさらに低減でき、好まし
い。 【００３８】また、フローティング型キャパシタの高誘
電率膜は、酸化膜−窒化膜−酸化膜の３層構造を有す
る。これによれば、高誘電率の膜を安定して作り込むこ
とができる。 【００３９】また、図１に示すように、チャージポンプ
ユニットが複数直列に接続されたチャージポンプ手段の
所要の箇所に、平滑用キャパシタと逆流防止用ダイオー
ドを含むレギュレータを接続すれば、終端からの高電圧
の出力電圧とともに、所要の中間電圧を他の出力電圧と
して出力することができる。したがって、複数の昇圧さ
れた電圧を必要とする装置、例えばフラッシュメモリな
どのＩＣに好適に用いることができる。 【００４０】 【発明の効果】請求項１記載の昇圧回路を備えた半導体
装置によれば、複数直列に接続されチャージポンプユニ
ットのキャパシタとして、低電圧の基端側にはＭＯＳキ
ャパシタを用い、高電圧の終端側には、高誘電率膜をも
つキャパシタを用いるから、基端側に位置するキャパシ
タ及び終端側のキャパシタのチップ専有面積をそれぞれ
低減して、チャージポンプ回路全体のチップ専有面積を
低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る昇圧回路を備えた半
導体装置の回路構成を示す図。 【図２】低電圧側のチャージポンプユニットのキャパシ
タとして用いるＭＯＳキャパシタを模式的に示す図。 【図３】高電圧側のユニットのキャパシタとして用いる
フローティング型キャパシタを模式的に示す図。 【図４】図３のキャパシタの１例の一部を模式的に示す
図。 【符号の説明】 ＬＵＶ 低電圧側ユニット群 ＨＶＵ 高電圧側ユニット群 Ｑ０〜Ｑｎ ＭＯＳトランジスタ Ｃ１〜Ｃｎ キャパシタ ＳＷ スイッチ Ｒｅｇ レギュレータ Ｄ ダイオード Ｒ 抵抗 Ｃｏ１、Ｃｏ２ 平滑用キャパシタ ＣＧ クロック発生回路 Ｖｏｕｔ１ 第１出力電圧 Ｖｏｕｔ２ 第２出力電圧 ＣＬＫ１ 第１クロック ＣＬＫ２ 第２クロック ２１ ポリシリコン膜 ２２ ゲート絶縁膜（酸化膜） Ｎｗｅｌｌ Ｎ型ウエル Ｐｓｕｂ Ｐ型基板 ３１ 第１ポリシリコン膜 ３２ 高誘電率膜 ３２−１、３２−３ 酸化膜 ３２−２ 窒化膜 ３３ 第２ポリシリコン膜 ２４、２５、３４ 素子分離用酸化膜（ＬＯＣＯＳ）
導体装置の回路構成を示す図。 【図２】低電圧側のチャージポンプユニットのキャパシ
タとして用いるＭＯＳキャパシタを模式的に示す図。 【図３】高電圧側のユニットのキャパシタとして用いる
フローティング型キャパシタを模式的に示す図。 【図４】図３のキャパシタの１例の一部を模式的に示す
図。 【符号の説明】 ＬＵＶ 低電圧側ユニット群 ＨＶＵ 高電圧側ユニット群 Ｑ０〜Ｑｎ ＭＯＳトランジスタ Ｃ１〜Ｃｎ キャパシタ ＳＷ スイッチ Ｒｅｇ レギュレータ Ｄ ダイオード Ｒ 抵抗 Ｃｏ１、Ｃｏ２ 平滑用キャパシタ ＣＧ クロック発生回路 Ｖｏｕｔ１ 第１出力電圧 Ｖｏｕｔ２ 第２出力電圧 ＣＬＫ１ 第１クロック ＣＬＫ２ 第２クロック ２１ ポリシリコン膜 ２２ ゲート絶縁膜（酸化膜） Ｎｗｅｌｌ Ｎ型ウエル Ｐｓｕｂ Ｐ型基板 ３１ 第１ポリシリコン膜 ３２ 高誘電率膜 ３２−１、３２−３ 酸化膜 ３２−２ 窒化膜 ３３ 第２ポリシリコン膜 ２４、２５、３４ 素子分離用酸化膜（ＬＯＣＯＳ）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 上野山 博巳
京都市右京区西院溝崎町21番地 ローム株
式会社内
Ｆターム(参考） 5F038 AC03 AC05 AC15 BG05 EZ20
5H730 AA15 AS04 BB02 DD04 DD12
Claims (1)
- 【特許請求の範囲】 【請求項１】 入力端側と出力端側をもつＭＯＳトラン
ジスタとこのＭＯＳトランジスタの入力端側或いは出力
端側に一端が接続され他端にクロックが供給されるキャ
パシタとを有するチャージポンプユニットが、複数直列
に接続され、電源電圧を昇圧した出力電圧が出力される
チャージポンプ手段と、 前記クロックを発生するクロック発生手段とを有する昇
圧回路を備えた半導体装置において、 前記電源電圧が入力される基端側の１つまたは複数のチ
ャージポンプユニットのキャパシタとして、ＭＯＳキャ
パシタを用いるとともに、 前記出力電圧が出力される終端側の１つまたは複数のチ
ャージポンプユニットのキャパシタとして、半導体基板
上あるいはウエル上に形成された第１導電体膜と、この
第１導電体膜上に形成された高誘電率膜と、この高誘電
率膜上に形成された第２導電体膜とを有するキャパシタ
を用いることを特徴とする昇圧回路を備えた半導体装
置。
Priority Applications (4)
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|---|---|---|---|
| JP2002099480A JP3830414B2 (ja) | 2002-04-02 | 2002-04-02 | 昇圧回路を備えた半導体装置 |
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|---|---|---|---|---|
| JP2005176590A (ja) * | 2003-12-11 | 2005-06-30 | Samsung Electronics Co Ltd | マルチレベル高電圧発生装置 |
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| JP2009164408A (ja) * | 2008-01-08 | 2009-07-23 | Toshiba Corp | 半導体集積回路 |
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| US7974111B2 (en) | 2006-12-13 | 2011-07-05 | Semiconductor Energy Laboratory Co., Ltd. | DC/DC converter and semiconductor device using DC/DC converter |
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- 2002-04-02 JP JP2002099480A patent/JP3830414B2/ja not_active Expired - Fee Related
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| US8274323B2 (en) | 2006-12-28 | 2012-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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