JPH06148229A - 半導体加速度センサ - Google Patents

Abstract

(57)【要約】 【構成】 本発明の半導体加速度センサ２１は、半導体
基板に設けられた質量部３２と、質量部３２の周囲に設
けられ半導体基板を薄肉化してなる弾性部２６と、弾性
部２６の上面２６ａ側に設けられた複数対のピエゾ抵抗
２７，２７，…とを具備し、半導体基板は、第１のシリ
コン基板２２の表面に、酸化ケイ素膜２３を介して第２
のシリコン基板２４を接合したＳＯＩ基板２５からな
り、弾性部２６は、第１のシリコン基板２２を裏面側か
ら蝕刻してなることを特徴とする。また、弾性部２６は
複数の貫通孔の間に設けられた梁部であってもよい。 【効果】 ダイアフラム部の感度のバラツキを小さくす
ることができ、したがって、センサとしての感度を大幅
に向上させることができる。また、ＳｉＯ₂膜はエッチ
ングの際のストッパ として用いることができ、薄厚の
ＳＯＩ基板においても制御性良くダイアフラム部を形成
することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、自動車、航空機、家
電製品等に用いられ、特に、特性のバラツキを小さく一
定に保つことができる複数対のピエゾ抵抗素子を用いた
加速度検出用の半導体加速度センサに関するものであ
る。

【０００２】

【従来の技術】従来、加速度検出用のセンサとしては、
圧電セラミックス、有機薄膜、シリコン単結晶板等様々
な材料を用いた多種多様の加速度センサが開発され製品
化されている。これらの加速度センサは、ヒステリシ
ス、クリープ、疲労等がなく、また、構造が簡単、電圧
感度が極めて大、簡単に増幅可能等、使い勝手の面にお
いても非常に優れていることから、現在様々な分野で広
く用いられている。特に、シリコン単結晶を用いた半導
体加速度センサは、シリコン自体の格子欠陥が極めて少
ないために理想的な弾性体となること、半導体プロセス
技術をそのまま転用することができ、かつ、量産時の歩
留まりが高く生産性が良い等の特徴を有することから、
近年では特に注目されている加速度センサである。

【０００３】図１６は、上記の半導体加速度センサの一
例を示す平面図、図１７は、図１６のＡーＡ線に沿う断
面図である。この半導体加速度センサ１は、シリコン基
板（半導体基板：以下、Ｓｉ基板と略称する）２の中央
部に設けられた質量部３と、このＳｉ基板２を下方から
エッチングすることにより質量部３の周囲に設けられた
ロの字型の薄肉のダイアフラム部（弾性部）４と、この
ダイアフラム部４の上面４ａに不純物拡散により形成さ
れた互いに平行な複数対のピエゾ抵抗５，５，…とを具
備したものである。このＳｉ基板２の上面側２ａには上
部ストッパ６が、また下面側２ｂには下部ストッパ７が
それぞれ設けられており、前記ダイアフラム部４の弾性
限界内で質量部３を支持する構成である。

【０００４】上記のダイアフラム部４は、質量部３の角
部の周囲にそれぞれ貫通孔を設けてこれらの貫通孔の間
に梁部を設けた構成とすることもあり、またＳｉ基板２
の中央部に略Ｃ字状の空隙部を形成し、質量部３を片持
ちの梁で支持した構成とすることもある。この種の半導
体加速度センサ１は、質量部３が加速度に応じて変位す
る時の変位差を、ダイアフラム部４のピエゾ抵抗５，
５，…の抵抗値の変化に変換することで加速度の変化を
検出している。

【０００５】また、図１８に示すような半導体加速度セ
ンサ１１も知られている。該半導体加速度センサ１１
は、ダイアフラム部４の上面４ａの互いに直交する２方
向に対してそれそれ複数対のピエゾ抵抗１２，１２，…
を形成したもので、三次元の加速度の変化を検出するこ
とができる。なお、三次元加速度センサについては、例
えば、特開平３−２０２７７８号公報、特開平３−２６
９２６３号公報等を参照のこと。

【０００６】これらの半導体加速度センサ１，１１は、
例えば、自動車のエアバックシステムの衝突検知やシャ
ーシ制御（アンチロックブレーキシステム、アクティブ
サスペンションシステム、トラクションコントロールシ
ステム等）の加速度検知、前記自動車以外の輸送手段で
ある自動二輪や電車車両等の姿勢制御、産業用ロボッ
ト、工作機器、医療機器、民生用健康機器、ゲーム機器
等に用いられている。

【０００７】

【発明が解決しようとする課題】ところで、上述した半
導体加速度センサ１では、質量部３の角度（図１７中の
θ）はＳｉの異方性エッチングの特性により一定の値と
なる。したがって、半導体加速度センサ１の感度を低下
させずに小型化しようとすると、必然的にダイアフラム
部４の幅（ｗ_1a）が狭くなりセンサとしての感度が低下
するという欠点がある。また、質量部３の上端の幅（ｗ
_2a）のみを狭くした場合においても、質量部３の質量が
小さくなるためにセンサとしての感度が低下するという
欠点がある。

【０００８】また、これらの半導体加速度センサ１，１
１の感度は、主にダイアフラム部４の厚みにより決定さ
れる。したがって、製造工程においては、ダイアフラム
部４の厚みのバラツキを小さくかつ一定に保つことがこ
れらの半導体加速度センサ１，１１の品質及び生産性を
向上させるための重要な要素になる。実際の製造工程に
おいては、異方性エッチングや等方性エッチング等のエ
ッチング技術を用いてＳｉ基板２にダイアフラム部４を
形成するのが通例であり、工程管理を厳格に実施するこ
とでＳｉ基板２の厚みのバラツキが小さく押えられ、エ
ッチングレートも一定に保たれている。この場合、所定
枚数以上のＳｉ基板２を単位時間内に処理しようとする
とエッチングレートが変動し、したがってダイアフラム
部４の厚みがバラつくこととなる。また、ダイアフラム
部４の厚みが薄くなればなる程、相対的にバラツキが大
きくなる。

【０００９】そこで、ダイアフラム部４の厚みのバラツ
キを小さく一定に保つ技術として、電解エッチング方式
を用いたエッチストップ技術が提案されている。この技
術は、ｐ型Ｓｉ基板の上にｎ型Ｓｉエピタキシャル層を
形成したエピタキシャルウェハをＫＯＨ水溶液やＥＰＷ
水溶液（エチレンジアミン、ピロカテコ−ル、水の混合
液）の中に侵漬し、該ｎ型Ｓｉエピタキシャル層に電圧
を印加することにより、ｐ型Ｓｉ基板のみをエッチング
する技術である。この技術では、ｎ型Ｓｉエピタキシャ
ル層のみを残すことができ、また、このエピ層の厚みの
バラツキは該エピ層形成時の厚みのバラツキと一致し、
ウェハ面内の厚みのバラツキを５％以内とすることがで
きる。しかしながら、この技術は、エッチングの際に該
ｎ型Ｓｉエピタキシャル層に電極を形成しなければなら
ず、また、多数のウェハをバッチ処理するためには大掛
りな装置を必要とし、現実的でない。このため量産性が
著しく損なわれるという欠点がある。

【００１０】この発明は、上記の事情に鑑みてなされた
もので、以上の欠点を有効に解決するとともに、小型
化、高感度化、高性能化が可能な半導体加速度センサを
提供することにある。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に、この発明は次の様な半導体加速度センサを採用し
た。すなわち、請求項１記載の半導体加速度センサは、
半導体基板に設けられた質量部と、該質量部の周囲に設
けられ前記半導体基板を薄肉化してなる弾性部と、該弾
性部の上面側に設けられた複数対のピエゾ抵抗とを具備
してなる半導体加速度センサにおいて、前記半導体基板
は、第１のシリコン基板の表面に酸化ケイ素（Ｓｉ
Ｏ₂）膜を介して第２のシリコン基板を接合したＳＯＩ
基板からなり、前記弾性部は、この第１のシリコン基板
を裏面側から蝕刻してなることを特徴としている。

【００１２】また、請求項２記載の半導体加速度センサ
は、請求項１記載の半導体加速度センサにおいて、前期
弾性部は複数の貫通孔の間に設けられた梁部であること
を特徴としている。

【００１３】

【作用】この発明に係る半導体加速度センサでは、該半
導体加速度センサにある加速度が作用すると、質量部は
この加速度の方向にこの加速度の大きさに比例して変位
する。質量部の周囲に設けられた弾性部は、この質量部
の変位に対応して特定方向にたわみ、同時にこの弾性部
に設けられた複数対のピエゾ抵抗も歪む。したがって、
この歪によりピエゾ抵抗の抵抗値が変化し、４本のピエ
ゾ抵抗を用いてホイートストンブリッジを構成すれば前
記歪量の大きさに応じた電圧出力が得られる。この電圧
出力の値から前記質量部の変位量が求められ、この変位
量の大きさから前記質量部にかかる加速度の大きさを求
めることができる。

【００１４】この発明の請求項１記載の半導体加速度セ
ンサでは、前記半導体基板を、第１のシリコン基板の表
面に、酸化ケイ素（ＳｉＯ₂）膜を介して第２のシリコ
ン基板を接合したＳＯＩ基板とし、前記弾性部は、この
第１のシリコン基板を裏面側から蝕刻してなることによ
り、ＳｉＯ₂膜がエッチングの際にストッパとして働
き、厚みが高精度で制御されたダイアフラム部が可能と
なる。したがって、感度のバラツキを小さくすることが
可能になる。また、請求項２記載の半導体加速度センサ
では、前期弾性部を複数の貫通孔の間に設けられた梁部
とすることにより、この梁部がセンサとしての感度を向
上させる。

【００１５】

【実施例】以下、この発明の各実施態様について説明す
る。 （第１実施例）まず、この発明の第１実施例の半導体加
速度センサについて図１及び図２を参照して説明する。
図１は半導体加速度センサ２１の平面図、図２は、図１
のＢーＢ線に沿う断面図である。

【００１６】この半導体加速度センサ２１は、ｎ型のＳ
ｉ基板（１００）２２の表面にＳｉＯ₂膜２３、Ｓｉ
（１００）膜２４が順次形成されたＳＯＩ（Ｓilicon
Ｏn Ｉnsulator）基板２５の中央部にロの字型のダイア
フラム部（弾性部）２６が形成され、このダイアフラム
部２６の上面２６ａに不純物拡散により複数対のピエゾ
抵抗２７，２７，…が形成され、Ｓｉ基板２２の中央部
２２ａの底面２８には肉厚の方形状のガラス基板２９
が、また、同周辺部２２ｂの底面３０には肉厚のロの字
型のガラス基板３１がそれぞれ接着され、Ｓｉ基板２２
の中央部２２ａとガラス基板２９とが一体とされ質量部
３２とされ、該質量部３２はダイアフラム部２６に該ダ
イアフラム部２６の弾性限界内で支持されている。

【００１７】これらのピエゾ抵抗２７，２７，…は、ゲ
ージ方向＜１１０＞の横方向のピエゾ抵抗効果を用いた
もので、これらのピエゾ抵抗２７，２７，…はＳｉ膜２
４の平面内で互いに平行に配置されている。

【００１８】次に、図３乃至図１４を参照して上記の半
導体加速度センサ２１の製造方法について説明する。ま
ず、図３に示すように、２枚のｎ型のＳｉ基板２２を用
意し、該Ｓｉ基板２２の表裏各々の面に鏡面研磨を施
す。次いで、図４に示すように、一方のＳｉ基板２２の
表面全体にＳｉＯ₂膜４１を形成しＳｉ基板４２とす
る。

【００１９】次いで、図５に示すように、Ｓｉ基板２
２，４２同士を貼着し、酸素雰囲気中において１１００
℃で２時間アニールし、これらのＳｉ基板２２，４２同
士を接合し、不要のＳｉＯ₂膜４１ａを除去する。次い
で、図６に示すように、Ｓｉ基板４２を所定の厚みまで
研磨しＳｉ膜２４とする。

【００２０】以上により、Ｓｉ基板２２にＳｉＯ₂膜２
３（４１）、Ｓｉ膜２４が順次形成されたＳＯＩ基板２
５が作成される。なお、上記のＳＯＩ基板２５は、気相
成長による方法、あるいはイオン注入による方法等によ
っても作成することができる。

【００２１】次いで、図７に示すように、ＳＯＩ基板２
５の表裏各々の面にＳｉＯ₂膜４３，４４を形成する。
次いで、図８に示すように、ホトリソグラフィにより表
面側のＳｉＯ₂膜４３に不純物拡散用窓４５，４５，…
を形成する。次に、不純物拡散用窓４５，４５，…から
ホウ素を供給し、ｐ型拡散層（以下、ピエゾ抵抗と称す
る）２７，２７，…を形成する。さらに、ドライブイン
処理により、ピエゾ抵抗２７上にＳｉＯ₂膜４３を成長
させる。

【００２２】次いで、図９に示すように、プラズマＣＶ
Ｄ法、あるいは常圧ＣＶＤ法や減圧ＣＶＤ法により、Ｓ
ｉＯ₂膜４３，４４のそれぞれの面の上に窒化ケイ素
（Ｓｉ₃Ｎ₄）膜（以下、ＳＮ膜と称する）４６，４７を
成長させる。次いで、図１０に示すように、ホトリソグ
ラフィにより、裏面のＳＮ膜４７の上にダイアフラムの
パターンを形成してＣＦ₄プラズマエッチングによりこ
のＳＮ膜４７をエッチングし、さらに弗酸系のエッチン
グ液によりＳｉＯ₂膜４４をエッチングし、ＳＯＩ基板
２５の裏面にダイアフラムエッチング用のマスク４８を
形成する。

【００２３】次いで、図１１に示すように、ＫＯＨ水溶
液、ＥＰＷ溶液、ヒドラジン等のエッチング液を用いて
ＳＯＩ基板２５を下方からエッチングし、ダイアフラム
部２６を形成する。ここでは、ＳｉＯ₂膜２３がエッチ
ングの際にストッパとして働くので、エッチングはこの
ＳｉＯ₂膜２３で停止する。したがって、ダイアフラム
部２６の厚みの精度は上記研磨工程の精度となり、厚み
のバラツキを±０．５μｍ以内に抑えることができ、極
めて高精度で制御することができる。次に、熱リン酸等
を用いてＳＮ膜４６，４７を除去する。

【００２４】次いで、図１２に示すように、ＳｉＯ₂膜
４３の上にレジスト４９を塗布し、弗酸系のエッチング
液を用いてＳｉＯ₂膜４４を除去すると同時にＳｉＯ₂膜
４３に電気配線用コンタクトホールのパターンを形成
し、ピエゾ抵抗２７，２７，…の上にコンタクトホール
５１，５１，…を形成する。

【００２５】次いで、図１３に示すように、真空蒸着ま
たはスパッタリングにより、ＳｉＯ₂膜４３の上に配線
パターン（図示せず）を形成するとともに、コンタクト
ホール５１，５１，…にオーミック特性を有するアルミ
ニウム電極５２，５２，…を形成する。なお、上記のア
ルミニウム電極５２は、工程上あるいは動作上において
腐食等の恐れがある場合には、Ａｕまたは金属の多層構
造（Ａｕ−Ｍｏ，Ｃｒ−Ｔｉ−Ｃｕ−Ａｕ等）等を用い
てもよい。

【００２６】次いで、図１４に示すように、ＳＯＩ基板
２２の中央部２２ａの底面２８に肉厚の方形状のガラス
基板２９を、また、同周辺部２２ｂの底面３０に肉厚の
ロの字型のガラス基板３１をそれぞれ接着する。以上に
より、小型かつ高感度の半導体加速度センサ２１を作成
することができる。

【００２７】以上説明した様に、上記の半導体加速度セ
ンサ２１によれば、ＳＯＩ基板２５の中央部にロの字型
のダイアフラム部２６が形成され、このダイアフラム部
２６の上面２６ａに複数対のピエゾ抵抗２７，２７，…
が形成されているとしたので、ＳＯＩ基板２５に形成さ
れたダイアフラム部２６の厚みの精度が極めて高精度で
制御され、該ダイアフラム部２６の感度のバラツキを小
さくすることができ、したがって、センサとしての感度
を大幅に向上させることができる。

【００２８】また、ＳｉＯ₂膜２３は、ＳＯＩ基板２５
の異方性エッチングの際のストッパとして用いることが
できるので、薄厚のＳＯＩ基板においても制御性良くダ
イアフラム部２６を形成することができる。また、従来
の片持梁や両持梁の構造のように特別の製造工程を取り
入れる必要がなく、通常の半導体製造プロセスにより作
成することができるので、超小形の半導体加速度センサ
を作成することができる。以上により、小型化、高感度
化、高性能化が可能な半導体加速度センサ２１を提供す
ることができる。

【００２９】なお、ＳＯＩ基板２５の替わりにＳＯＳ
（Ｓilicon Ｏn Ｓapphire）基板を用いても半導体加速
度センサの製造は可能である。この場合は、通常のサフ
ァイア基板上へのＳｉのエピタキシャル成長によりＳｉ
膜２４を形成することができる。また、この半導体加速
度センサ２１において、従来の半導体加速度センサ１１
のように、ダイアフラム部２６の上面２６ａに互いに直
交する２方向に対してそれそれ複数対のピエゾ抵抗２
７，２７，…を形成すれば、三次元の加速度の変化を検
出することができる。

【００３０】（第２実施例）図１５は、この発明の第２
実施例の半導体加速度センサ６１を示す平面図である。
この半導体加速度センサ６１において上記第１実施例の
半導体加速度センサ２１と異なる点は、ＳＯＩ基板２５
の質量部３２の周囲に矩形の貫通孔６２，６２，…を等
方的に形成し、これらの隣接する貫通孔６２，６２間に
梁部６３を形成した点であり、この構成以外上記の半導
体加速度センサ２１と全く同一である。

【００３１】この半導体加速度センサ６１においても、
上記第１実施例の半導体加速度センサ２１と同様にセン
サとしての感度を大幅に向上させることができる。ま
た、薄厚のＳＯＩ基板においても制御性良く梁部６３を
形成することができる。したがって、小型化、高感度
化、高性能化が可能な半導体加速度センサ６１を提供す
ることができる。

【００３２】

【発明の効果】以上説明した様に、この発明の請求項１
記載の半導体加速度センサによれば、半導体基板に設け
られた質量部と、該質量部の周囲に設けられ前記半導体
基板を薄肉化してなる弾性部と、該弾性部の上面側に設
けられた複数対のピエゾ抵抗とを具備してなる半導体加
速度センサにおいて、前記半導体基板は、第１のシリコ
ン基板の表面に酸化ケイ素膜を介して第２のシリコン基
板を接合したＳＯＩ基板からなり、前記弾性部は、この
第１のシリコン基板を裏面側から蝕刻してなることとし
たので、ダイアフラム部は厚みが極めて高精度で制御さ
れ、該ダイアフラム部の感度のバラツキを小さくするこ
とができ、したがって、センサとしての感度を大幅に向
上させることができる。

【００３３】また、酸化ケイ素膜は、ＳＯＩ基板の異方
性エッチングの際のストッパ として用いることができ
るので、薄厚のＳＯＩ基板においても制御性良くダイア
フラム部を形成することができる。また、従来の片持梁
や両持梁の構造のように特別の製造工程を取り入れる必
要がなく、通常の半導体製造プロセスにより作成するこ
とができるので、超小形の半導体加速度センサが可能で
ある。

【００３４】また、請求項２記載の半導体加速度センサ
によれば、請求項１記載の半導体加速度センサにおい
て、前期弾性部は複数の貫通孔の間に設けられた梁部で
あることとしたので、センサとしての感度を大幅に向上
させることができる。

【００３５】以上により、小型化、高感度化、高性能化
が可能な半導体加速度センサを提供することができる。

【図面の簡単な説明】

【図１】 本発明の第１実施例の半導体加速度センサを
示す平面図である。

【図２】 図１のＢーＢ線に沿う断面図である。

【図３】 本発明の第１実施例の半導体加速度センサの
製造工程の一部を示す一過程図である。

【図４】 本発明の第１実施例の半導体加速度センサの
製造工程の一部を示す一過程図である。

【図５】 本発明の第１実施例の半導体加速度センサの
製造工程の一部を示す一過程図である。

【図６】 本発明の第１実施例の半導体加速度センサの
製造工程の一部を示す一過程図である。

【図７】 本発明の第１実施例の半導体加速度センサの
製造工程の一部を示す一過程図である。

【図８】 本発明の第１実施例の半導体加速度センサの
製造工程の一部を示す一過程図である。

【図９】 本発明の第１実施例の半導体加速度センサの
製造工程の一部を示す一過程図である。

【図１０】 本発明の第１実施例の半導体加速度センサ
の製造工程の一部を示す一過程図である。

【図１１】 本発明の第１実施例の半導体加速度センサ
の製造工程の一部を示す一過程図である。

【図１２】 本発明の第１実施例の半導体加速度センサ
の製造工程の一部を示す一過程図である。

【図１３】 本発明の第１実施例の半導体加速度センサ
の製造工程の一部を示す一過程図である。

【図１４】 本発明の第１実施例の半導体加速度センサ
の製造工程の一部を示す一過程図である。

【図１５】 本発明の第２実施例の半導体加速度センサ
を示す平面図である。

【図１６】 従来の半導体加速度センサを示す平面図で
ある。

【図１７】 図１６のＡーＡ線に沿う断面図である。

【図１８】 従来の他の半導体加速度センサを示す平面
図である。

【符号の説明】

２１…半導体加速度センサ、２２…Ｓｉ基板（半導体基
板）、２２ａ…中央部、２２ｂ…周辺部、２３…ＳｉＯ
₂（酸化ケイ素）膜、２４…Ｓｉ膜、２５…ＳＯＩ基
板、２６…ダイアフラム部（弾性部）、２６ａ…上面、
２７…ピエゾ抵抗、２８…底面、２９…ガラス基板、３
０…底面、３１…ガラス基板、３２…質量部、４１…Ｓ
ｉＯ₂膜、４２…Ｓｉ基板、４３，４４…ＳｉＯ₂膜、４
５…不純物拡散用窓、４６，４７…窒化ケイ素（Ｓｉ₃
Ｎ₄）膜、４８…ダイアフラムエッチング用のマスク、
４９…レジスト、５１…コンタクトホール、５２…アル
ミニウム電極、６１…半導体加速度センサ、６２…貫通
孔、６３…梁部。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板に設けられた質量部と、該質
   量部の周囲に設けられ前記半導体基板を薄肉化してなる
   弾性部と、該弾性部の上面側に設けられた複数対のピエ
   ゾ抵抗とを具備してなる半導体加速度センサにおいて、 前記半導体基板は、第１のシリコン基板の表面に、酸化
   ケイ素膜を介して第２のシリコン基板を接合したＳＯＩ
   基板からなり、 前記弾性部は、この第１のシリコン基板を裏面側から蝕
   刻してなることを特徴とする半導体加速度センサ。
2. 【請求項２】 請求項１記載の半導体加速度センサにお
   いて、 前期弾性部は複数の貫通孔の間に設けられた梁部である
   ことを特徴とする半導体加速度センサ。