JP2010232400A - 半導体基板と半導体基板の製造方法および半導体パッケージ - Google Patents

Abstract

【課題】高信頼性の貫通電極を有する半導体基板と半導体基板の製造方法を提供することを目的とする。
【解決手段】第１絶縁層（２）を介して第１配線層（３）が形成され、貫通孔（４）の内周に第２配線層（５）を形成し、貫通孔（４）は、第１の開口部（４ａ）と、第１の開口部（４ａ）よりも開口面積が小さい第２の開口部（４ｂ）で形成され、第２の開口部（４ｂ）に第３配線層（１０３ａ）を形成するとともに、第３配線層（１０３ａ）を第１の開口部（４ａ）よりも先に形成することを特徴とする。
【選択図】図１

Description

本発明は、半導体基板の貫通孔に形成した半導体基板と半導体基板の製造方法および半導体パッケージに関するものである。

貫通電極を有するこの種の半導体基板を内蔵した半導体パッケージの一例を図１２に示す。
この半導体パッケージでは、半導体基板１にドライエッチング加工などで貫通孔２１を形成し、貫通孔２１の側壁にＣＶＤ法などにより絶縁膜を堆積する。この絶縁膜の上にシード層を形成し、めっき法などにより導電性材料を充填させることによって半導体基板を貫通する電極（貫通電極と呼ぶ）が形成されている。

貫通孔２１の形成後、或いは形成前に半導体基板１の上面に配線層５Ａを形成して、半導体基板１に実装された、或いは半導体基板１自体に作り込まれた回路素子２２と前記貫通電極とを電気的に接続している。

また、この貫通電極を有するこの種の半導体基板１は、半導体基板１の下面に配線層３Ａを形成した後、樹脂基板等の基板１７にフリップチップ接続し、アンダーフィル材１８でその接続部を保護した後、基板全体を樹脂１９で覆い、基板１７に半田ボール等の導電部材２０を搭載することにより半導体パッケージが作製され、導電部材２０を介してプリント基板等の外部回路と電気的に接続されている。

半導体基板１に回路素子が作り込まれている場合、半導体基板１の上面に絶縁層が形成されている場合が多い。半導体基板１の前記上面と下面の間に導通経路を形成するためには、半導体基板１に貫通孔２１を形成後、前記絶縁層に開口部を形成して前記配線層３Ａを露出させる必要がある。

特許文献１には、図１３（ａ）〜（ｄ）に示す第１の方法が記載されている。
図１３（ａ）では、半導体基板１に貫通孔形成用のレジスト１０を形成して、半導体基板１に貫通孔２３を形成する。

図１３（ｂ）では、半導体基板１に形成されている第１絶縁層２を、レジスト１０をマスクとしてエッチングして開口部２４を形成して、半導体基板１に形成されている第１配線層３を貫通孔２３に露出させる。

図１３（ｃ）では、レジスト１０を除去し、ＣＶＤ法などにより半導体基板１の表面と貫通孔２３の側壁および開口部２４に第２絶縁層７を形成する。
図１３（ｄ）では、貫通孔２３の底部のみ第２絶縁層７を除去したあと、スパッタ等によるシード層形成やメッキ法により第２配線層５を形成して貫通電極を形成している。１５は充填された絶縁体である。

また、特許文献２には図１４（ａ）〜（ｈ）に示す第２の方法が記載されている。
図１４（ａ）では、半導体基板１に貫通孔形成用のレジスト１０を形成し、さらに、等方性エッチングによって貫通孔上部にすり鉢形状２５を形成する。

図１４（ｂ）では、レジスト１０をマスクにし、異方性エッチングによって貫通孔２６を形成する。
図１４（ｃ）では、レジスト１０を除去する。

図１４（ｄ）では、貫通孔２６の底部の第１絶縁層２に開口部を形成するために、レジスト２７を貫通孔２６の全体に塗布する。
図１４（ｅ）では、露光現像することによってパターニングする。

図１４（ｆ）では、レジスト２７をマスクにして第１絶縁層２に開口部２８を形成する。
図１４（ｇ）では、レジスト２７を除去する。

図１４（ｈ）では、スパッタ等によるシード層形成やメッキ法により第１配線層３に達する第２配線層５を形成し、貫通電極を形成している。
特開２００６−１２８１７１号公報 特開２００７−５３１４９号公報

しかしながら、第１の方法では、第１絶縁層２に開口部２４を形成する際に下地の第１配線層３をエッチングしてしまうため、第１配線層３から飛び出した金属粒子が第１絶縁層２の開口部２４の側壁に付着し、第１配線層３と半導体基板１とが導通してしまい、結果として、形成した貫通電極の信頼性が低くなる。

また、第２の方法では、図１４（ｅ）〜（ｆ）において、半導体基板１に形成した貫通孔２６の底面の一部に第１絶縁層２の開口部２８を形成するため、図１４（ｇ）に示すように貫通孔２６と開口部２８との接続部分に段部２９が形成されており、第１絶縁層２の開口部２８の側壁に金属粒子が付着しても半導体基板１との導通経路が形成されない。

しかし、図１４（ｈ）において第１絶縁層２の上に第２配線層５が形成されるため、それらの熱膨張係数の違いから、リフロー等の後工程で熱ストレスがかかった際に膜の密着力が低くなり貫通電極の信頼性が低くなる。また、レジスト形成とレジスト除去工程が２回必要なため処理工程数が多くなり、貫通電極の作製リードタイムが長くなる。さらに、アスペクト比が高い貫通電極を作製する場合、図１４（ｅ）に示すように、開口部にすり鉢形状を形成させても、貫通孔２６の底部まで光が入りにくいため露光が不十分になり、また貫通孔２６が深いため孔底部まで現像液が入り込まず現像も困難であるため、第１絶縁層２に開口部２８を形成する際のレジスト形成が困難になるという課題を有している。

本発明は、高信頼性の貫通電極を有する半導体基板と半導体パッケージおよび半導体基板の製造方法を提供することを目的とする。

本発明の請求項１記載の半導体基板は、半導体基板の一方の面に第１絶縁層を介して第１配線層が形成され、前記半導体基板を貫通する貫通孔の内周に第２配線層を形成した貫通電極を有する半導体基板であって、前記貫通孔は、 前記半導体基板の他方の面から前記第１絶縁層に向かって形成された第１の開口部と、前記第１の開口部よりも開口面積が小さく前記第１の開口部の底部から前記第１絶縁層を貫通して前記第１の配線層に達する第２の開口部とで形成され、前記第２の開口部に第３配線層を設け、前記半導体基板の他方の面に達している前記第２配線層が、第３配線層を経て前記第１の配線層に電気接続されていることを特徴とする。

本発明の請求項２記載の半導体基板は、請求項１において、前記貫通孔の前記第１の開口部の周面にわたって第２絶縁層が形成され、前記第２配線層と前記半導体基板の間に前記第２絶縁層が介在していることを特徴とする。

本発明の請求項３記載の半導体基板は、半導体基板の一方の面に第１絶縁層が形成され、前記半導体基板を貫通する貫通孔の内周に第２配線層を形成した貫通電極を有する半導体基板であって、前記貫通孔は、 前記半導体基板の他方の面から前記第１絶縁層に向かって形成された第１の開口部と、前記第１の開口部よりも開口面積が小さく前記第１の開口部の底部から前記第１絶縁層を貫通する第２の開口部と、前記第２の開口部に形成されて一端が前記第１絶縁層から突出した第３配線層とを有しており、前記半導体基板の他方の面に達している前記第２配線層が、第３配線層に電気接続されていることを特徴とする。

本発明の請求項４記載の半導体基板は、請求項３において、前記第２の開口部に導電材料を充填して前記第２配線層が形成され、前記第２の開口部に充填された前記第２配線層の上に外部回路と電気的に接続するための導電部材を備えたことを特徴とする。

本発明の請求項５記載の半導体基板は、請求項１または請求項３において、前記第２配線層は、Ｔｉ、Ｗ、Ｃｕ、Ｃｒ、Ａｕ、Ａｌ、Ａｇ、Ｎｉ等の金属材料やＴｉＮ等の金属化合物、またはそれらを含有した導電性材料、ポリシリコン等のＳｉ系材料であり、前記第２配線層は単層または２層以上の多層膜であることを特徴とする。

本発明の請求項６記載の半導体基板は、請求項２において、前記第２絶縁層は、ＳｉＮ、ＳｉＯ_２、ＢＰＳＧ、熱酸化膜等のＳｉ化合物やＡｌ_２Ｏ_３等の金属化合物、またはポリイミド樹脂等の有機化合物であり、また前記第２絶縁層は単層または２層以上の多層膜であることを特徴とする。

本発明の請求項７記載の半導体基板は、請求項１において、前記第２配線層上にその表面の一部を露出するように形成された保護膜と、前記第２配線層上に外部回路と電気的に接続するための導電部材とを備えることを特徴とする。

本発明の請求項８記載の半導体基板は、請求項１において、前記貫通孔の内部に形成された空隙部の一部、または全体に絶縁材料が充填されていることを特徴とする。
本発明の請求項９記載の半導体基板は、請求項１または請求項３において、前記第１の開口部の半導体基板１の他方の面１ｂの孔径は、前記第１の開口部の底部の孔径より大きいことを特徴とする。

本発明の請求項１０記載の半導体基板は、請求項１または請求項３において、前記半導体基板が、シリコン、シリカゲルマニウム等のシリコン系半導体、あるいはガリウムヒ素、ガリウムナイトライド、インジウムリン等の化合物半導体であることを特徴とする。

本発明の請求項１１記載の半導体基板は、請求項１または請求項３において、前記第３配線層は、Ｔｉ、Ｗ、Ｃｕ、Ｃｒ、Ａｕ、Ａｌ、Ａｇ、Ｎｉ等の金属材料やＴｉＮ等の金属化合物、ポリシリコン等のＳｉ系材料、あるいは上記材料の混合物であり、また前記第３配線層は単層又は２層以上の多層膜であることを特徴とする。

本発明の請求項１２記載の半導体基板は、請求項１または請求項３において、前記第３配線層と前記第１配線層は同一材料で構成されていることを特徴とする。
本発明の請求項１３記載の半導体基板は、請求項１または請求項３において、前記第１絶縁層は、ＳｉＮ、ＳｉＯ_２、ＢＰＳＧ、熱酸化膜等のＳｉ化合物やＡｌ_２Ｏ_３等の金属化合物であり、また前記絶縁層は単層または２層以上の多層膜であることを特徴とする。

本発明の請求項１４記載の半導体パッケージは、請求項１から請求項１３の何れかに記載の半導体基板を内蔵したことを特徴とする。
本発明の請求項１５記載の半導体基板の製造方法は、半導体基板の一方の面に第１絶縁層を形成する工程と、第１絶縁層に形成されたレジストをマスクとして第１絶縁層をエッチングして第１絶縁層を貫通する第２の開口部を形成する工程と、前記第２の開口部に第３配線層を形成する工程と、前記第１絶縁層の上に前記第３配線層に導通する第１配線層を形成する工程と、前記半導体基板の他方の面に形成されたレジストをマスクとして前記半導体基板をエッチングして前記半導体基板の他方の面から前記第３配線層が露出するように第２の開口部よりも開口面積が大きい第１の開口部を形成する工程と、前記半導体基板の他方の面と前記第１の開口部の内側に第２絶縁層を形成する工程と、前記第１の開口部の底部に形成された前記第２絶縁層を除去して前記第３配線層を露出させる工程と、前記第１の開口部の内側に前記第３配線層に導通すると共に前記半導体基板の他方の面に達する第２配線層を形成する工程とを有することを特徴とする。

本発明の請求項１６記載の半導体基板の製造方法は、請求項１５において、前記第２の開口部を形成する工程はドライエッチング工法やウェットエッチング工法により形成することを特徴とする。

本発明の請求項１７記載の半導体基板の製造方法は、請求項１５において、前記第３配線層を形成する工程はＣＶＤ法やスパッタリング法、蒸着法等により形成することを特徴とする。

本発明の請求項１８記載の半導体基板の製造方法は、請求項１５において、前記第３配線層と前記第１配線層を同時に形成することを特徴とする。

この半導体基板の製造方法によると、第１の開口部の形成前に、第１絶縁層に第３配線層を形成することにより、第３配線層の変形や破損、或いは完全除去を防止でき、さらに半導体基板と第１配線層の間の絶縁性を向上させ、その後に形成される貫通電極およびそれを設けた半導体や半導体パッケージの信頼性を向上させることができる。

この半導体基板によると、第１の開口部の径より小さい面積の第３配線層を形成することにより、半導体基板と第１配線層間の絶縁性を向上させ、その後に形成される貫通電極およびそれを設けた半導体や半導体パッケージの信頼性を向上させることができるという効果を有する。

以下、本発明の各実施の形態を図１〜図１１に基づいて説明する。
（実施の形態１）
図１，図２，図３は本発明の実施の形態１を示す。

図１は貫通電極を有する半導体基板を示している。
半導体基板１の一方の面１ａに第１絶縁層２を介して第１配線層３が形成され、半導体基板１を貫通する貫通孔４の内周に第２配線層５を形成した貫通電極を有する半導体パッケージであって、半導体基板１の厚さ方向にドライエッチングによって形成された貫通孔４は開口径が５μｍから２００μｍ程度で、孔深さは１０μｍから４００μｍ程度の大きさである。

貫通孔４は、半導体基板１に形成された第１の開口部としての大径部４ａと、大径部４ａの底部から第１絶縁層２を貫通して第１配線層３に達する第２の開口部としての小径部４ｂを有している。小径部４ｂには導電性材料が充填されて第３配線層１０３ａが形成形成されており、半導体基板１の他方の面１ｂに達している第２配線層５が、第３配線層１０３ａを経て第１の配線層３に電気接続されている。

７は第２絶縁層である。８は保護膜、９は半導体パッケージの回路素子を外部回路との接続に使用される導電部材である。なお、半導体基板１の内部または表面上には回路素子が構築されている。

この貫通電極は、図２と図３に示す貫通電極形成プロセスによって作成されている。
まず、図２（ａ）では、半導体基板１に第１絶縁層２を成膜する。第１絶縁層２がＳｉＯ_２の場合、プラズマＣＶＤ等で形成される。第１絶縁層２の材料はその他、ＳｉＮ、ＢＰＳＧ、熱酸化膜等のＳｉ化合物やＡｌ_２Ｏ_３等の金属化合物であってもよい。また、その絶縁層は単層または２層以上の多層膜であっても構わない。そして第１絶縁層２にフォトレジスト１０１を塗布し、フォトリソグラフィ工法により開口部１０２を形成する。フォトレジストはスピンコーティングにより形成する。

図２（ｂ）では、第１絶縁層２をエッチングし、小径部４ｂを形成する。小径部４ｂの開口径は大径部４ａの開口径より小さく４〜１８０μｍ程度であり、第１配線層３との接続抵抗が小さければ、小径部４ｂの開口径はなるべく小さい方が望ましい。

第１絶縁層２の材質がＳｉＯ_２の場合、エッチングガスとしては、ＣＨＦ３ガスやＣＦ４ガス、Ｃ４Ｆ８ガス、Ａｒガス等の混合ガスを使用した。一般的に、酸化膜をエッチングする場合、フッ素や塩素ラジカルとの反応性がＳｉ等に比べてかなり小さいので、圧力を１〜１５Ｐａと高真空条件にしてイオン性の強いプラズマを生成させさらに基板バイアスを５０〜４００Ｗ程度印加することにより、ＣＦ系イオンを半導体基板１に引き込むことが可能にし、イオンアシストエッチングをする。しかし、イオンアシストエッチングでは、第１絶縁層２の下側に形成された材料との選択比があまり高くできないため、結果的に半導体基板１も一部エッチングしてしまう。よって、後工程で小径部４ｂに導電性材料を充填して形成される第３配線層１０３ａは、その一部が半導体基板１にめり込んだ構造になる。

従来例では、半導体基板１に大径部４ａを形成したあと小径部４ｂを形成し、半導体基板１の表裏の導通経路を形成するが、この実施例では先に小径部４ｂを形成する。従来の方法では、小径部４ｂを形成する際に上記のようにイオンアシストエッチングをするため、第１絶縁層２をエッチングした後、第１配線層３との選択比が確保できず、第１配線層３もかなりエッチングされることになる。第１配線層３がエッチングされると第１配線層表面から金属粒子が飛び出し、小径部４ｂの側壁に付着してしまい、結果として第１配線層と半導体基板１が導通してしまう。しかし、この実施の形態のように、大径部４ａの形成前に大径部４ａの開口径より小さい開口径を持つ小径部４ｂ、その貫通孔に第３配線層１０３ａを形成することにより、半導体基板１をＳＦ６ガス等でエッチングする条件で第３配線層１０３ａ（従来例では第１配線層）をエッチングしても第３配線層１０３ａがほとんどエッチングされないため第３配線層１０３ａから飛び出す金属粒子量を抑制することができ、また、半導体基板１との絶縁距離が確保できるため、半導体基板１と第３配線層１０３ａとの絶縁性を向上することができる。例えば、従来例のように第１貫通孔の底部面積と第３配線層１０３ａの面積が同じ（小径部４ｂと第１貫通孔の開口径が同じ）場合、或いは、第３配線層１０３ａの面積が第１貫通孔の底部面積より大きい場合は、半導体基板１と第３配線層１０３ａとの絶縁距離がほとんどないため、容易に電流リークが発生すると思われる。よって、第３配線層１０３ａの面積は第１貫通孔の底部の面積より小さいことが望ましい。

図２（ｃ）では、アッシングや有機溶剤によってフォトレジスト１０１を除去する。
第１絶縁層に小径部４ｂを形成する加工方法として、ドライエッチング法のほかに、フッ酸等を用いたウェットエッチング法でもよい。エッチング加工用のマスクとしてフォトレジストを使用する説明をしたが、マスク材料としてＳｉＯ_２やＳｉＮ等のハードマスクやＡｌやＮｉ等のメタルマスクでもよい。小径部４ｂの水平断面形状は、図１（ｂ）のように真円や、図１（ｃ）のように四角形等の多角形、または楕円でもよい。

また、一般的には、半導体基板１の一方の面１ａには、既にトランジスタやＣＭＯＳ回路等のデバイスが組み込まれている。その場合、後工程で、第１絶縁層２に小径部４ｂを形成し、Ｃｕ等の配線部を形成することになるので、小径部４ｂの形成のためにはマスクパターンを変更するだけでよく、工程の追加にはならない（従来第２の方法では、小径部４ｂ形成のためにレジスト形成工程が必要であり製造リードタイムが長くなってしまう）。

図２（ｄ）では、小径部４ｂに導電性材料を充填するために第１絶縁層２の上に導電性材料１０３を成膜する。導電性材料として、Ｔｉ、Ｗ、Ｃｕ、Ｃｒ、Ａｕ、Ａｌ、Ａｇ、Ｎｉ等の金属材料やＴｉＮ等の金属化合物、ポリシリコン等のＳｉ系材料、あるいは上記材料の混合物であってもよい。また、成膜構造として、単層だけでなく２層以上の多層膜でも構わない。

図２（ｅ）では、ＣＭＰ工法やドライエッチング工法、ウェットエッチング工法により第１絶縁層２が露出するまで導電性材料１０３を除去し、第３配線層１０３ａを形成する。

図２（ｆ）では、第１配線層３を形成するために、第１絶縁層２に小径部４ｂに充填したものと同じ導電性材料１０３を成膜する。導電性材料として、Ｔｉ、Ｗ、Ｃｕ、Ｃｒ、Ａｕ、Ａｌ、Ａｇ、Ｎｉ等の金属材料やＴｉＮ等の金属化合物、ポリシリコン等のＳｉ系材料、あるいは上記材料の混合物であってもよい。また、成膜構造として、単層だけでなく２層以上の多層膜でも構わない。

図２（ｇ）では、導電性材料１０３の膜の上にフォトレジスト１０４を塗布し、フォトリソグラフィ工法によりパターニングする。フォトレジストはスピンコーティングにより形成する。その後、ドライエッチング工法等でエッチングして図２（ｈ）に示すように第１配線層３を得る。

図２（ｉ）では、フォトレジスト１０４をアッシングや有機溶剤によって除去する。
なお、第１配線層３を形成する加工方法として、ドライエッチング法のほかに、酢酸や硝酸等の酸性薬液やＮａＯＨ等のアルカリ性薬液、Ｈ_２Ｏ_２等を用いたウェットエッチング法でもよい。エッチング加工用のマスクとしてフォトレジストを使用する説明をしたが、マスク材料としてＳｉＯ_２やＳｉＮ等のハードマスクやＡｌやＮｉ等のメタルマスクでもよい。

図３（ａ）では、半導体基板１の他方の面１ｂにスピンコーティングによりフォトレジスト１０５を塗布し、フォトリソグラフィ工法により開口部１０６を形成する。一般的に、半導体基板に回路素子を作製してから貫通孔を形成し貫通電極を形成する場合（ビアラストと呼ばれる）、回路素子を形成されている方の半導体基板表面（この実施例では一方の面１ａ）にあるアライメントマークや貫通孔位置を認識した上で、半導体基板裏面（この実施例では他方の面１ｂ）のマスク合わせを行う両面露光法が使われている。従来の方法では、半導体基板に貫通孔を形成後、第１絶縁層２を開口するため、貫通孔とＡｌパッド等の第１配線との位置合わせ精度が求められる。しかし、この実施例のように、先に第１絶縁層２に第３配線層１０３ａを形成するため、貫通孔は第３配線層１０３ａの上に形成すればよい。つまり、第３配線層１０３ａが小さければ貫通孔位置合わせ精度が低くても貫通電極が形成できる。

図３（ｂ）では、フォトレジスト１０６をマスクにして半導体基板１をドライエッチングすることにより、大径部４ａを形成する。エッチングガスとしてはＳＦ６ガス（５０〜５００ｓｃｃｍ）に同程度以下のＯ_２ガスを混合することによりＳＦ６への分圧を低下させ、半導体基板エッチングに作用するＦラジカルの発生を抑制することによって、イオン性の高いプラズマを生成した。さらに、圧力を１〜２０Ｐａと高真空条件にし、基板バイアスを２０〜２００Ｗ程度印加することにより、そのイオンを半導体基板１に引き込むことが可能になるため、異方性ドライエッチができる。エッチングは第３配線層１０３ａが露出されるまで行う。Ｆ系ガスを使用している場合、第３配線層１０３ａにＡｌ膜等を使用しているとほとんどエッチングされず、第３配線層１０３ａが薄膜化しない。さらに、第３配線層１０３ａの材料にＷ等を使用するなど、ドライエッチングが困難な材料を選択することで、第３配線層１０３ａの薄膜化を防止できる。

また、図４に示したように、半導体基板１の他方の面１ｂでの貫通孔径Ｄ４１は半導体基板の一方の面１ａでの貫通孔径Ｄ４２（＝大径部４ａ）の底部の孔径より大きいことが望ましい。理由は後工程で絶縁膜や金属膜等の成膜を実施する際に、貫通孔側壁や底部まで十分に成膜させることを可能にするためである。例えば、貫通孔４の側壁部が逆テーパ形状や垂直形状をしている場合、スパッタリング法により金属膜を成膜しようとしても貫通孔開口部が障害物となり、貫通孔底部や貫通孔側壁の底部近傍に金属粒子が飛んでいかないため成膜ができない。

その後、アッシングや有機溶剤によってフォトレジスト１０５を除去することによって図３（ｃ）の状態になる。
図３（ｄ）では、ＣＶＤ法により第２絶縁層７を大径部４ａの内壁や底部、半導体基板の他方の面１ｂに形成する。絶縁膜材料としてはＳｉＮ、ＳｉＯ_２、ＢＰＳＧ、熱酸化膜等のＳｉ酸化物やＡｌ_２Ｏ_３等の金属酸化物、またはポリイミド樹脂等のカーボン系ポリマーなどでもよい。また、第２絶縁層７は単層または２層以上の多層膜でも構わない。絶縁膜形成方法として、スパッタや熱酸化、ゾルゲル法により形成してもよい。

図３（ｅ）では、大径部４ａの底部の第２絶縁層７をドライエッチング法により除去する。この場合も大径部４ａの形成時と同様、異方性ドライエッチングを用いるため、大径部４ａの側壁部に形成された第２絶縁層７は、ほとんどエッチングされないため残る。

また、図３（ｄ）において、一般的なＣＶＤ法を用いて第２絶縁層７を形成する場合、半導体基板１の他方の面１ｂの絶縁層膜厚は大径部４ａの底部での膜厚よりもかなり厚くなる。よって、大径部４ａの底部がエッチングされた時には半導体基板１の他方の面１ｂの第２絶縁層７は残っていることになる。

図３（ｆ）では、スパッタ法やメッキ法により大径部４ａの底部と、半導体基板１の他方の面１ｂから大径部４ａの内周にかけて配線層を形成し、この配線層をパターニングして第２配線層５を形成する。

図３（ｇ）では、大径部４ａの内周に形成されている第２配線層５の内側に絶縁体１５を充填させる。その第２配線層５を保護するための保護層８を第２配線層５の上に形成する。その後、その保護層８もパターニングして第２配線層５の一部を露出させ、その部分に外部回路と電気的に接続するための半田ボール等の導電部材９を形成する。

なお、図３（ｆ）での第２配線層５の形成方法は、スパッタ法やめっき法の他に印刷法やインクジェットによる塗布等でもよい。さらに、第２配線層５材料はＴｉ、Ｗ、Ｃｕ、Ｃｒ、Ａｕ、Ａｌ、Ａｇ、Ｎｉ等の金属材料やＴｉＮ等の金属化合物、ポリシリコン等のＳｉ系材料、又はそれらを含有した導電性材料でもよい。また、前記第２配線層５は単層又は２層以上の多層膜でも構わない。さらに錫、錫を含む合金やインジウム、インジウムを含む合金からなる低融点金属でもよい。

銅等のシード層と第２絶縁層７との間には、チタンやチタンタングステン、チタンナイトライド、タンタルナイトライドからなる拡散防止膜（図示せず）が形成されていてもよいし、形成されていなくてもよい。

この構成によれば半導体基板１に形成された貫通孔４において、貫通孔４の形成前に、第１絶縁層に第３配線層１０３ａを形成することにより、第３配線層１０３ａの変形や破損、或いは完全除去を防止でき、さらに半導体基板１と第１配線層３の間の絶縁性を向上させ、その後に形成される貫通電極およびそれを設けた半導体や半導体パッケージの信頼性を向上させることができる。

なお、この実施の形態１において、大径部４ａの内側に絶縁体１５を完全に充填したが、一部のみ充填しても構わないし無くてもよい。さらに、この実施の形態では、絶縁体１５と保護層８は別々だが、同一材料を用いて、絶縁体充填と保護層形成を同時に実施しても構わない。

また、図２（ｅ）のように、小径部４ｂを導電性材料により完全に充填し、第３配線層１０３ａを形成しているが、一部のみ充填しても構わない。
（実施の形態２）
図５と図６は本発明の実施の形態２の半導体基板を示している。

実施の形態１の半導体基板では小径部４ｂは単一であったが、この実施の形態２では複数の小径部４ｂが半導体基板１に形成されている。その他は実施の形態１と同じである。
図５（ａ）に示すように、半導体基板１の厚さ方向にドライエッチングによって形成された大径部４ａは開口径が５μｍから２００μｍ程度で孔深さは１０μｍから４００μｍ程度の大きさであり、第１絶縁層２に大径部４ａの面積より小さな面積の開口径を有する小径部４ｂ，４ｂを形成し、第３配線層１０３ａが形成されている。小径部４ｂ，４ｂの水平断面は図５（ｂ）のように円弧でなくても、図５（ｃ）のように四角形等の多角形でもいい。

実施の形態１の場合、第３配線層１０３ａが１ヵ所しか形成されないため、例えば、大径部４ａの形成後にパーティクル等が底部に堆積してしまうと、第３配線層１０３ａと第２配線層の密着性が低下し、配線抵抗が大きくなり、最悪膜剥がれが発生してしまう等、貫通電極としての信頼性が低くなることが予想される。そこで、複数の小径部４ｂを形成して図５（ａ）のように第３配線層１０３ａを複数形成することにより、仮に１か所の第３配線層１０３ａにおいて上記のような不具合が発生しても、他の導電端子により導通経路を確保することができる。さらに、複数開口部を形成することにより、貫通孔底部の凸凹構造を形成できるため、第２配線層５と第３配線層１０３ａとの密着力が向上すると思われる。

なお、図５（ａ）では単一の第１配線層３について２つの第３配線層１０３ａを形成したが、図６に示すようにそれぞれの第３配線層１０３ａに対して独立した第１配線層３が接続されていてもよい。

この構成によれば半導体基板に形成された貫通孔において、貫通孔形成前に、第１絶縁層に第３配線層１０３ａを形成することにより、第３配線層１０３ａ（従来例では第１配線層）の変形や破損、或いは完全除去を防止でき、さらに半導体基板と第１配線層間の絶縁性を向上させ、その後に形成される貫通電極およびそれを設けた半導体や半導体パッケージの信頼性を向上させることができる。

（実施の形態３）
図７と図８はそれぞれ本発明の実施の形態３の半導体基板を示している。
実施の形態１との違いは、図７の場合には第１配線層３を形成しないことと、第３配線層１０３ａが第１絶縁層２の端面より突出した形にある。それ以外は実施の形態１と同じである。

更に、図８の場合には、第１配線層３を形成せずに、第３配線層１０３ａが第１絶縁層２の端面より突出した形状であるとともに、大径部４ａの内側に絶縁体１５を充填するのではなくて第２配線層５となる導電材料を充填して、この大径部４ａの内側に充填された第２配線層５の上に、半導体パッケージの回路素子を外部回路との接続に使用される導電部材９が設けられている。

この図７と図８のように構成した半導体基板では、第３配線層１０３ａが外部回路等と直接接続することになる。図８の場合には、大径部４ａの内側に充填された第２配線層５の上に導電部材９を設けているため、貫通孔ピッチを短縮することができるようになる。

第１絶縁層２の端面より突出した形状の第３配線層１０３ａの具体的な形成方法は、ＣＭＰ等により、図２（ｅ）のように第３配線層１０３ａを第１絶縁層２内部に形成した後、ＣＨＦ３やＣＦ４ガスを用いたドライエッチング工法を適用し、第１絶縁層２のみを除去することにより形成できる。また、先に第３配線層１０３ａを形成したあと、第１絶縁層２を第３配線層１０３ａの周りに形成してもよい。具体的には、半導体基板１の上に導電膜層を形成し、その後パターニングにより第３配線層１０３ａを形成し、その後、全面に第１絶縁層２を形成し、その後、全面エッチングして第３配線層１０３ａを露出させる。

この構成によれば、大径部４ａの形成前に、第１絶縁層２に第３配線層１０３ａを形成することにより、第３配線層１０３ａ（従来例では第１配線層）の変形や破損、或いは完全除去を防止でき、さらに半導体基板と第１配線層間の絶縁性を向上させ、その後に形成される貫通電極およびそれを設けた半導体や半導体パッケージの信頼性を向上させることができる。

（実施の形態４）
図９は本発明の実施の形態４を示す。
これは図８に示した半導体基板を２層に積層したものであって、実施の形態１との違いは、大径部４ａの内部もメッキ等の導電材料により埋め込み、孔全体で第２配線層を形成しており、その貫通孔の直上に導電部材９が形成され、さらに半導体基板１を半導体基板１の上に積層した形にある。それ以外は実施の形態１と同じである。

この実施の形態４では半導体基板１，１を２層に積層する場合を示しているが、３層以上積層する場合もある。導電部材９は半田ボールや半田バンプ等で形成され、形状はこの実施の形態では直方体になっているが、柱状や球状であってもよい。しかし、複数の半導体基板の積層時に、あるいは積層基板を他の回路基板（図１１の基板１７を参照）へ実装する時に貫通電極に衝撃が加わり、大径部４ａの内部に形成された第２配線層５を介して第３配線層１０３ａに物理的ダメージが加わることによって、貫通電極の信頼性が低下するという新たな課題が想定されるが、この構成によれば半導体基板に形成された貫通孔において、第１絶縁層に貫通孔底部の面積より小さな開口径を有する小径部４ｂの中に第３配線層１０３ａを形成し、第１絶縁層２のエッチング時に発生する第１配線層３の薄膜化を防ぐことにより積層時の衝撃に対する耐久性が高くなるため、第３配線層１０３ａ（従来例では第２配線層）の変形や破損を防止でき、その後に形成される貫通電極およびそれを設けた半導体パッケージの信頼性を向上させることができる。

（実施の形態５）
図１０は本発明の実施の形態５を示す。
実施の形態１との違いは、第１配線層３が存在せず、第３配線層１０３ａが小径部４ｂの中だけでなく第１絶縁層２上にも形成され、第１配線層３も兼ねていることである。この実施の形態５の第３配線層１０３ａの形成方法としては、ＣＶＤ法やスパッタリング工法、蒸着法などにより小径部４ｂの中と第１絶縁層２上に同時に導電性材料を成膜する。導電性材料として、Ｔｉ、Ｗ、Ｃｕ、Ｃｒ、Ａｕ、Ａｌ、Ａｇ、Ｎｉ等の金属材料やＴｉＮ等の金属化合物、ポリシリコン等のＳｉ系材料、あるいは上記材料の混合物であってもよい。また、その構造は単層だけでなく２層以上の多層膜でも構わない。次に、配線回路を形成するために、フォトレジストを塗布し、フォトリソグラフィ工法によりパターニングする。フォトレジストはスピンコーティングにより形成した。その後、ドライエッチング工法等で、配線回路を形成し、フォトレジストをアッシングや有機溶剤によって除去する。

配線回路を形成する方法として、ドライエッチング法のほかに、酢酸や硝酸等の酸性薬液やＮａＯＨ等のアルカリ性薬液、Ｈ_２Ｏ_２等を用いたウェットエッチング法でもよい。エッチング加工用のマスクとしてフォトレジストを使用する説明をしたが、マスク材料としてＳｉＯ_２やＳｉＮ等のハードマスクやＡｌやＮｉ等のメタルマスクでもよい。

また、この実施の形態では、小径部４ｂに充填されている導電性材料１０３の一部に窪み１０３ｂが形成されているが、完全に充填されていてもよい。しかし、第３配線層１０３ａをスパッタリング等で成膜する場合、小径部４ｂと第１絶縁層２上に同時に成膜するためその成膜される面積が広くなり、後工程でかかる熱ストレス等によって、導電性材料１０３と第１絶縁層２の材料の熱膨張係数が異なるため、導電性材料１０３と第１絶縁層２との密着力が減少し、最悪、膜剥がれが発生するという新たな課題が想定される。その場合は、ドライエッチング法等で、小径部４ｂの側壁部に凸凹部を形成するか、第１絶縁層２としてエッチングレートの異なる複数の絶縁層を積層させておくことにより、上と同様に小径部４ｂの側壁部に凸凹部を形成して膜密着力を向上させるとよい。また、第３配線層１０３ａと第１配線層３を同時に形成することにより、第３配線層１０３ａと第１配線層３との膜密着性の問題がなくなる。また、第３配線層１０３ａを形成する工程や第１配線層３を形成する工程の一部が省略できるため、製造リードタイムを短縮することができる。

この構成によれば半導体基板に形成された第１貫通孔において、第１絶縁層に貫通孔底部の面積より小さな開口径を有する小径部４ｂの中に第３配線層１０３ａを備え、第３配線層１０３ａが第１配線層の機能を同時に果たすことにより、第３配線層１０３ａと第１配線層との密着性の問題がなくなるため、その後に形成される貫通電極およびそれを設けた半導体パッケージの信頼性を向上させることができる。さらに、第３配線層１０３ａを形成する工程や第１配線層を形成する工程の一部が省略できるため、製造リードタイムを短縮することができる。

（実施の形態６）
図１１は本発明の実施の形態６における半導体パッケージの貫通電極部分の断面図である。

実施の形態１との違いは、実施の形態１は半導体基板自身の構造についての実施例だが、実施の形態６はその半導体基板を樹脂成型した半導体パッケージの実施例である。
図１１に示すように、半導体基板１の厚さ方向にドライエッチングによって形成された貫通孔１は開口径が５μｍから２００μｍ程度で孔深さは１０μｍから４００μｍ程度の大きさであり、第１絶縁層に大径部４ａの底部の面積より小さな開口径を有する小径部４ｂの中に第３配線層１０３ａを形成し、その半導体基板がダイボンド材等で２層に積層されている。

そのあと、基板１７にフリップチップ接合し、アンダーフィル材１８で接続部を保護した後、基板全体を樹脂１９で覆い、最後に半田ボール等の導電部材２０を搭載することにより半導体パッケージが形成される。

この実施の形態６では２層の半導体基板１，１を積層する場合を示しているが、単層の場合もあるし、３層以上積層する場合もある。また、１つの半導体パッケージ内に積層された基板が１対形成されているが、２対以上形成されていてもよい。しかし、樹脂モールド形成時や本半導体パッケージを別のプリント基板等にリフロー等で接続する場合、パッケージ全体が高温にさらされ、貫通電極部分に多くの熱エネルギーがかかることが予想されるが、この構成によれば半導体基板に形成された貫通孔４において、第１絶縁層に貫通孔底部の面積より小さな面積の開口径を有する第３配線層１０３ａを形成することにより、第３配線層１０３ａ（従来例では第１配線層）の強度を向上させることができるため、半導体パッケージの信頼性を向上させることができる。

なお、実施の形態１〜６で用いた半導体基板１の材質はシリコン、シリカゲルマニウム等のシリコン系半導体、あるいはガリウムヒ素 ガリウムナイトライド、インジウムリン等の化合物半導体である。

本発明は、貫通電極を用いたデバイスの小型化、多段チップ積層技術の用途などに寄与する。

本発明の実施の形態１における半導体基板の断面図と第３の配線層の水平断面図、第３の配線層の別の例の水平断面図 本発明の実施の形態１における半導体の貫通電極部分の形成工程図 同実施の形態１における半導体の貫通電極部分の形成工程図 同実施の形態の貫通孔の寸法を説明する断面図 本発明の実施の形態２における半導体の貫通電極部分の断面図 同実施の形態の第１配線層の別の例を示す断面図 本発明の実施の形態３における半導体の貫通電極部分の断面図 同実施の形態の第２配線層の別の例の断面図 本発明の実施の形態４における半導体の貫通電極部分の断面図 本発明の実施の形態５における半導体の貫通電極部分の断面図 本発明の実施の形態６における半導体パッケージの貫通電極部分の断面図 貫通電極を有する半導体基板をパッケージした半導体パッケージの断面図 特許文献１の貫通電極形成の工程図 特許文献２の貫通電極形成の工程図

１ 半導体基板
１ａ 半導体基板１の一方の面
１ｂ 半導体基板１の他方の面
２ 第１絶縁層
３ 第１配線層
４ 貫通孔
４ａ 大径部（第１の開口部）
４ｂ 小径部（＝小径部４ｂ）
５ 第２配線層
７ 第２絶縁層
８ 保護膜
９ 導電部材
１５ 絶縁体
１８ アンダーフィル材
１９ 樹脂
２０ 導電部材
１０１ フォトレジスト
１０３ 導電性材料
１０３ａ 第３配線層
１０４ フォトレジスト
１０５ フォトレジスト
１０６ 開口部

Claims (18)

1. 半導体基板の一方の面に第１絶縁層を介して第１配線層が形成され、前記半導体基板を貫通する貫通孔の内周に第２配線層を形成した貫通電極を有する半導体基板であって、
   前記貫通孔は、 前記半導体基板の他方の面から前記第１絶縁層に向かって形成された第１の開口部と、
   前記第１の開口部よりも開口面積が小さく前記第１の開口部の底部から前記第１絶縁層を貫通して前記第１の配線層に達する第２の開口部とで形成され、
   前記第２の開口部に第３配線層を設け、前記半導体基板の他方の面に達している前記第２配線層が、第３配線層を経て前記第１の配線層に電気接続されている
   半導体基板。
2. 前記貫通孔の前記第１の開口部の周面にわたって第２絶縁層が形成され、
   前記第２配線層と前記半導体基板の間に前記第２絶縁層が介在している
   請求項１記載の半導体基板。
3. 半導体基板の一方の面に第１絶縁層が形成され、前記半導体基板を貫通する貫通孔の内周に第２配線層を形成した貫通電極を有する半導体基板であって、
   前記貫通孔は、前記半導体基板の他方の面から前記第１絶縁層に向かって形成された第１の開口部と、
   前記第１の開口部よりも開口面積が小さく前記第１の開口部の底部から前記第１絶縁層を貫通する第２の開口部と、
   前記第２の開口部に形成されて一端が前記第１絶縁層から突出した第３配線層とを有しており、前記半導体基板の他方の面に達している前記第２配線層が、第３配線層に電気接続されている
   半導体基板。
4. 前記第２の開口部に導電材料を充填して前記第２配線層が形成され、前記第２の開口部に充填された前記第２配線層の上に外部回路と電気的に接続するための導電部材を備えた
   請求項３記載の半導体基板。
5. 前記第２配線層は、Ｔｉ、Ｗ、Ｃｕ、Ｃｒ、Ａｕ、Ａｌ、Ａｇ、Ｎｉ等の金属材料やＴｉＮ等の金属化合物、またはそれらを含有した導電性材料、ポリシリコン等のＳｉ系材料であり、前記第２配線層は単層または２層以上の多層膜である
   請求項１または請求項３記載の半導体基板。
6. 前記第２絶縁層は、ＳｉＮ、ＳｉＯ_２、ＢＰＳＧ、熱酸化膜等のＳｉ化合物やＡｌ_２Ｏ_３等の金属化合物、またはポリイミド樹脂等の有機化合物であり、また前記第２絶縁層は単層または２層以上の多層膜である
   請求項２記載の半導体基板。
7. 前記第２配線層上にその表面の一部を露出するように形成された保護膜と、
   前記第２配線層上に外部回路と電気的に接続するための導電部材とを備える
   請求項１記載の半導体基板。
8. 前記貫通孔の内部に形成された空隙部の一部、または全体に絶縁材料が充填されている
   請求項１記載の半導体基板。
9. 前記第１の開口部の半導体基板１の他方の面１ｂの孔径は、前記第１の開口部の底部の孔径より大きい
   請求項１または請求項３記載の半導体基板。
10. 前記半導体基板が、シリコン、シリカゲルマニウム等のシリコン系半導体、あるいはガリウムヒ素、ガリウムナイトライド、インジウムリン等の化合物半導体である
    請求項１または請求項３記載の半導体基板。
11. 前記第３配線層は、Ｔｉ、Ｗ、Ｃｕ、Ｃｒ、Ａｕ、Ａｌ、Ａｇ、Ｎｉ等の金属材料やＴｉＮ等の金属化合物、ポリシリコン等のＳｉ系材料、あるいは上記材料の混合物であり、また前記第３配線層は単層又は２層以上の多層膜である
    請求項１または請求項３記載の半導体基板。
12. 前記第３配線層と前記第１配線層は同一材料で構成されている
    請求項１または請求項３記載の半導体基板。
13. 前記第１絶縁層は、ＳｉＮ、ＳｉＯ_２、ＢＰＳＧ、熱酸化膜等のＳｉ化合物やＡｌ２Ｏ３等の金属化合物であり、また前記絶縁層は単層または２層以上の多層膜である
    請求項１または請求項３記載の半導体基板。
14. 請求項１から請求項１３の何れかに記載の半導体基板を内蔵した半導体パッケージ。
15. 半導体基板の一方の面に第１絶縁層を形成する工程と、
    第１絶縁層に形成されたレジストをマスクとして第１絶縁層をエッチングして第１絶縁層を貫通する第２の開口部を形成する工程と、
    前記第２の開口部に第３配線層を形成する工程と、
    前記第１絶縁層の上に前記第３配線層に導通する第１配線層を形成する工程と、
    前記半導体基板の他方の面に形成されたレジストをマスクとして前記半導体基板をエッチングして前記半導体基板の他方の面から前記第３配線層が露出するように第２の開口部よりも開口面積が大きい第１の開口部を形成する工程と、
    前記半導体基板の他方の面と前記第１の開口部の内側に第２絶縁層を形成する工程と、
    前記第１の開口部の底部に形成された前記第２絶縁層を除去して前記第３配線層を露出させる工程と、
    前記第１の開口部の内側に前記第３配線層に導通すると共に前記半導体基板の他方の面に達する第２配線層を形成する工程と
    を有する半導体基板の製造方法。
16. 前記第２の開口部を形成する工程はドライエッチング工法やウェットエッチング工法により形成する
    請求項１５記載の半導体基板の製造方法。
17. 前記第３配線層を形成する工程はＣＶＤ法やスパッタリング法、蒸着法等により形成する
    請求項１５記載の半導体基板の製造方法。
18. 前記第３配線層と前記第１配線層を同時に形成する
    請求項１５記載の半導体基板の製造方法。

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