JPH05234901A - 結晶成長方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ゲート抵抗が低くかつ信頼性の高い埋め込み
ゲート型ＳＩＴまたは表面ゲート型ＳＩＴを提供する。 【構成】 半導体基板１表面にマスクパターンから露呈
する基板１表面をエッチングして、凹状の溝構造部４を
形成するとともにこの溝構造部４上にマスクのひさし３
を残ようにし、これをストッパーとして溝構造部４内に
選択的にエピタキシャル成長層６を形成する。また単結
晶シリコン基板（１００）表面に、＜１００＞方向に伸
びる方形状またはストライプ状パターンをなすようにシ
リコン酸化膜マスクを形成し、基板表面を等方性エッチ
ングし、溝構造部４を形成するとともにシリコン酸化膜
のひさし３を残し、それをストッパーとして選択的にエ
ピタキシャル成長層６を形成し、シリコン酸化膜２を除
去した後、エピタキシャル成長層を形成し、ファセット
や積層欠陥の無い良好な単結晶シリコンをエピタキシャ
ル成長させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、結晶成長方法に係り、
特に単結晶シリコン基板の表面部分に形成した凹状の溝
構造部を、単結晶シリコン基板表面の高さと同じ高さま
で、ファセットや積層欠陥の無い良好な単結晶シリコン
によって埋める方法に関する。

【０００２】

【従来の技術】半導体集積回路の製造に際しては、単結
晶基板表面に形成した凹部にエピタキシャル成長によっ
て単結晶薄膜を形成する工程が用いられることがある。

【０００３】このようななかで従来、図４に示すよう
に、単結晶シリコン基板２１の表面をシリコン酸化膜２
２によって選択的に被覆し、このシリコン酸化膜から露
呈するシリコン基板表面に選択的にエピタキシャル成長
層２３を形成する方法が提案されている（第３０回半導
体専門講習会予稿集ｐ２０１〜ｐ２３１）。

【０００４】この方法では、まず、（１００）の面方位
を有する単結晶シリコン基板２１の表面をシリコン酸化
膜２２で覆い、このシリコン酸化膜２２をパターンエッ
チングすることによって＜１００＞方向に方形状または
ストライプ状に単結晶シリコン基板表面２１の（１０
０）面を露呈せしめる。そして、この露呈せしめられた
（１００）面に、これと垂直の角度で形成されるシリコ
ン酸化膜の側壁２４を用いて、選択的に、かつ、ファセ
ットや積層欠陥の無い良好なエピタキシャル成長を行
う。

【０００５】この方法によれば、（１００）の面方位を
有する単結晶シリコン基板２１上に成膜したシリコン酸
化膜２２を、（１００）の面方位を有する単結晶シリコ
ン基板２１の＜１００＞方向に、アンダーカットを生じ
させないでストライプ状または方形状にパターンエッチ
ングすれば、ファセット及び積層欠陥の無い良好な単結
晶シリコンを、（１００）の面方位を有する単結晶シリ
コン基板表面２５が露出している部分にのみ選択的に、
エピタキシャル成長することが可能である。

【０００６】この方法はファセットや積層欠陥のないエ
ピタキシャル成長膜を得ることができる点では極めて優
れた方法であるが、これをデバイス製造プロセスに用い
た場合、問題点がある。

【０００７】まず、埋め込みゲート型静電誘導トランジ
スタ（以下ＳＩＴ）の製造プロセスについて説明する。

【０００８】まず、図５(a) に斜視図図５(b) に断面図
を示すように、ｎ型単結晶シリコン基板３１の（１０
０）面表面全体にシリコン酸化膜３２を成長させ、この
シリコン酸化膜をフォトリソグラフィープロセスによっ
て方形外周を残しかつ方形内部をストライプ状にパター
ニングし、短柵状のシリコン酸化膜が残るパターンを形
成する。

【０００９】そしてこのシリコン酸化膜３２をマスクと
してシリコン基板３１表面にｐ型不純物であるボロンを
拡散させｐ型拡散領域３３を形成する（図５(c) ）。こ
れはｎ型単結晶シリコン基板表面から見ると、ｐ型拡散
領域３３のなかに、短柵状に（１００）の面方位を有す
るｎ型単結晶シリコン基板のｎ型領域を残した状態が得
られる。

【００１０】続いて、全面エッチングによってシリコン
基板表面に残っているシリコン酸化膜３２を除去し、シ
リコン基板３１の（１００）面表面を露出したあと、シ
リコン基板表面全体に、ｎ型不純物であるリンをドーピ
ングしながらｎ型単結晶シリコンのエピタキシャル成長
層３５を形成し、さらにこのエピタキシャル成長層表面
に再びシリコン酸化膜３２ｓを成膜し、フォトリソグラ
フィープロセスによってシリコン酸化膜にパターンを形
成する。今回のパターンは、前回と同じサイズの方形外
周であるが、前回と違って方形内部は、シリコン酸化膜
を残すようにする（図５(d) ）。

【００１１】この後、方形状シリコン酸化膜３２ｓをマ
スクとしてエピタキシャル成長前のｎ型単結晶シリコン
基板３１表面まで、つまり、ｐ型半導体領域３３の表面
３７が露出するまで、エピタキシャル成長層をエッチン
グする。そして、このシリコン酸化膜３２ｓを除去すれ
ば、埋め込みゲート型ＳＩＴの形状が得られる。このよ
うにして得られた形状のうち、エピタキシャル成長層表
面３６、エピタキシャル成長層をエッチングによって除
去し露出させたｐ型半導体領域表面３７及び単結晶シリ
コン基板裏面３８が、おのおの埋め込みゲート型ＳＩＴ
のソース、ゲート、ドレインとなる。

【００１２】このようにして、埋め込みゲート型ＳＩＴ
が得られる。

【００１３】ここでは、ｎチャネル埋め込みゲート型Ｓ
ＩＴの製造プロセスについて述べたものであるが、ｎ型
半導体領域とｐ型半導体領域を入れ替えれば、ｐチャネ
ル埋め込みゲート型ＳＩＴの製造プロセスとなる。

【００１４】ところで、このような埋め込みゲート型Ｓ
ＩＴのゲート部分は、不純物拡散法によって形成された
ｐ型半導体領域３３で構成されるが、不純物拡散法で
は、シリコン基板表面から不純物元素であるボロンを拡
散させるため、原理上どうしても、基板表面から深さ方
向に濃度勾配ができる。すなわち、ｎ型単結晶シリコン
基板表面からｎ型単結晶シリコン基板内部に向かって深
さが深くなればなる程、濃度が低くなり、抵抗が高くな
る。埋め込みゲート型ＳＩＴのゲート部分の抵抗が高く
なると、埋め込みゲート型ＳＩＴをスイッチングデバイ
スとして使う場合のスイッチング速度、つまり、電流を
流したり止めたりするのに必要な時間を長くすることに
なる。ゲート部分の抵抗を減らすには、ゲート部分を高
濃度で均一な不純物濃度を有するｐ型半導体領域にすれ
ば良いのであるが、不純物拡散法では、前述したように
原理的に困難である。

【００１５】これに対し、結晶成長法では、エピタキシ
ャル成長中に導入する不純物の量によって不純物濃度が
制御できるので、均一で高濃度な領域、即ち、低抵抗な
領域を形成できる。従って、結晶成長法によりゲート領
域を形成すれば埋め込みゲート型ＳＩＴのスイッチング
速度を速くできる。

【００１６】このように、ゲート部分の形成に結晶成長
法を用いれば、不純物拡散法に較べて低抵抗ゲート部を
得ることができるので、スイッチング速度の速い埋め込
みゲート型ＳＩＴを製造できる。

【００１７】結晶成長法を用いて埋め込みゲート型ＳＩ
Ｔを製造する場合の、製造プロセスにについて説明す
る。

【００１８】まず、図６(a) および(b) に示すように前
記方法と同様にしてｎ型単結晶シリコン基板３１の表面
部分にシリコン酸化膜３２を成長させ、フォトリソグラ
フィープロセスによって方形外周とその方形内部をスト
ライプ状にシリコン酸化膜をパターンエッチングし、＜
１００＞方向に短柵状にシリコン酸化膜が残るパターン
を形成する。

【００１９】次に、図６(c) に示すように、ｐ型不純物
であるボロンをドーピングしながらｐ型単結晶シリコン
層３９をエピタキシャル成長させる。このときｐ型単結
晶シリコン３９は、シリコン酸化膜３２上には成長せず
（１００）の面方位を有するｎ型単結晶シリコン基板３
１表面上にのみ選択的に成長する。

【００２０】このようにしてｐ型単結晶シリコン３９の
選択エピタキシャル成長を行った後、（１００）の面方
位を有するｎ型単結晶シリコン基板３１上にあるシリコ
ン酸化膜３２を全面エッチングによって除去する。シリ
コン酸化膜３２除去後のシリコン基板３１表面は、平坦
な単結晶シリコン基板上にｐ型単結晶シリコン３９が凸
状に形成された状態になる（図６(d) ）。

【００２１】次に、ｎ型不純物であるリンをドーピング
しながらｎ型単結晶シリコン３５を、基板表面全面に渡
ってエピタキシャル成長させる（図６(e) ）。

【００２２】ここでエピタキシャル成長を行った後の表
面は、成長前の凸形状が残るため、表面の平坦化を行わ
なければならない。

【００２３】平坦化には、フォトリソグラフィープロセ
スによって凸部分のみを選択的にエッチングする方法
と、または、機械的に研磨する方法とがあるがいずれか
の方法によって図６(f) に示すように平坦化を行う。

【００２４】この後さらに、図５(d) および(e) に示し
たのと同様に、方形のシリコン酸化膜パターニングを形
成しこれをますくとして、ｐ型エピタキシャル成長層３
９が露出するまで、ｎ型エピタキシャル成長層３５をパ
ターンエッチングし、シリコン酸化膜を除去して、埋め
込みゲート型ＳＩＴの形状が得られる。（図６(g）。こ
のようにして得られた形状のうち、ｎ型エピタキシャル
成長層表面３６、ｐ型選択エピタキシャル成長層表面４
０、ｎ型単結晶シリコン基板裏面３８が、おのおの埋め
込みゲート型ＳＩＴのソース、ゲート、ドレインとな
る。

【００２５】この方法ではゲートの抵抗は低くすること
ができる。

【００２６】

【発明が解決しようとする課題】しかしながら、埋め込
みゲート型ＳＩＴのゲート部分に用いた場合、研磨また
はエッチングによって平坦化しなければ、埋め込みゲー
ト型ＳＩＴ構造を得ることができない。機械的研磨を行
えば、平坦面を得ることはできるが、ゲート部分を構成
するエピタキシャル成長層に、研磨に伴う歪及び欠陥を
発生させることになる。一方、フォトリソグラフィープ
ロセスを用いて凸部を選択的にパターンエッチングを行
えば、欠陥は発生しないが、凹凸を完全に無くすことは
不可能である。

【００２７】このような理由から、従来技術では、埋め
込みゲート型ＳＩＴのゲート部にエピタキシャル成長層
を用いるのは非常に困難であった。

【００２８】本発明は前記実情に鑑みてなされたもの
で、ゲート抵抗が低くかつ信頼性の高い埋め込みゲート
型ＳＩＴまたは表面ゲート型ＳＩＴを提供することを目
的とする。

【００２９】すなわち、ゲート部分を埋め込むために行
うｎ型エピタキシャル成長層表面の、平坦化を必要とし
ない結晶成長方法を提供することを目的とする。

【００３０】

【課題を解決するための手段】そこで本発明では、半導
体基板表面に、所望の形状のマスクパターンを形成しこ
のマスクパターンから露呈する半導体基板表面をエッチ
ングして、凹状の溝構造部を形成するとともにこの溝構
造部上にマスクのひさしを残ようにし、さらにこのマス
クのひさしをストッパーとして溝構造部内に露呈する半
導体基板表面に、選択的にエピタキシャル成長層を形成
するようにしている。

【００３１】また本発明では、単結晶シリコン基板（１
００）表面に、＜１００＞方向に伸びる方形状またはス
トライプ状パターンをなすようにシリコン酸化膜を形成
し、このシリコン酸化膜をマスクとして単結晶シリコン
基板表面を等方性エッチングし、凹状の溝構造部を形成
するとともにこの溝構造部上にシリコン酸化膜のひさし
を残し、さらにこのシリコン酸化膜のひさしをストッパ
ーとして溝構造部内に露呈するシリコン基板表面に、選
択的にエピタキシャル成長層を形成し、シリコン酸化膜
を除去した後、エピタキシャル成長層を形成し、ファセ
ットや積層欠陥の無い良好な単結晶シリコンをエピタキ
シャル成長させるようにしている。

【００３２】

【作用】この方法では凹部の形成にマスクとして用いた
シリコン酸化膜を凹部に張り出させるように基板をエッ
チングし、このひさしをストッパーとして凹部に露呈す
る基板表面からエピタキシャル成長層を形成するように
しているため、研磨やエッチングを行うことなく、エピ
タキシャル成長層の高さを基板表面と一致させることが
できる。

【００３３】すなわち、図１(a) に示すように、単結晶
シリコン基板１の＜１００＞方向に、ストライプ状パタ
ーンを構成するシリコン酸化膜２を形成し、このシリコ
ン酸化膜２をマスクとして基板の（１００）面を等方性
エッチングし、シリコン酸化膜のひさし３の下まで掘り
込まれた凹状の溝構造部４を形成する。

【００３４】そして、さらに図１(b) に示すように、底
面と側面以外をシリコン酸化膜２で覆われた凹状の溝構
造部４に、単結晶シリコンの選択的エピタキシャル成長
を行う。

【００３５】この方法では、エピタキシャル成長層６
は、凹状の溝構造部４を覆うように張り出しているシリ
コン酸化膜のひさし３の存在により、シリコン酸化膜の
ひさし３の所までエピタキシャル成長し、それ以上の高
さにエピタキシャル成長出来ない。つまりシリコン酸化
膜のひさし３は、（１００）の面方位を有する単結晶シ
リコン基板１表面から水平に張り出しており、単結晶シ
リコン基板表面５の高さで停止させられる。このように
して単結晶シリコン基板１は、凹状の溝構造部４を単結
晶シリコンのエピタキシャル成長によって埋め戻した領
域も含めて平坦にすることができる。

【００３６】さらに、凹状の溝構造部４の側壁の方向
を、（１００）単結晶シリコン基板１の＜１００＞方向
に合わせることができるので、従来技術と同様にファセ
ットや積層欠陥の無い良好な単結晶シリコンをエピタキ
シャル成長させることが可能となる。

【００３７】

【実施例】次に本発明の実施例を図面を参照しつつ詳細
に説明する。

【００３８】図２は、本発明による結晶成長方法を埋め
込みゲート型ＳＩＴに用いたものである。

【００３９】まず、図２(a) および(b) に示すように、
（１００）の面方位を有するｎ型単結晶シリコン基板１
１の表面にシリコン酸化膜１２を成長させ、フォトリソ
グラフィープロセスによって、方形外周と、その方形内
部をストライプ状にパターンエッチングし、短柵状にシ
リコン酸化膜が残るパターンを形成する。

【００４０】ついで、図２(c) に示すように、このシリ
コン酸化膜１２をマスクとして、単結晶シリコン基板を
パターンエッチングして凹状の溝構造部１４を堀込む。
このとき、凹状の溝構造部１４を覆うように、凹状の溝
構造部上に張り出したシリコン酸化膜１３のひさしを形
成する。

【００４１】さらに、図２(d) に示すように、このｎ型
単結晶シリコン基板１表面に、ｐ型不純物であるボロン
を高濃度にドーピングしながらエピタキシャル成長を行
い、シリコン酸化膜１２で覆われている部分を除く領域
すなわち、凹状の溝構造部分４に選択的に、ｐ型単結晶
シリコン層１６を成長させる。この時、エピタキシャル
成長するｐ型単結晶シリコン１６は、凹状の溝構造部１
４を覆うように張り出しているシリコン酸化膜のひさし
によって、単結晶シリコン基板１１表面より上方にはエ
ピタキシャル成長せず、シリコン酸化膜１２で覆われて
いるｎ型単結晶シリコン基板１１表面と平坦になるよう
に埋め戻すことができる。従って、前記従来技術のよう
に平坦化の必要がない。このように、均一高濃度でエピ
タキシャル成長後も（１００）の面方位を有する単結晶
シリコン基板表面を平坦に得ることができる。本発明に
よる結晶成長法によって、埋め込みゲート型ＳＩＴのゲ
ート部のｐ型半導体領域１６を形成した後、シリコン基
板１１上に残っているシリコン酸化膜１２を、全面エッ
チングによって除去する。

【００４２】そして図２(e) に示すように、シリコン酸
化膜１２を除去し、単結晶シリコン基板１１表面を露出
したあと、全面に渡ってｎ型単結晶シリコンになるよう
に、ｎ型不純物であるリンをドーピングしながら、エピ
タキシャル成長層１７を形成する。この時、エピタキシ
ャル成長前の単結晶シリコン基板表面は、平坦であるた
め、エピタキシャル成長後も平坦である。

【００４３】この後、エピタキシャル成長層１７表面を
方形状のシリコン酸化膜パターンをマスクとしてエッチ
ングし、エピタキシャル成長前の基板表面まで、つま
り、ｐ型単結晶シリコンの選択エピタキシャル成長層１
６が露出するまでパターンエッチングし、さらに、シリ
コン酸化膜をエッチングによって除去して、埋め込みゲ
ート型ＳＩＴを得る。

【００４４】このようにして得られた形状のうち、ｎ型
単結晶シリコンのエピタキシャル成長層表面１８、ｐ型
単結晶シリコン選択エピタキシャル層表面１９及び基板
裏面２０は、それぞれ埋め込みゲート型ＳＩＴのソー
ス、ゲート、ドレインとなる。このようにして、エピタ
キシャル成長層の表面を研磨やエッチングすることなく
平坦な状態にすることができ、オフセットや結晶欠陥の
発生もなく、高速動作可能で信頼性の高い埋め込みゲー
ト型ＳＩＴを得ることができる。

【００４５】なおこの発明は、ｎチャネル埋め込みゲー
ト型ＳＩＴの製造プロセスについて述べたものである
が、ｎ型半導体領域とｐ型半導体領域を入れ替えれば、
ｐチャネル埋め込みゲート型ＳＩＴの製造プロセスとな
り、ｎチャネル埋め込みゲート型ＳＩＴのみならず、ｐ
チャネル埋め込みゲート型ＳＩＴにも利用できること
は、いうまでもない。

【００４６】次に、本発明の第２の実施例として表面ゲ
ート型ＳＩＴの製造方法について説明する。

【００４７】ここでも図３(a) および(b) に示すように
前記第１の実施例と同様に、（１００）の面方位を有す
るｎ型単結晶シリコン基板１１の表面にシリコン酸化膜
１２を成長させ、フォトリソグラフィープロセスによっ
て、方形外周と、その方形内部をストライプ状にパター
ンエッチングし、短柵状にシリコン酸化膜が残るパター
ンを形成する。

【００４８】ついで、第１の実施例と同様に図３(c) に
示すように、このシリコン酸化膜１２をマスクとして、
単結晶シリコン基板をパターンエッチングして凹状の溝
構造部１４を堀込む。このとき、凹状の溝構造部１４を
覆うように、凹状の溝構造部上に張り出したシリコン酸
化膜１３のひさしを形成する。

【００４９】さらに、第１の実施例と同様に図３(d) に
示すように、このｎ型単結晶シリコン基板１表面に、ｐ
型不純物であるボロンを高濃度にドーピングしながらエ
ピタキシャル成長を行い、シリコン酸化膜１２で覆われ
ている部分を除く領域すなわち、凹状の溝構造部分４に
選択的に、ｐ型単結晶シリコン層１６を成長させる。こ
こでもエピタキシャル成長するｐ型単結晶シリコン１６
は、凹状の溝構造部１４を覆うように張り出しているシ
リコン酸化膜のひさしによって、単結晶シリコン基板１
１表面より上方にはエピタキシャル成長せず、シリコン
酸化膜１２で覆われているｎ型単結晶シリコン基板１１
表面と平坦になるように埋め戻すことができる。このよ
うにして、均一高濃度でエピタキシャル成長後も（１０
０）の面方位を有する単結晶シリコン基板表面を平坦に
得ることができる。この後、シリコン基板１１上に残っ
ているシリコン酸化膜１２を、全面エッチングによって
除去する。

【００５０】そして図３(e) に示すよう再び基板表面に
シリコン酸化膜１２ｓ形成し、フォトリソグラフィープ
ロセスによって、パターンを形成する。今回のパターン
は、方形外周とストライプ状ｐ型単結晶シリコンの選択
エピタキシャル領域表面より一回り小さな方形外周とス
トライプ幅に、ｐ型単結晶シリコンエピタキシャル成長
層１６表面を露出させ、更に、ｐ型単結晶シリコンエピ
タキシャル成長層１６に囲まれているストライプ状単結
晶シリコン領域１１表面より一回り小さなストライプ幅
にｎ型単結晶シリコン基板表面１１を露出させる。

【００５１】このようにして、高速で信頼性の高い表面
ゲート型ＳＩＴを得る。

【００５２】このようにして得られた形状のうち、ｎ型
単結晶シリコン基板表面１５、ｐ型単結晶シリコンエピ
タキシャル成長層表面１９及び単結晶シリコン基板裏面
２０は、それぞれ表面ゲート型ＳＩＴのソース、ゲー
ト、ドレインとなる。

【００５３】なお前記実施例では、ｎチャネル表面ゲー
ト型ＳＩＴの製造プロセスについて説明したが、ｎ型半
導体領域とｐ型半導体領域を入れ替えれば、ｐチャネル
表面ゲート型ＳＩＴの製造プロセスとなり、ｎチャネル
表面ゲート型ＳＩＴのみならず、ｐチャネル表面ゲート
型ＳＩＴにも利用できることはいうまでもない。

【００５４】また、前記実施例ではシリコンＳＩＴを用
いた例について説明したが、他のデバイスにも適用可能
であることはいうまでもなく、さらにまた半導体として
もGaAs等の化合物半導体にも適用可能であることはいう
までもない。

【００５５】

【発明の効果】以上説明してきたように、本発明によれ
ば、埋め込みゲート型ＳＩＴ及び表面ゲート型ＳＩＴの
ゲート部等を、平坦化の為の研磨やエッチングを必要と
することなくエピタキシャル成長法により形成すること
ができ、さらに、不純物拡散法に比べて、均一高濃度す
なわち、低抵抗のエピタキシャル成長層で形成すること
ができるため、埋め込みゲート型ＳＩＴ及びゲート型Ｓ
ＩＴのスイッチング速度を、高速化することができる。

【図面の簡単な説明】

【図１】本発明の結晶成長法の原理説明図

【図２】本発明の第１の実施例の埋め込みゲート型ＳＩ
Ｔの製造工程図

【図３】本発明の第２の実施例の表面ゲート型ＳＩＴの
製造工程図

【図４】従来の結晶成長法の説明図

【図５】従来の埋め込みゲート型ＳＩＴの製造工程図

【図６】従来の埋め込みゲート型ＳＩＴの製造工程図

【符号の説明】

１ 単結晶シリコン基板 ２ シリコン酸化膜 ３ ひさし ４ 溝構造部 ５ シリコン基板表面 ６ エピタキシャル成長層 １１ ｎ型単結晶シリコン基板 １２ シリコン酸化膜 １２ｓシリコン酸化膜 １３ ひさし １４ 溝構造部 １５ シリコン基板表面 １６ ｐ型エピタキシャル成長層 １７ ｎ型エピタキシャル成長層 １８ ソース（ｎ型エピタキシャル成長層表面） １９ ゲート（ｐ型エピタキシャル成長層表面） ２０ ドレイン（基板裏面） ３１ ｎ型単結晶シリコン基板 ３２ シリコン酸化膜 ３２ｓ シリコン酸化膜 ３３ ｐ型不純物拡散領域 ３４ ｐ型不純物拡散層表面 ３５ ｎ型エピタキシャル成長層 ３６ ソース（ｎ型エピタキシャル成長層表面） ３７ ゲート（ｐ型不純物拡散領域表面） ３８ ドレイン（基板裏面） ３９ ｐ型エピタキシャル成長層 ４０ ゲート（ｐ型エピタキシャル成長層表面）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板表面に、所望の形状のマスク
   パターンを形成するマスク形成工程と、 前記マスクパターンから露呈する前記半導体基板表面を
   エッチングし、凹状の溝構造部を形成するとともにこの
   溝構造部上に前記マスクのひさしを残す等方性エッチン
   グ工程と、 前記マスクのひさしをストッパーとして前記溝構造部内
   に露呈する半導体基板表面に、選択的にエピタキシャル
   成長層を形成するエピタキシャル成長工程とを含むこと
   を特徴とする結晶成長方法。
2. 【請求項２】 第１導電型の単結晶シリコン基板（１０
   ０）表面に、＜１００＞方向に伸びる方形状またはスト
   ライプ状パターンをなすようにシリコン酸化膜を形成す
   るシリコン酸化膜形成工程と、 前記シリコン酸化膜をマスクとして単結晶シリコン基板
   表面を等方性エッチングし、凹状の溝構造部を形成する
   とともにこの溝構造部上にシリコン酸化膜のひさしを残
   すエッチング工程と、 前記シリコン酸化膜のひさしをストッパーとして前記溝
   構造部内に露呈するシリコン基板表面に、選択的に第２
   導電型のエピタキシャル成長層を形成する第１のエピタ
   キシャル成長工程と前記シリコン酸化膜を除去した後、
   第１導電型のエピタキシャル成長層を形成する第２のエ
   ピタキシャル成長工程とを含むことを特徴とする結晶成
   長方法。